JP2007220744A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】銅膜を含む接続構造において、ＳＩＶ耐性およびＥＭ耐性を良好にする。
【解決手段】半導体装置１００は、半導体基板と、半導体基板上に形成された第２の絶縁層１１２と、第２の絶縁層１１２上に形成され、銅が第２の絶縁層１１２に拡散するのを防止する第２のバリアメタル膜１１８と、第２のバリアメタル膜１１８上に当該第２のバリアメタル膜１１８に接して形成され、銅と炭素とを含む第２の導電膜１２２と、を含み、第２の導電膜１２２中の積層方向における炭素の濃度分布が第１のピークおよび第２のピークを有する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
近年の半導体素子では、配線における信号伝搬の遅延が素子動作を律速している。配線における信号伝搬の遅延定数は配線抵抗と配線間容量との積で表される。そのため、素子動作を高速化するために、層間絶縁膜には従来のシリコン酸化膜（ＳｉＯ２）よりも比誘電率の小さい低誘電率材料が、配線には比抵抗値の小さい銅（Ｃｕ）が用いられるようになっている。
配線材料として銅を用いた多層配線はダマシン法（damascene process）で形成される。ダマシン法では、層間絶縁膜に配線溝やビアホール等の凹部を形成し、当該凹部内にバリアメタル膜を堆積し、さらに凹部を銅膜で埋め込んだ後、凹部外部に露出した銅膜およびバリアメタル膜をＣＭＰ（化学機械研磨法：Chemical Mechanical Polishing）で除去することにより銅配線または銅ビアが形成される。銅膜は、まず凹部内にシード層となる銅薄膜を形成し、当該銅薄膜を電解めっきのカソード電極として凹部を銅膜で埋め込むことにより形成される。
特許文献１〜３には、銅膜のエレクトロマイグレーション耐性を向上させる技術が開示されている。特許文献１には、銅のシード層にＣ等の不純物をイオン注入し、その後に銅を電解めっきして導電体を形成する方法が開示されている。これにより、銅の導電体のエレクトロマイグレーション耐性が改善されるとされている。
特許文献２には、シード層として銅金属間物質の層を用いた銅接続構造を設ける方法が開示されている。
特許文献３には、銅膜の間に炭素等を含む不純物膜が形成された構成が開示されている。不純物膜は、基板をめっき液中に浸した状態に維持することにより形成される。
特許文献４〜６には、溝等を銅めっきで埋め込む際に、初期には比較的低い電流密度でめっきを施した後、比較的高い電流密度でめっきを施す方法が開示されている。これにより、ボイドの発生を防ぐことができるとされている。
また、特許文献７には、めっき液が分子量２０００〜４００００のポリエチレングリコールを用いた抑制剤を含むことが記載されている。これにより、アスペクト比が大きい孔であってもボイドの発生を防ぐことができるとされている。
特開２００４−１５８８９７号公報 特開平１１−０４５８８７号公報 特開２０００−１７４０２５号公報 特開２００５−２５６１７８号公報 特開２００３−１４２４２６号公報 特開２００３−１２９２８５号公報 特開２００３−３２８１８０号公報 C. H. Shih et al、 「Design of ECP additive for 65 nm-node technology Cu BEOL reliability」、 Proceedings of the IEEE 2005 International Interconnect Technology Conference (IEEE Cat. No. 05TH8780)、 IEEE, Piscataway, NJ, USA、6-8 June 2005、p. 102-104
ところで、非特許文献１には、めっきで形成した銅膜中の不純物がエレクトロマイグレーション（ＥＭ）とＳＩＶ（Stress Induced Void）に影響を与えることが開示されている。当該文献によると、銅膜のグレインバウンダリーに不純物があると、ＳＩＶ耐性が向上するが、銅の不純物を形成するための添加剤によりＥＭ耐性が低下するとされている。このように、ＳＩＶ耐性の向上とＥＭ耐性の向上とはトレードオフの関係にあり、従来の技術では、これら両方の耐性を良好に高めることができなかった。上記従来技術に記載の構成では、ＳＩＶ耐性の向上とＥＭ耐性の両方を充分に満たすことができていなかった。
本発明によれば、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、銅が前記絶縁膜に拡散するのを防止するバリアメタル膜と、
前記バリアメタル膜上に当該バリアメタル膜に接して形成され、銅と、銅よりも標準電極電位の低い金属と、炭素とを含む導電膜と、
を含み、
前記導電膜において、積層方向における炭素の濃度分布が第１のピークおよび第２のピークを有し、前記銅よりも標準電極電位の低い金属は、前記バリアメタル膜との界面において、他の領域よりも濃度が高い半導体装置が提供される。
ここで、第１のピークおよび第２のピークは、炭素の濃度分布において、極大値となる箇所とすることができる。また、第１のピークおよび第２のピークは、導電膜とバリアメタル膜との界面とは異なる箇所に存在する構成とすることができる。また、第１のピークおよび第２のピークにおける炭素濃度は、銅含有導電膜とバリアメタル膜との界面における炭素濃度よりも高くなる構成とすることができる。
ＳＩＶ耐性を高めるためには、銅を含む導電膜（以下、銅含有導電膜という）中の炭素濃度を高くする方がよい。これにより、銅含有導電膜中の結晶粒界の不整合や転位エネルギーの低下等による応力緩和を低減することができ、ＳＩＶ耐性を向上させることができる。また、銅含有導電膜中の炭素濃度を高くすることにより、熱膨張による歪を緩和することができる。また、銅含有導電膜の界面では、ストレスマイグレーションの歪みが生じやすいため、銅含有導電膜のＳＩＶ耐性を高めるためには、できるだけバリアメタル膜との界面における炭素濃度が高い方がよい。
一方、ＥＭ耐性を良好にするためには、銅含有導電膜において、バリアメタル膜との界面における炭素濃度を低くする方がよい。また、銅含有導電膜の抵抗を低く保つためには、銅含有導電膜中の炭素濃度があまり高くない方が好ましい。
本発明における半導体装置の構成により、銅含有導電膜における炭素の濃度分布の複数のピークの位置を分散させることができる。これにより、銅含有導電膜中の炭素の濃度をある程度低く保ちつつ、銅含有導電膜のＳＩＶ耐性を高めることができる。また、本発明における半導体装置の構成において、導電膜中に銅よりも標準電極電位の低い金属が含まれる。また、導電膜中の銅よりも標準電極電位の低い金属は、バリアメタル膜との界面で他の領域よりも濃度が高く形成される。これにより、導電膜の抵抗の上昇を抑えつつ、導電膜とバリアメタル膜との密着性を向上させることができる。そのため、ＥＭ耐性を劣化させることなく、ＳＩＶ耐性を高めることができる。
本発明によれば、
半導体基板上に形成された絶縁膜に凹部を形成する工程と、
前記凹部内にバリアメタル膜を形成する工程と、
前記凹部内に銅と、銅よりも標準電極電位の低い金属とを含むシード金属膜を形成する工程と、
分子量が５００以上２０００以下であるポリマーを抑制剤として含む銅めっき液を用いて、前記シード金属膜を電極とした電解めっき法により、銅を含むめっき膜で前記凹部を埋め込む工程と、
を含み、
前記めっき膜で前記凹部を埋め込む工程は、第１の電流密度で前記電解めっき法を行う第１の工程と、当該第１の工程の後に前記第１の電流密度よりも高い電流密度で前記電解めっき法を行う第２の工程とを含み、前記第１の工程および前記第２の工程により、前記シード金属膜および前記めっき膜中の積層方向における炭素の濃度分布が第１のピークおよび第２のピークを有するようにこれらの膜中に炭素を導入する半導体装置の製造方法が提供される。
本発明者は、トレードオフの関係にあるＳＩＶ耐性とＥＭ耐性の両方の向上を実現すべく、半導体装置における銅含有金属膜の製造手順を種々検討した。その結果、上記のような方法により、銅含有導電膜中の積層方向における炭素の濃度分布が第１のピークおよび第２のピークを有する半導体装置を得ることができることを見出した。このような方法により、銅含有導電膜とバリアメタル膜等との界面に近い位置に炭素濃度のピークを配置することができ、ＳＩＶ耐性をより高めることができる。また、銅含有導電膜とバリアメタル膜等との界面における炭素濃度は低く保つことができ、ＥＭ耐性を劣化させることなく、ＳＩＶ耐性を高めることができる。また、第１のピークと第２のピークの間の炭素濃度をある程度高く保つことができ、ＳＩＶ耐性を高めることができる。また、このような方法により、バリアメタル膜上に形成された銅含有導電膜中の炭素濃度を、バリアメタル膜に沿って、平面的に連続的に均一にすることができる。これにより、銅含有導電膜とバリアメタル膜との密着性を銅含有導電膜の底面および側面の両方で良好にすることができ、ＥＭ耐性およびを高めることができる。また、ＳＩＶ耐性も、より良好にすることができる。
本発明によれば、銅膜を含む接続構造において、ＳＩＶ耐性およびＥＭ耐性を良好にすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成を部分的に示す断面図である。
半導体装置１００は、トランジスタ等の素子が形成された半導体基板（不図示）と、その上に形成されたエッチング阻止膜１１０と、第２の絶縁層１１２と、保護絶縁膜１１４と、キャップ絶縁膜１２６とを含む。また、エッチング阻止膜１１０、第２の絶縁層１１２、および保護絶縁膜１１４には配線溝が形成され、配線溝内に第２のバリアメタル膜１１８および第２の導電膜１２２により構成された配線１２４が形成されている。
本実施の形態において、第２の導電膜１２２は以下の構成を有する。第２の導電膜１２２は、銅を主成分として含む。また、第２の導電膜１２２は、炭素を含む。図示したように、第２の導電膜１２２の積層方向における炭素の濃度分布は、第１のピークａおよび第２のピークｂを有する。
また、第２の導電膜１２２は、Ａｌ、Ｓｎ、またはＴｉ等の銅よりも標準電極電位の低い金属をさらに含む。なお、銅よりも標準電極電位の低い金属としては、Ａｌを好ましく用いることができる。これにより、第２の金属膜１２２の抵抗を低く保つことができる。第２の導電膜１２２において、標準電極電位の低い金属は、第２のバリアメタル膜１１８との界面において、他の領域よりも濃度が高くなっている。
また、本実施の形態において、第２のバリアメタル膜１１８は、たとえばＴｉ、Ｗ、Ｔａ等の高融点金属を含む。好ましいバリアメタル膜としては、たとえば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ等が例示される。また、これらの積層膜を用いることもできる。
第２の絶縁層１１２は、低誘電率膜により構成することができる。第２の絶縁層１１２は、たとえば、ＳｉＯＣにより構成することができる。エッチング阻止膜１１０は、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、またはＳｉＯＮにより構成することができる。保護絶縁膜１１４は、配線１２４を形成する際のＣＭＰ時に第２の絶縁層１１２を保護する機能を有する。保護絶縁膜１１４は、たとえば、シリコン酸化膜により構成することができる。キャップ絶縁膜１２６は、たとえばＳｉＣＮにより構成することができる。
次に、半導体装置１００の製造手順を説明する。図２〜図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。図１では図示していないが、半導体装置１００の半導体基板上には、第１の絶縁層１０２が形成されており、エッチング阻止膜１１０は第１の絶縁層１０２上に形成される。第１の絶縁層１０２には、第１のバリアメタル膜１０６および第１の導電膜１０８により構成されたビア１０４が形成されている。
まず、半導体基板（不図示）上に第１の絶縁層１０２を形成する。第１の絶縁層１０２は、シリコン酸化膜や第２の絶縁層１１２と同様の低誘電率膜により構成することができる。なお、ここでは図示していないが、第１の絶縁層１０２は、エッチング阻止膜や保護絶縁膜を含む構成とすることもできる。つづいて、第１の絶縁層１０２にビアホールを形成し、ビアホール内に第１のバリアメタル膜１０６を形成する。次いで、ビアホール内に、第１のバリアメタル膜１０６上に第１の導電膜１０８を形成する。第１のバリアメタル膜１０６および第１の導電膜１０８の形成方法は、後述する第２のバリアメタル膜１１８および第２の導電膜１２２の形成方法と同様とすることができる。その後、ビアホール外部に露出した第１の導電膜１０８および第１のバリアメタル膜１０６をＣＭＰにより除去してビア１０４を形成する。
つづいて、ビア１０４上に、エッチング阻止膜１１０、第２の絶縁層１１２および保護絶縁膜１１４をＣＶＤ法により成膜する。これにより、図２（ａ）に示した構造が得られる。ここで、エッチング阻止膜１１０はＳｉＣＮ、第２の絶縁層１１２はＳｉＯＣ、保護絶縁膜１１４はＳｉＯ２により構成することができる。
次いで、既知のリソグラフィ技術およびドライエッチングにより、保護絶縁膜１１４、第２の絶縁層１１２、およびエッチング阻止膜１１０に配線溝１１６を形成する（図２（ｂ））。これにより、ビア１０４が露出される。配線溝１１６の高さは、約２００ｎｍ〜５０００ｎｍとすることができる。
その後、半導体基板の全面にＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ法、またはＰＶＤ（Physical Vapor Deposition）法等により、第２のバリアメタル膜１１８を形成する（図３（ａ））。第２のバリアメタル膜１１８の膜厚は、約１ｎｍ〜１００ｎｍとすることができる。
その後、第２のバリアメタル膜１１８上に、スパッタリング法等のＰＶＤ法により銅および銅よりも標準電極電位の低い金属を含むシード金属膜１２０を形成する（図３（ｂ））。シード金属膜１２０は、銅および銅よりも標準電極電位の低い金属の合金をスパッタリングすることにより形成することができる。標準電極電位の低い金属がＡｌ、Ｓｎ、またはＴｉの場合、シード金属膜１２０中の標準電極電位の低い金属の含有量は、０．１〜５atoms％とすることができる。シード金属膜１２０の膜厚は、約３５ｎｍ〜７５ｎｍとすることができる。これにより、配線溝１１６が部分的に埋め込まれる。
つづいて、めっき法によりめっき膜１２１を形成する。以下にめっき膜１２１の形成手順を説明する。めっき液としては、銅および促進剤や抑制剤等の添加剤を含むものを用いることができる。本実施の形態において、めっき液は、分子量が５００以上２０００以下であるたとえばポリエチレングリコール等のポリマーである抑制剤を含む。これ以外は、通常のめっき液と同様とすることができる。たとえば、めっき液中の銅の濃度は、４０〜６０ｇ／リットルの範囲とすることができる。
このようなめっき液中に半導体基板を入槽し、シード金属膜１２０をカソード電極として電解めっき法によりめっき膜１２１を形成する。ここで、半導体基板入槽時の電流密度（第１の電流密度）が３ｍＡ／ｃｍ２以上２０ｍＡ／ｃｍ２未満の範囲、より好ましくは３ｍＡ／ｃｍ２以上１０ｍＡ／ｃｍ２未満の範囲となるようにする。ここで、「入槽時」は、半導体基板（ウェハ）が接液する瞬間に限定されず、たとえば、接液から１０秒程度の時間範囲とすることもできる。
さらに、微細パターンを埋設後に電流密度が２０ｍＡ／ｃｍ２以上１００ｍＡ／ｃｍ２以下、より好ましくは２５ｍＡ／ｃｍ２以上５０ｍＡ／ｃｍ２以下の範囲となるように増加する。埋設後の電流密度は、入槽時の電流密度の約３倍以上５倍以下程度とすることができる。このようにして、シード金属膜１２０およびめっき膜１２１により構成される第２の導電膜１２２により配線溝１１６を埋め込む（図４（ａ））。めっき法で形成されるめっき膜１２１の膜厚は、約５００ｎｍ〜４０００ｎｍとすることができる。
その後に、半導体基板を水素含有窒素雰囲気中で約２５０℃以上の温度で熱処理する。ここで、熱処理温度は、４００℃以下とすることができる。また、この熱処理における雰囲気中の水素濃度は、０．０１vol.％以上とすることができる。また、水素濃度の上限値はとくに制限されないが、たとえば１０vol.％以下とすることができる。
以上の処理により、抑制剤由来の炭素が第２の導電膜１２２中に導入され、第２の導電膜１２２における炭素の濃度分布が第１のピークおよび第２のピークを有する構成とすることができる。ここで、第１のピーク（図１のｈ１）は、第２のバリアメタル膜１１８との界面から約５０〜１００ｎｍの範囲に存在する構成とすることができる。このように、第１のピークが第２のバリアメタル膜１１８との接面近傍に存在するようにすることにより、ＳＩＶ耐性を高めつつ、第２の金属膜１２２と第２のバリアメタル膜１１８との密着性を良好にすることができる。これにより、第２の金属膜１２２のＥＭ耐性を保ちつつ、ＳＩＶ耐性を高めることができる。
また、第２のピーク（図１のｈ２）は、配線高さｈ（配線溝の深さ）に対して第２のバリアメタル膜１１８との界面から０．７５ｈ以上０．９ｈの範囲に存在するようにすることができる。ただし、第２のピークは、第２の導電膜１２２の上面よりも下側に位置するようにすることができる。つまり、図１のｈ２と第２のバリアメタル膜１１８の膜厚との合計は、ｈ未満とすることができる。このように、第２の金属膜１２２中の第２のピークが上層との接面近傍に存在するようにすることにより、ＳＩＶ耐性を高めつつ、第２の金属膜１２２と上層との密着性を良好にすることができる。これにより、第２の金属膜１２２のＥＭ耐性を保ちつつ、ＳＩＶ耐性を高めることができる。第２のピークの位置は、めっき膜１２１を形成する際の微細パターンを埋設後の電流密度を印加するタイミングを制御することにより調整することができる。
図９は、実際の半導体装置の構成を模式的に示す断面図である。このように、配線１２４は、中心部分と端部とで高さが異なることがある。本実施の形態において、配線高さｈは、配線溝１１６の端部の深さとすることができる。また、第１のピークの位置ｈ１および第２のピークの位置ｈ２は、配線１２４の中心部における第２のバリアメタル膜１１８と第２の金属膜１２２との界面からからの距離とすることができる。
第２のピークにおける炭素濃度は、第１のピークにおける炭素濃度と同程度、またはそれ以上とすることができる。これにより、バリアメタルがなく、界面側に比べてＳＩＶ信頼性に劣る表面側のＳＩＶ信頼性を向上することができる。第２のピークにおける炭素濃度は、めっき膜１２１を形成する際の微細パターンを埋設後の電流密度を制御することにより調整することができる。
以上のように、第２の導電膜１２２における炭素の濃度分布が第１のピークおよび第２のピークを有する構成となるのは、以下の理由によると考えられる。
まず、めっき膜１２１を形成する際、めっき液中の添加剤および塩素が結合してシード金属膜１２０表面に化学吸着する。このとき、銅よりも標準電極電位の低い金属は、銅に比べてめっき液中の添加剤に電子を供給しやすい。その結果、銅よりも標準電極電位の低い金属は、添加剤との結合を作りやすくなり、より強いイオン結合を形成する。また、入槽時の電流密度を３ｍＡ／ｃｍ２以上２０ｍＡ／ｃｍ２未満の範囲、より好ましくは１０ｍＡ／ｃｍ２以上２０ｍＡ／ｃｍ２未満の範囲のように比較的高くすることにより、めっき液中の電界強度が増加する。これらにより、シード金属膜１２０近傍のめっき液中の添加剤の存在量を、通常よりも増加させることができる。また、抑制剤として、分子量が比較的小さいポリマーを用いているため、抑制剤中の炭素が第２の導電膜１２２へ取り込まれやすくなる。そのため、第２の導電膜１２２中の炭素の取り込み量を増加させることができる。以上により、第２の導電膜１２２の形成初期段階で、炭素の濃度分布の第１のピークが形成される。
つづいて、微細パターンを埋設後に電流密度が２０ｍＡ／ｃｍ２以上１００ｍＡ／ｃｍ２以下の範囲、より好ましくは２５ｍＡ／ｃｍ２以上５０ｍＡ／ｃｍ２以下の範囲となるように増加することにより、炭素の濃度分布の第２のピークが形成される。
その後の熱処理により、シード金属膜１２０中のＡｌ等の銅よりも標準電極電位の低い金属がめっき膜１２１中に拡散する。これに伴い、シード金属膜１２０とめっき膜１２１との界面近傍に空孔が形成され、空孔内に炭素元素が拡散する。これにより、シード金属膜１２０との界面近傍に生じた第１のピークにおける炭素濃度をさらに増加させることができる。水素雰囲気中で熱処理を行うことにより、標準電極電位の低い金属や炭素の拡散が容易になり、低温・短時間化が可能となる。
その後、ＣＭＰにより配線溝１１６の外部に露出した第２の導電膜１２２および第２のバリアメタル膜１１８を除去する。これにより、配線１２４が形成される（図４（ｂ））。つづいて、配線１２４上にキャップ絶縁膜１２６を形成する。
以上の処理を繰り返すことにより、多層配線構造を形成することができる。
以下、具体的な実施例を用いて、以上の実施の形態の構成をさらに詳細に説明する。実施例１および実施例２は、以上の実施の形態において図２〜図４を参照して説明したのと同様の手順で製造した。
（実施例１）
第２のバリアメタル膜１１８は、ＴａＮ膜（膜厚約５ｎｍ）およびＴａ膜（膜厚約１０ｎｍ）がこの順で積層された構成とした。シード金属膜１２０は、銅とＡｌの合金（Ａｌの含有量１atoms％、膜厚約５０ｎｍ）とした。めっき液としては、分子量が５００以上２０００以下であるポリエチレングリコールを含むものを用いた。また、めっき液中の銅の濃度が５０ｇ／リットルとなるようにした。このようなめっき液中に半導体基板を入槽し、半導体基板入槽時の電流密度が３Ａ／ｃｍ２以上８ｍＡ／ｃｍ２未満の範囲となるようにした。また、微細パターンを埋設後（入槽時から約２分経過後）に電流密度が２５ｍＡ／ｃｍ２以上３５ｍＡ／ｃｍ２以下の範囲となるようにした。
その後、熱処理を、（ｉ）水素含有窒素雰囲気中（水素濃度４vol.％）で、約２５０℃、約３０秒、（ｉｉ）水素含有窒素雰囲気中（水素濃度４vol.％）で、約３５０℃、約３０秒、の２種類の条件で行った。この結果を、それぞれ図５（ａ）および図５（ｂ）に示す。図中破線部分がシード金属膜１２０と第２のバリアメタル膜１１８との界面に該当する。図中、左側が上層に対応する。
図５（ａ）および図５（ｂ）に示すように、熱処理を水素含有窒素雰囲気中で行うことにより、約４００秒（第２のバリアメタル膜１１８との界面から約７０ｎｍの位置（配線高さｈを２００ｎｍとしたとき０．４３ｈの位置））に炭素濃度の第１のピーク、約３５０秒（第２のバリアメタル膜１１８との界面から約１６０ｎｍの位置（配線高さｈを２００ｎｍとしたとき、第２のバリアメタル膜１１８との界面から０．８ｈの位置））に炭素濃度の第２のピークが生じることが確認された。
（実施例２）
本実施例では、めっき液として、分子量が５００以上２０００以下であるポリエチレングリコールとポリプロピレングリコールを含むものを用いた点で実施例１と異なる。それ以外は、実施例１と同様にして半導体装置１００を製造した。熱処理も、実施例１と同様（ｉ）水素含有窒素雰囲気中（水素濃度４vol.％）で、約２５０℃、約３０秒、（ｉｉ）水素含有窒素雰囲気中（水素濃度４vol.％）で、約３５０℃、約３０秒、（ｉｉｉ）窒素雰囲気中で、約２５０℃、約３０分、の３種類の条件で行った。この結果を、それぞれ図６（ａ）〜図６（ｃ）に示す。図中破線部分がシード金属膜１２０と第２のバリアメタル膜１１８との界面に該当する。図中、左側が上層に対応する。
図６（ａ）および図６（ｂ）に示すように、熱処理を水素含有窒素雰囲気中で行うことにより、約４００秒（第２のバリアメタル膜１１８との界面から約７０ｎｍの位置（配線高さｈを２００ｎｍとしたとき０．４３ｈの位置））に炭素濃度の第１のピーク、約３５０秒（第２のバリアメタル膜１１８との界面から約１６０ｎｍの位置（配線高さｈを２００ｎｍとしたとき、第２のバリアメタル膜１１８との界面から０．８ｈの位置））に炭素濃度の第２のピークが生じることが確認された。
図６（ｃ）に示すように、熱処理を窒素雰囲気中で行った場合でも、熱処理時間を長くすることにより、約４００秒（第２のバリアメタル膜１１８との界面から約７０ｎｍの位置（配線高さｈを２００ｎｍとしたとき０．４３ｈの位置））に炭素濃度の第１のピークが生じることが確認された。また、約３５０秒（第２のバリアメタル膜１１８との界面から約１６０ｎｍの位置（配線高さｈを２００ｎｍとしたとき、第２のバリアメタル膜１１８との界面から０．８ｈの位置））に炭素濃度の第２のピークが生じることが確認された。
（比較例）
比較例として、シード金属膜１２０は、Ａｌを含まない銅膜により構成した。また、めっき液としては、抑制剤に分子量５００以上２０００以下であるたとえばポリエチレングリコール等のポリマーを含まないものを用いた。それ以外は、実施例１や実施例２と同様にして半導体装置１００を製造した。熱処理も、実施例２と同様（ｉ）水素含有窒素雰囲気中（水素濃度４％）で、約２５０℃、約３０秒、（ｉｉ）水素含有窒素雰囲気中（水素濃度４％）で、約３５０℃、約３０秒、（ｉｉｉ）窒素雰囲気中で、約２５０℃、約３０分、の３種類の条件で行った。この結果を、それぞれ図７（ａ）〜図７（ｃ）に示す。図中破線部分がシード金属膜１２０と第２のバリアメタル膜１１８との界面に該当する。図中、左側が上層に対応する。
図７（ａ）〜図７（ｃ）に示すように、本例では、実施例１や実施例２の第２のピークに対応するピークが生じることは認められたが第１のピークに対応するピークは見られなかった。
図８は、実施例１（条件（ｉ））および比較例（条件（ｉ））で製造した半導体装置について、ビアチェーン抵抗を測定して算出した累積故障率と加熱時間の関係を測定した結果を示す図である。故障率は、ビアチェーン抵抗の上昇率が閾値を超えた加熱時間を故障時間として、累積の故障率を故障時間に対して示している。実施例１で作成した半導体装置において、比較例のものより故障率が向上することが示された。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本発明の実施の形態における半導体装置の構成を部分的に示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 実施例の結果を示す図である。 実施例の結果を示す図である。 実施例の結果を示す図である。 実施例の結果を示す図である。 本発明の実施の形態における半導体装置の構成を部分的に示す断面図である。
符号の説明
１００ 半導体装置
１０２ 第１の絶縁層
１０４ ビア
１０６ 第１のバリアメタル膜
１０８ 第１の導電膜
１１０ エッチング阻止膜
１１２ 第２の絶縁層
１１４ 保護絶縁膜
１１６ 配線溝
１１８ 第２のバリアメタル膜
１２０ シード金属膜
１２１ めっき膜
１２２ 第２の導電膜
１２４ 配線
１２６ キャップ絶縁膜

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成され、銅が前記絶縁膜に拡散するのを防止するバリアメタル膜と、
    前記バリアメタル膜上に当該バリアメタル膜に接して形成され、銅と、銅よりも標準電極電位の低い金属と、炭素とを含む導電膜と、
    を含み、
    前記導電膜において、積層方向における炭素の濃度分布が第１のピークおよび第２のピークを有し、前記銅よりも標準電極電位の低い金属は、前記バリアメタル膜との界面において、他の領域よりも濃度が高い半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記銅よりも標準電極電位の低い金属は、Ａｌ、Ｓｎ、またはＴｉである半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記バリアメタル膜は、前記絶縁膜に形成された凹部の底面および側面に形成され、前記導電膜は、前記凹部を埋め込んで形成され、
    前記第１のピークおよび前記第２のピークは、前記バリアメタル膜と前記導電膜との界面からこの順で形成され、
    前記第１のピークは、前記界面から５０ｎｍ以上１００ｎｍ以下の高さに存在する半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記バリアメタル膜は、前記絶縁膜に形成された凹部の底面および側面に形成され、前記導電膜は、前記凹部を埋め込んで形成され、
    前記第１のピークおよび前記第２のピークは、前記凹部の底面からこの順で形成され、
    前記凹部の深さｈに対して、前記第２のピークは、前記バリアメタル膜と前記導電膜との界面から０．７５ｈ以上０．９ｈ以下の高さに存在する半導体装置。
  5. 半導体基板上に形成された絶縁膜に凹部を形成する工程と、
    前記凹部内にバリアメタル膜を形成する工程と、
    前記凹部内に銅と、銅よりも標準電極電位の低い金属とを含むシード金属膜を形成する工程と、
    分子量が５００以上２０００以下であるポリマーを抑制剤として含む銅めっき液を用いて、前記シード金属膜を電極とした電解めっき法により、銅を含むめっき膜で前記凹部を埋め込む工程と、
    を含み、
    前記めっき膜で前記凹部を埋め込む工程は、第１の電流密度で前記電解めっき法を行う第１の工程と、当該第１の工程の後に前記第１の電流密度よりも高い電流密度で前記電解めっき法を行う第２の工程とを含み、前記第１の工程および前記第２の工程により、前記シード金属膜および前記めっき膜中の積層方向における炭素の濃度分布が第１のピークおよび第２のピークを有するようにこれらの膜中に炭素を導入する半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415657B2 (en) * 2010-02-19 2013-04-09 Intermolecular, Inc. Enhanced work function layer supporting growth of rutile phase titanium oxide
US20110253545A1 (en) * 2010-04-19 2011-10-20 International Business Machines Corporation Method of direct electrodeposition on semiconductors
US8865502B2 (en) * 2010-06-10 2014-10-21 International Business Machines Corporation Solar cells with plated back side surface field and back side electrical contact and method of fabricating same
US8736056B2 (en) * 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9735232B2 (en) * 2013-09-18 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure having a trench with high aspect ratio
US9870995B2 (en) 2015-06-18 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of copper layer structure with self anneal strain improvement
KR102275458B1 (ko) * 2018-11-30 2021-07-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전기화학 도금 시스템 및 사용 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297696A (ja) * 1998-04-09 1999-10-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2000080496A (ja) * 1998-09-03 2000-03-21 Ebara Corp 微細孔および／または微細溝を有する基材の孔埋めめっき方法
JP2000174027A (ja) * 1998-12-03 2000-06-23 Internatl Business Mach Corp <Ibm> 電子構造内に銅の導電体を形成する方法
JP2001152398A (ja) * 1999-08-05 2001-06-05 Fujitsu Ltd 電気めっき方法、めっき液評価方法、めっき装置、半導体装置の製造方法
JP2003142426A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003257979A (ja) * 2001-12-25 2003-09-12 Nec Electronics Corp 銅配線構造およびその製造方法
JP2004270028A (ja) * 2003-02-17 2004-09-30 Nec Electronics Corp 半導体装置の製造方法
JP2006032545A (ja) * 2004-07-14 2006-02-02 Fujitsu Ltd 銅からなる配線を有する半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6123825A (en) 1998-12-02 2000-09-26 International Business Machines Corporation Electromigration-resistant copper microstructure and process of making
WO2002058112A2 (en) * 2001-01-22 2002-07-25 N.V.Bekaert S.A. Copper diffusion barriers
JP2003129285A (ja) 2001-10-25 2003-05-08 Seiko Epson Corp 銅めっき方法およびめっき製品
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
JP2003328180A (ja) 2002-05-17 2003-11-19 Denso Corp 有底孔のめっき充填方法
JP4307408B2 (ja) 2005-05-18 2009-08-05 株式会社荏原製作所 微細孔および／または微細溝を有する基材の孔埋めめっき方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297696A (ja) * 1998-04-09 1999-10-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2000080496A (ja) * 1998-09-03 2000-03-21 Ebara Corp 微細孔および／または微細溝を有する基材の孔埋めめっき方法
JP2000174027A (ja) * 1998-12-03 2000-06-23 Internatl Business Mach Corp <Ibm> 電子構造内に銅の導電体を形成する方法
JP2001152398A (ja) * 1999-08-05 2001-06-05 Fujitsu Ltd 電気めっき方法、めっき液評価方法、めっき装置、半導体装置の製造方法
JP2003142426A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003257979A (ja) * 2001-12-25 2003-09-12 Nec Electronics Corp 銅配線構造およびその製造方法
JP2004270028A (ja) * 2003-02-17 2004-09-30 Nec Electronics Corp 半導体装置の製造方法
JP2006032545A (ja) * 2004-07-14 2006-02-02 Fujitsu Ltd 銅からなる配線を有する半導体装置及びその製造方法

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