KR102275458B1 - 전기화학 도금 시스템 및 사용 방법 - Google Patents

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Abstract

전기화학 도금(ECP, electrochemical plating) 시스템이 제공된다. ECP 시스템은 ECP 공정을 위한 도금액을 포함하는 ECP 셀과, 상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 측정(in situ measure)하도록 구성된 센서와, 상기 ECP 셀과 유체 연통되며 상기 ECP 셀에 상기 도금액을 공급하도록 구성된 도금액 공급 시스템과, 상기 ECP 셀, 상기 센서, 및 상기 도금액 공급 시스템에 동작 가능하게 결합된 제어 시스템을 포함한다. 제어 시스템은, 상기 계면 저항을 임계 저항과 비교하고, 상기 계면 저항이 상기 임계 저항보다 낮은 것에 응답하여 상기 도금액의 조성을 조정하도록 구성된다.

Description

전기화학 도금 시스템 및 사용 방법{ELECTROCHEMICAL PLATING SYSTEM AND METHOD OF USING}
집적 회로는 트랜지스터, 커패시터, 레지스터 및 다이오드 등의 수많은 디바이스를 포함한다. 처음부터 서로 격리되어 있는 이들 디바이스는 배선을 통해 함께 상호접속되어 기능 회로를 형성한다. 이러한 배선은 금속 라인을 포함한 다수의 금속화층을 통해 이루어져, 횡방향 전기 접속부, 및 복수의 비아를 제공하고, 2개의 이웃한 스택형 금속화층 사이에 수직 전기 접속부를 제공한다. 금속 라인과 비아는 일반적으로 인터커넥트 구조라고 칭해진다. 진보된 집적 회로의 밀도 및 성능의 한계는 점차 인터커넥트 구조에 의해 결정되고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 전기화학 도금(ECP, electrochemical plating) 시스템의 평면도이다.
도 2는 일부 실시형태에 따른 ECP 시스템 내의 센서 및 ECP 셀의 개략도이다.
도 3은 일부 실시형태에 따른 ECP 시스템을 사용하는 방법의 흐름도이다.
도 4는 일부 실시형태에 따른 반도체 구조를 제조하는 방법의 흐름도이다.
도 5a 내지 도 5d는 제조 공정의 다양한 스테이지에서의 반도체 구조의 단면도이다.
도 6은 일부 실시형태에 따른 ECP 시스템의 동작을 제어하기 위한 제어 시스템의 도면이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
구리 및 구리 합금은 반도체 기판 상의 마이크로 미만(sub-micro)의 고종횡비 피처를 충전하는데 많이 사용되고 있다. 구리 및 구리 합금은 예컨대 알루미늄 등의 다른 금속에 비해 더 낮은 저항률과 더 높은 일렉트로마이그레이션 저항을 갖는다. 이러한 특성은 전류 밀도를 높이고 디바이스 속도를 높이는데 중요하다. 구리를 포함하는 인터커넥트 구조를 제조할 때에, 유전체층이 먼저 반도체 기판 위에 퇴적되는 다마신 기술(즉, 싱글 다마신 또는 더블 다마신)이 수행된다. 그런 다음, 유전체층이 그 안에 트렌치 및/또는 비아와 같은 컨택 개구부를 형성하도록 패터닝된다. 이어서, 후속하여 도포되는 구리가 유전체층으로 확산되는 것을 방지하기 위해 배리어층이 유전체층 위에 놓여지고, 순차적 도금 공정을 위한 전기 전도성을 제공하기 위해 시드층의 물리적 또는 화학적 퇴적이 행해진다. 후속하여, 컨택 개구부는 구리 또는 구리 합금으로 충전된 다음, 예컨대 화학적 기계 연마(CMP) 공정을 사용하여 평탄화된다.
다마신 공정에서의 구리의 퇴적은 전기화학 도금(ECP) 공정에 의해 달성된다. 전기화학 도금 시에, 반도체 기판은 캐소드로서 기능하도록 전기적으로 바이어싱된다. 패터닝된 유전체층을 갖는 반도체 기판은 구리 이온을 함유하는 도금액에 침지된다. 구리 이온은 시드층의 표면에서 환원되어 전착된 구리를 형성한다. ECP 공정은 컨택 개구부가 구리로 충전될 때까지 계속된다.
도금액은 구리염 형태의 무기 성분 외에, 바람직한 퇴적 특성을 달성하기 위한 억제제, 촉진제 및 레벨러와 같은 유기 첨가제를 함유한다. 유기 첨가제의 주요 기능 중 하나는, 디바이스 성능 및 신뢰성을 저하시키는 핀 홀 또는 보이드의 형성을 피하기 위해 ECP 공정이 컨택 개구부를 하단부에서 상단부로의 방향으로 충전하는 것을 확실하게 하는 것이다. 적절한 농도로 사용될 때, 이들 유기 첨가제는 컨택 개구부의 하단부에서의 구리 퇴적을 가속화하고 컨택 개구부의 상측 코너부에서의 구리 퇴적을 억제함으로써 보이드 없는 금속 충전을 가능하게 한다.
회로 컴포넌트들이 반도체 기판 상에 균일하게 분포되지 않으며, 따라서 반도체 기판 상에서 금속화층 내의 금속 라인의 밀도는 상이하다. 예를 들어, 상대적으로 높은 디바이스 밀도를 가진 칩 영역에서는, 더 많은 수의 전기 접속부를 요구하는 더 높은 디바이스 밀도로 인해 고밀도 금속 라인이 존재하는 반면, 상대적으로 낮은 디바이스 밀도를 가진 다른 칩 영역에서는 디바이스 밀도가 낮을수록 더 적은 수의 전기 접속부를 요구하기 때문에 금속 라인의 밀도가 또한 낮다. 더 높은 밀도 영역의 금속 라인은 더 높은 라인 단부 밀도(line-end density)를 갖는 반면, 더 낮은 밀도 영역의 금속 라인은 더 낮은 라인 단부 밀도를 갖는다.
라인 단부 밀도는 ECP 공정 중의 금속의 갭 충전 거동(gap filling behavior)에 영향을 미친다. 도금 중에, 반도체 기판으로의 전체 도금 전류가 고정되기 때문에, 더 낮은 라인 단부 밀도 영역에서의 국부 전류 밀도가 더 높은 라인 단부 밀도 영역에서의 국부 전류 밀도보다 높다. 더 높은 라인 단부 밀도 영역에서의 상대적으로 낮은 전류 밀도는 상대적으로 느린 상향식 성장률(bottom-up growth rate)을 초래한다. 구리와 같은 금속이 퇴적될 때, 상향식 성장률이 충분히 빠르지 않으면 더 높은 라인 단부 밀도 영역 내의 컨택 개구부의 입구에서 구리가 보다 쉽게 빌드업되는 경향이 있다. "빌드업" 또는 "오버행"은 구리 퇴적을 위한 경로를 차단하고 종종 더 높은 라인 단부 밀도 영역 내의 컨택 개구부에서 보이드 형성을 초래한다. 보이드는 종종 금속 라인의 고장을 유발하고, 집적 회로의 신뢰성을 감소시킨다.
전기도금된 구리 중의 탄소 및 구리의 원자비가 5 %보다 클 때 양호한(즉, 보이드가 없는) 금속 충전이 관찰되었다. 그러나, ECP 작업의 결과는 시간에 따른 유기 첨가제의 감성(degradation)이다. 유기 첨가제가 감성됨에 따라, 도금 계면, 즉 도금액 중의 전해질과 도금된 금속 사이의 계면에서의 저항이 감소하는 경향이 있으며, 이는 구리 도금률의 증가를 초래한다. 도금 표면의 저항이 특정 값으로 증가할 때에, 컨택 개구부가 가장 높은 라인 단부 밀도(line-end density)를 가진 영역에서 오버행이 발생하기 시작한다. 그러나, 일부 접근법에 있어서, 컨택 개구부의 입구에서의 전기 도금된 구리의 오버행은 실시간으로 포착될 수 없다. 전기도금된 구리 중의 공극은, ECP 공정을 사용하여 1 배치(batch)의 반도체 웨이퍼들이 처리된 후에만 발견될 수 있다. 따라서 생산 수율에 악영향이 미친다.
일부 실시형태에서, ECP 공정이 계속될 때에 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장에서 모니터링할 수 있는 전기화학 도금(ECP) 시스템이 제공된다. 계면 저항값은 특정 금속화층에 대해 가장 높은 라인 단부 밀도를 가진 금속 라인에서 보이드가 발생하기 시작하는 값보다 낮은 임계 저항값과 비교된다. 계면 저항값이 임계 저항값보다 낮은 것으로 관찰되면, ECP 시스템은 기판에 걸쳐 상이한 라인 단부 밀도를 가진 컨택 개구부에 보이드 없는 전기도금된 금속을 생성하는 범위에서 계면 저항을 유지하도록 도금액의 유기 첨가제의 양을 조정한다. 이에 본 개시내용의 ECP 시스템은 인터커넥트 구조에서의 보이드의 형성을 방지하고 집적 회로의 신뢰성을 향상시키는 것을 돕는다.
도 1은 일부 실시형태에 따른 ECP 시스템(100)의 상측 평면도이다.
도 1을 참조하면, ECP 시스템(100)은 팩토리 인터페이스(110), 처리 메인프레임(120), 어닐링 챔버(150), 도금액 공급 시스템(160), 및 제어 시스템(170)을 포함한다. 처리 메인프레임(120) 및 어닐링 챔버(150)는 팩토리 인터페이스(110)와 통신한다.
팩토리 인터페이스(110)는 기판을 내장한 카세트(113)와 인터페이싱하고 기판 내장 카세트를 유지하도록 구성된 복수의 기판 로딩 스테이션(112)을 포함한다. 팩토리 인터페이스 로봇(114)은 팩토리 인터페이스(110) 내에 배치되며 기판 로딩 스테이션(112) 상의 카세트(113)에 대해 기판에 액세스하고 기판을 이송하도록 구성된다. 팩토리 인터페이스 로봇(114)은 또한 팩토리 인터페이스(110)를 처리 메인 프레임(120)에 연결하는 링크 터널(118) 내로 연장된다. 팩토리 인터페이스 로봇(114)의 위치는 로봇이 기판 로딩 스테이션(112)에 액세스하여 기판 로딩 스테이션(112) 상의 카세트(113) 중 하나로부터 기판을 취출한 다음 그 기판을 처리 메인 프레임(120)으로 전달할 수 있게 한다. 또한, 팩토리 인터페이스 로봇(114)은 어닐링 챔버(150)에 대해 기판을 이송하도록 동작하는 것이 가능하다. 또한, ECP 처리 시퀀스가 완료된 후, 팩토리 인터페이스 로봇(114)은 기판을 ECP 시스템(100)으로부터 제거하기 위해 기판을 기판 로딩 스테이션(112) 상에 배치된 카세트(113) 중 하나로 복귀시키도록 동작한다.
처리 메인프레임(120)은 처리 메인프레임(120) 상에 배치된 복수의 처리 셀(130) 및 메인프레임 로봇(122)을 포함한다. 메인프레임 로봇(122)은 기판을 지지하고 이송하도록 구성된 하나 이상의 로봇 블레이드(124)를 포함한다. 또한, 메인프레임 로봇(122) 및 로봇 블레이드(124)는 독립적으로 연장, 회전, 피봇 및 수직 이동하도록 구성되어, 메인 프레임 로봇(122)은 복수의 처리 셀(130)에 대해 동시에 기판을 삽입 및 제거할 수 있다. 일부 실시형태에서, 메인프레임 로봇(122)은 메인프레임 로봇(122)의 로봇 블레이드(124) 상의 페이스업(face-up) 위치로부터 기판의 페이스다운(face-down) 처리를 필요로 하는 처리 셀(130)을 위한 페이스 다운 위치로의 기판 이송을 용이하게 하는 플리퍼 로봇(flipper robot)이다.
처리 셀(130)은 예를 들어 ECP 셀, 린스 셀, 기판 베벨부 세정 셀, 스핀 린스 드라이 셀, 기판 표면 세정 셀, 및 도금 플랫폼과 함께 사용되는 기타 셀로서 ECP 공정에 사용되도록 구성된다. 일부 실시형태에서, 처리 셀(130)은 하나 이상의 ECP 셀(132), 하나 이상의 스핀 린스 드라이(SRD, spin rinse dry) 셀(134), 및 하나 이상의 기판 베벨부 세정 셀(136)을 포함한다. 도 1의 예시하는 실시형태에서, 2개의 처리 셀(130)은 ECP 셀(132)로서 구성되지만, ECP 셀(132)의 수는 이에 제한되지 않으며, 임의의 수의 ECP 셀(132)이 고려되는 것이 이해될 것이다. ECP 셀(132)에 대해서는 도 2와 관련하여 이하에서 더 설명한다.
ECP 셀(132) 각각은 센서(140)에 결합된다. 각각의 센서(140)는 ECP 공정이 계속될 때에 대응하는 ECP 셀(132)에서 도금액 중의 전해질과 도금된 금속 사이의 저항을 현장 측정(in situ measure)하도록 구성된다. 현장 측정된 계면 저항은 임계 저항과 비교되고, 계면 저항값이 임계 저항값보다 낮으면, 계면 저항을 증가시켜, 컨택 개구부의 입구에서 금속 퇴적률을 감소시키도록 도금액(예를 들어,도 2의 도금액(230)) 중의 유기 첨가제의 농도가 조정된다. 따라서, 센서(140)는 기판 상의 주어진 금속화층에 대해 상이한 라인 단부 밀도를 가진 금속 라인에 대해 보이드 없는 전기 도금된 금속을 취득하게 하는 것을 돕는다. 센서(140)에 대해서는 도 2와 관련하여 이하에서 더 설명한다.
어닐링 챔버(150)는 ECP 공정 이후의 전기 도금된 금속막을 어닐링하도록 구성된다. 어닐링은 입자 크기를 증가시키고 불순물을 발달시키며 최종 금속 라인의 저항을 감소시키는 것을 돕는다. 어닐링은 또한 후속으로 수행되는 CMP 제거률이 재현될 수 있도록 미세구조(microstructure)를 안정화시키는 것을 돕는다. 일부 실시형태에서, 어닐링 챔버(150)는 냉각 플레이트(152) 및 냉각 플레이트(152)에 인접하여 위치한 가열 플레이트(154)를 포함하는 2-위치 어닐링 챔버이다. 냉각 플레이트(152)과 가열 플레이트(154) 사이에는 기판 이송 로봇(156)이 위치한다. 기판 이송 로봇(156)은 냉각 플레이트(152)와 가열 플레이트(154) 사이에서 기판을 이동시키도록 구성된다.
도금액 공급 시스템(160)은 ECP 셀(132)에 개별적으로 연결되고 ECP 공정 시에 ECP 셀(132)을 통해 도금액을 순환시키도록 구성된다. 또한, SRD 셀(134) 및 기판 베벨부 세정 셀(136)은 ECP 공정 시에 세정 유체를 각각의 셀(134 및 136)에 공급하도록 구성된 유체 전달 시스템(도시 생략)과 연통된다. 일부 실시형태에서, 유체 전달 시스템은 또한 도금액을 ECP 셀(132)에 공급하는데 사용될 수 있다.
ECP 시스템(100) 내의 컴포넌트들은 제어 시스템(170)과 통신한다. 제어 시스템(170)은 사용자 및/또는 ECP 시스템(100)의 다양한 센서 모두로부터 입력을 수신하고 그 입력 및/또는 미리 결정된 처리 레시피에 따라 ECP 시스템(100)의 동작을 제어하도록 구성된다.
도 2는 일부 실시형태에 따른 ECP 시스템, 예컨대 ECP 시스템(100) 내의 센서(140) 및 ECP 셀(132)의 개략도이다.
도 2를 참조하면, ECP 셀(132)은 애노드(201), 회전 가능한 스핀들(205) 상에 장착된 기판 홀더(203), 애노드(201) 및 기판 홀더(203)에 결합된 전원(250), 및 도금조(plating bath)(222)를 포함한다. 전원(250)은 제어 시스템(170)에 결합된다. 도금조(222)는 도금액(230)을 포함하고, 애노드(201)는 도금액(230) 속에 배치된다. 일부 실시형태에서, 애노드(201)는 기판(202) 상에 도금될 금속(예컨대, 구리)의 소스를 포함한다.
전기화학 도금 사이클 동안, 기판(202)이 기판 홀더(203)에 장착된 다음, 도금조(222)에 배치된다. 화살표(212 및 213)가 가리키는 바와 같이, 도금액(230)은 펌프(240)에 의해 도금조(222)에 계속 충당된다. 일반적으로, 도금액(230)은 기판(202)의 중심까지 상방으로 흐른 다음 방사상 외향으로 그리고 기판(202)을 가로 질러 흐른다. 이어서, 도금액(230)은 화살표(214 및 216)가 가리키는 바와 같이 도금조(222)로부터 오버플로우 저류부(224)로 흐른다. 이어서, 도금액(230)은 필터링되고(도시 생략) 화살표(218)가 가리키는 바와 같이 펌프(240)로 복귀되어 재순환을 완료한다. DC 전원과 같은 전원(250)은 기판 홀더(203)를 통해 기판(202)에 전기적으로 접속된 네거티브 출력 리드(lead)를 갖는다. 전원(250)의 포지티브 출력 리드는 도금조(222)에 위치한 애노드(201)에 전기적으로 접속된다. ECP 공정 동안, 전원(250)은 애노드(201)에 대해 네거티브 전위를 제공하여 애노드(201)로부터 기판(202)으로 전류를 발생시키도록 기판(202)을 바이어싱한다. 전류는 순 양이온 플럭스와 동일한 방향으로 그리고 순 전자 플럭스와 반대 방향으로 흐른다. 이것은 기판(202) 상에 전기화학적 반응(예컨대, Cu2+ + 2e = Cu)을 야기하여 그 위에 금속(예컨대, 구리)이 퇴적되게 한다. 도금액(230)의 이온 농도는 도금 사이클 동안, 예를 들어 애노드(201)의 용해(예컨대, Cu = Cu2+ + 2e)에 의해 보충된다.
도금액(230)은 기판(202) 상에 전기도금될 금속의 이온을 함유하는 금속염을 포함한다. 기판(202) 상에 전기도금될 금속이 구리인 경우, 애노드(201)는 구리로 제조되고, 도금액(230)은 구리염, 산, 물, 그리고 퇴적된 구리의 특성을 향상시키는 다양한 유기 및 무기 첨가제의 혼합물을 포함한다. 도금액(230) 중의 구리염의 예는 황산구리, 시안화구리, 구리 설파메이트, 구리 클로라이드, 구리 플루오라이드, 질산구리, 구리 산화물, 구리 플루오로보레이트, 구리 트리플루오로아세테이트, 구리 피로포스페이트, 및 구리 메탄 술포네이트, 및 이들 화합물 중의 임의의 것의 수화물을 포함하나, 이에 제한되지는 않는다. 도금액(230)에 사용되는 구리염의 농도는 사용되는 특정 구리염에 따라 변한다. 전기도금액에 사용되는 산의 예는 황산, 메탄 설폰산, 플루오로 붕산, 염산, 요오드화수소산, 질산, 및 인산을 포함하나, 이에 제한되지는 않는다. 도금액(230)에 사용되는 산의 농도는 사용되는 특정 산에 따라 변한다.
도금액(230)은 금속의 전기도금 특성을 향상시키는 유기 첨가제를 더 포함한다. 유기 첨가제는 기판(202) 표면 내의 돌출 영역에서의 전착률을 억제하고 또/또는 기판(202) 표면 내의 리세싱된 영역에서의 전착률을 가속화함으로써 보이드 형성을 제거하는 것을 돕는다. 구리 도금액에 사용되는 유기 첨가제는 억제제, 촉진제 및 레벨러를 포함한다. 억제제는 기판(202)의 표면 위에 흡착하고 국부 퇴적률을 감소시켜 퇴적 균일성을 증가시키는 경향이 있는 거대분자(macromolecule) 퇴적 억제제이다. 억제제의 예는 폴리에틸렌 글리콜과 같은 폴리에테르 및 폴리프로필렌 산화물과 같은 기타 중합체를 포함하나, 이에 제한되지는 않는다. 촉진제는 억제제의 억제 효과에 대항하는 경향이 있고 기판 리세스 내의 퇴적을 가속화하는 유기 분자이다. 촉진제의 예에는 비스(나트륨 설포프로필)-디설파이드, 3-머캅토-1-프로판 설폰산 나트륨염, N-디메틸-디티오카바밀 프로필설폰산 나트륨염, 및 3-S-이소티우로늄 프로필 설포네이트와 같은 유기 설파이드 화합물을 포함하나, 이에 제한되지는 않는다. 레벨러는 대개 질소 작용기를 갖는 성분을 가지며, 일부 경우에는 상대적으로 낮은 농도로 도금액(230)에 첨가된다. 레벨링은 전기장 및 용액 물질 전달 효과(solution mass transfer effect)로 인해 원하는 것보다 달리 더 빠르게 도금되는 컨택 개구부의 코너부 또는 에지부에 대해 강하게 전류를 억제하는 종의 확산 또는 이동을 수반한다. 레벨러의 예는 폴리에테르 계면활성제(surfactants), 폴리에틸렌 글리콜 계면활성제, 폴리아크릴산, 폴리아민, 폴리아크릴아미드, 페나진 아조-염료, 알콕시화 아민 계면활성제, 및 중합체 피리딘 유도체를 포함하나, 이에 제한되지는 않는다.
그러나, ECP 공정 동안, 이들 유기 첨가제는 애노드와 반응한다. 이 반응은 유기 첨가제를 분해하여 유기 첨가제가 효과가 없게 한다. 이와 같이, 도금 공정에서 소비된 결과로 도금액 중의 유기 첨가제의 농도가 감소된다. 따라서 계면 저항은 시간이 지남에 따라 점차 감소한다. 계면 저항이 임계 저항값보다 낮은 값으로 감소하면, 컨택 개구부의 코너부에서의 구리 도금률의 증가로 인해 가장 높은 라인 단부 밀도를 가진 컨택 개구부 내의 전기도금된 구리에 오버행과 그 결과로 인한 보이드가 발생하기 시작한다. 기판(202)에 걸쳐 보이드 없는 전기도금된 금속 충전물을 형성하는 것을 돕기 위해, ECP 공정이 계속될 때에 센서(140)를 사용하여 도금액 중의 전해질과 도금된 금속 사이의 계면 저항이 현장 측정되어(in-situ measured), 보이드가 형성되기 전에, 가장 높은 라인 단부 밀도를 가진 컨택 개구부의 코너부에서 오버행이 발생하기 시작할 때를 결정하고, 도금액 중의 유기 첨가제의 양을 조정한다.
센서(140)는 ECP 셀(132) 외부에 배치된다. 일부 실시형태에서, 센서(140)는 옴미터(ohmmeter)이다. 일부 실시형태에서, 센서(140)는 임피던스 미터(impedance meter)이다. 센서(140)는 도금액(230) 중에 부분적으로 침지되도록 구성된 센서 프로브(242)를 포함한다. 센서 프로브(242)는 도금액(230)과 접촉하여 도금액(230) 중의 전해질과 도금된 금속 사이의 사이의 계면 저항을 현장 측정한다. 일부 실시형태에서, 센서 프로브(242)는 기판(202) 상에 전기도금될 금속, 또는 귀금속 위에 전기도금될 금속으로 제조된다. 귀금속의 예는 백금, 금, 팔라듐, 이리듐, 및 루테늄을 포함하나, 이에 제한되지는 않는다. 기판(202) 상에 전기도금될 금속이 구리인 경우, 센서 프로브(242)는 구리 또는 구리 도금된 귀금속으로 제조된 와이어이다. 도 2는 센서 프로브(242)가 도금조(222) 내에 배치되는 것을 도시하지만, 오버플로우 저류부(224)에 배치되는 센서 프로브(242)도 고려되는 것을 알아야 한다.
ECP 셀(132) 및 센서(140)는 제어 시스템(170)과 통신한다. 제어 시스템(170)은 전기장의 국부화된 세기를 조정하여 도금 공정에 대한 제어를 수행하기 위해 ECP 셀(132) 내의 전원(250) 또는 기타 제어 가능한 컴포넌트들에 제어 신호를 출력하도록 구성된다. 제어 시스템(170)은 또한 센서(140)로부터 정보를 수신하도록 구성된다. 일부 실시형태에서, 제어 시스템(170)은 센서(140)로부터 계면 저항과 관련된 정보를 수신한다. 센서(140)로부터 수신된 계면 저항에 기초하여, 제어 시스템(170)은 현장 측정된 계면 저항을, 주어진 금속화층에 대해 가장 높은 라인 단부 밀도를 가진 보이드 없는 전기도금된 금속 라인의 형성과 연관되는 임계 저항과 비교하도록 구성된다. 일부 실시형태에서, 제어 시스템(170)은, 계면 저항값이 임계 저항값보다 낮은 값으로 감소하면, 도금액(230)의 조성, 즉 도금액(230) 중의 억제제, 촉진제 및 레벨러와 같은 유기 첨가제의 농도를 조정하도록 구성된다.
도 3은 일부 실시형태에 따른 ECP 시스템(100)을 사용하는 방법(300)의 흐름도이다.
도 3을 참조하면, 방법(300)은 집적 회로의 레이아웃 데이터가 수신되는 단계 302를 포함한다. 비제한적인 예로, 레이아웃 데이터는 GDSII 포맷으로 제공되지만, 집적 회로에 대한 다른 포맷의 그래픽 디자인 데이터가 사용될 수도 있다. 레이아웃 데이터는 집적 회로 내의 금속화층에 대한 레이아웃 데이터를 포함한다.
단계 304에서, 레이아웃 데이터에 기초하여, 주어진 금속화층 내의 금속 라인의 라인 단부 밀도가 계산된다. 예를 들어, 평가될 금속화층이 기판에 가장 가까운 제1 금속화층이면, 제1 금속화층에 대한 금속 라인에 대응하는 레이아웃 데이터가 추출된다. 라인 단부 밀도를 계산하기 위해, 전체 기판 영역은 복수의 단위 그리드 영역으로 분할되고 주어진 금속화층에 대한 단위 그리드 영역 내의 금속 라인에 대한 라인 단부 밀도가 계산된다. 기판 위의 각 단위 그리드 영역에 대해, 라인 단부 밀도(LeD)가 LeD = 1/(라인 폭 + 라인 간격)으로서 계산된다.
단계 306에서, 주어진 금속화층에 대해 가장 높은 라인 단부 밀도를 가진 단위 그리드 영역 내의 금속 라인이 식별된다.
단계 308에서, 가장 높은 라인 단부 밀도를 가진 보이드 없는 금속 라인을 취득하기 위한, 도금액 중의 전해질과 도금된 금속 사이의 계면에서의 임계 저항값이 결정된다. 일부 실시형태에서, 임계 저항값은 ECP 공정의 성능과 관련된 경험적 데이터에 기초하여 결정된다.
단계 310에서, ECP 시스템, 예컨대 ECP 시스템(100)(도 1 및 도 2)에서 ECP 공정이 수행된다. 도금될 기판, 예컨대 기판(202)이 기판 홀더, 예컨대 기판 홀더(203)에 고정되고, 기판(202)의 도금 표면은 도금액, 예컨대 도금액(230)과 접촉하게 된다. 도금액과 접촉하는 동안, 기판(202)의 도금 표면 상에 퇴적된 시드층에 전기 바이어스가 인가된다. 시드층은 일반적으로 도금될 금속과 동일한 금속을 포함한다. 전기 바이어스는 일반적으로 음극 전하로 기판 표면/금속 시드층을 바이어싱하도록 구성된 바이어스이며, 이에 도금액(230) 중의 금속 이온이 도금액(230)으로부터 튀어 나와서, 음극으로 대전된 기판 표면/금속 시드층 상에 도금되게 한다.
단계 312에서, 도금액 중의 전해질과 도금된 금속 사이의 계면 저항이 현장 모니터링된다(in-situ monitored). 일부 실시형태에서, 도금액 중의 전해질과 도금된 금속 사이의 계면 저항은 센서(140)를 사용하여 모니터링된다.
단계 314에서, 도금액 중의 전해질과 도금된 금속 사이의 계면 저항값이 임계 저항값과 비교된다. 계면 저항값이 임계 저항값보다 높으면, ECP 공정이 계속된다. 한편, 계면 저항값이 임계 저항값보다 낮으면, 방법(300)은 단계 316으로 진행하며, 여기서 전해질과 도금된 금속 사이의 계면 저항을 증가시키고 컨택 개구부의 코너부에서의 금속 퇴적률을 감소시키기 위해 도금액(230) 중의 억제제, 촉진제 및 레벨러와 같은 유기 첨가제의 농도가 예컨대, 제어 시스템(170)에 의해 조정된다. 결과적으로, 전체 기판(202)에 걸쳐 보이드 없는 금속 충전이 달성될 수 있다. 따라서, 본 개시내용의 ECP 시스템(100)은 집적 회로의 신뢰성을 향상시키고 제조 수율을 증가시키는 것을 돕는다.
도 4는 일부 실시형태에 따른 반도체 구조(500)를 제조하는 방법(400)의 흐름도이다. 도 5a 내지 도 5d는 일부 실시형태에 따른, 방법(400)의 다양한 스테이지에서의 반도체 구조(500)의 단면도이다. 방법(400)에 대해서는 도 5a 내지 도 5d의 반도체 구조를 참조하여 이하에서 상세하게 설명한다. 일부 실시형태에서, 방법(400)의 이전, 도중 및/또는 이후에 추가 단계들이 수행되거나 설명한 단계들의 일부가 대체 및/또는 제거된다. 일부 실시형태에서, 추가 피처가 반도체 구조(500)에 추가된다. 일부 실시형태에서, 후술하는 피처 중 일부는 대체 또는 제거된다. 당업자라면 일부 실시형태들이 특정 순서로 수행되는 단계들로 설명되었지만, 이들 단계가 다른 논리적 순서로 수행될 수 있음을 이해할 것이다.
도 4와 도 5a를 참조하면, 방법(400)은 기판(502) 위의 유전체층(510)이 복수의 컨택 개구부(512, 514)를 형성하도록 에칭되는 단계 402를 포함한다. 도 5a는 복수의 컨택 개구부(512, 514)를 형성하도록 기판(502) 위의 유전체층(510)을 에칭한 후의 반도체 구조(500)의 단면도이다.
먼저 기판(502)이 제공된다. 일부 실시형태에 있어서, 기판(502)은 실리콘을 포함한 벌크 반도체 기판이다. 대안으로 또는 추가로, 일부 실시형태에 있어서, 벌크 반도체 기판은 게르마늄 등의 다른 원소 반도체와, 갈륨 비화물, 갈륨, 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlinAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합 포함할 수 있다. 일부 실시형태에서, 기판(502)은 에피택셜층을 포함한다. 예를 들어, 기판(502)은 벌크 반도체 기판 위에 있는 에피택셜층을 갖는다. 또한, 일부 실시형태에 있어서, 기판(502)은 SOI(semiconductor-on-insulator) 기판이다. 예를 들어, 기판(502)은 산소 주입에 의한 분리(separation by implanted oxygen, SIMOX) 또는 웨이퍼 접합 및 연삭 등의 기타 적절한 기법 등의 공정에 의해 형성된 매립 산화물(buried oxide)층을 포함한다.
일부 실시형태에서, 기판(502)은 p타입 전계효과 트랜지스터(PFET), n타입 전계효과 트랜지스터(NFET), 금속 산화물 반도체(MOS) 트랜지스터, 상보적 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 및/또는 고주파 트랜지스터와 같은 능동 디바이스를 더 포함한다. 일부 실시형태에서, 트랜지스터는 평면형 트랜지스터 또는 3차원 핀형 트랜지스터이다. 일부 실시형태에서, 기판(502)은 레지스터, 커패시터, 및/또는 인덕터와 같은 수동 디바이스를 더 포함한다. 기판(502)은 다양한 능동 및/또는 수동 디바이스를 서로 분리시키기 위한 STI(shallow trench isolation) 구조와 같은 격리 구조를 더 포함한다. 편의상, 이러한 회로 엘리먼트는 도 5a에 도시하지 않는다.
유전체층(510)은 기판(502) 위에 배치된다. 일부 실시형태에서는, 도 5a에서와 같이, 유전체층(510)이 기판(502) 바로 위에 그리고 기판(502)과 접촉하여 퇴적된다. 일부 실시형태에서, 내부에 컨택/인터커넥트 구조를 포함하는 하나 이상의 유전체층이 유전체층(510)과 기판(502) 사이에 배치된다
일부 실시형태에서, 유전체층(510)은 실리콘 산화물을 포함한다. 일부 실시형태에 있어서, 유전체층(510)은 유전 상수(k)가 약 4 미만인 로우-k 유전체 재료를 포함한다. 일부 실시형태에 있어서, 로우-k 유전체 재료는 약 1.2 내지 약 3.5의 유전 상수를 갖는다. 일부 실시형태에 있어서, 유전체층(510)은 TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리케이트 글래스, 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 유전체층(510)은 화학적 기상 퇴적(CVD), 플라즈마 강화 물리적 기상 퇴적(PEPVD), 물리적 기상 퇴적(PVD), 또는 스핀 코팅에 의해 퇴적된다. 일부 실시형태에서, 유전체층(510)은 평탄화 공정에 의해 평탄화되거나 평면의 상부면을 제공하도록 다른 방식으로 리세싱된다. 일부 실시형태에 있어서, 유전체층(510)의 상부면은 화학적 기계 연마(chemical mechanical polishing, CMP) 공정을 사용하여 평탄화된다.
후속하여, 유전체층(510)은 그 안에 복수의 컨택 개구부(512, 514)를 형성하기 위해 에칭된다. 일부 실시형태에서, 컨택 개구부(512, 514)는 트렌치 또는 트렌치와 비아의 조합이다. 복수의 제1 컨택 개구부(512)가 기판(502)의 제1 영역(502A)에 형성되고, 복수의 제2 컨택 개구부(514)가 기판(502)의 제2 영역(502B)에 형성된다. 기판(502) 내의 회로 엘리먼트의 패키징 밀도의 차이로 인해, 기판(502)의 제1 영역(502A) 내의 제1 컨택 개구부(512)는 예컨대 제1 영역(502A)에서 더 많은 수의 전기 접속부가 요구되기 때문에, 더 높은 라인 단부 밀도로 더 높은 밀도를 갖도록 형성되는 반면, 제2 영역(502B) 내의 제2 컨택 개구부(514)는 예컨대 제2 영역(502B)에서 더 적은 수의 전기 접속부가 요구되기 때문에, 더 낮은 라인 단부 밀도로 더 낮은 밀도를 갖도록 형성된다.
유전체층(510)은 리소그래피 및 에칭 공정으로 에칭된다. 일부 실시형태에서, 리소그래피 공정은 유전체층(510) 위에 포토레지스트층(도시 생략)을 도포하고, 포토레지스트층을 패턴에 노출시키고, 노광후 베이킹을 수행하고, 레지스트를 현상하여 패터닝된 포토레지스트층(도시 생략)을 형성하는 단계를 포함한다. 패터닝된 포토레지스트층은 컨택 개구부(512, 514)가 형성될 유전체층(510)의 부분을 노출시킨다. 다음으로, 패터닝된 포토레지스트층에 의해 노출된 유전체층(510)의 부분들이 에칭되어 컨택 개구부(512, 514)를 형성한다. 일부 실시형태에서, 유전체층(510)은 예를 들어 반응성 이온 에칭(RIE) 또는 플라즈마 에칭과 같은 건식 에칭을 사용하여 에칭된다. 일부 실시형태에서, 유전체층(510)은 습식 에칭을 사용하여 에칭된다. 유전체층(510)에 컨택 개구부(512, 514)를 형성한 후, 패터닝된 포토레지스트층은 예를 들어 습식 박리 또는 플라즈마 애싱에 의해 제거된다. 대안으로, 일부 실시형태에서, 하드 마스크를 사용하여, 패터닝된 포토레지스트층으로부터 컨택 개구부 패턴이 제1 에칭에 의해 하드 마스크로 전사된 다음 제2 에칭에 의해 유전체층(510)으로 전사된다.
도 4 및 도 5b를 참조하면, 방법(400)은 단계 404로 진행하며, 여기서 배리어층(520)이 컨택 개구부(512, 512)의 측벽 및 바닥부를 따라 그리고 유전체층(510)의 상부 표면 위에 퇴적된 후 배리어층(520) 위에 시드층(530)이 퇴적된다.도 5b는, 컨택 개구부(512, 514)의 측벽 및 바닥부를 따라 그리고 유전체층(510)의 상부 표면 위에 배리어층(520)을 퇴적하고, 배리어층(520) 위에 시드층(530)을 퇴적한 후의 도 5a의 반도체 구조의 단면도이다.
배리어층(520)은 컨택 개구부(512, 514) 및 유전체층(510)의 노출된 표면들 위에 퇴적된다. 배리어층(520)은 컨택 개구부(512, 514)에 충전된 금속이 유전체층(510)으로 확산되는 것을 방지하도록 구성된다. 배리어층(520)은 또한 유전체층(510)에 대한 금속의 접착성을 개선시키도록 작용한다. 일부 실시형태에서, 배리어층(520)은 티탄(Ti), 탄탈(Ta), 또는 루테늄(Ru), 티탄 질화물(TiN) 또는 탄탈 질화물(TiN)과 같은 금속 질화물, 또는 Ti/TiN 또는 Ta/TaN과 같은 두가지로 된 이중층과 같은 내화성 금속을 포함한다. 일부 실시형태에서, 배리어층(520)은 CVD, PECVD, PVD, 또는 원자층 퇴적(ALD)과 같은 등각 퇴적 공정을 사용하여 퇴적된다.
이어서, 시드층(530)이 배리어층(520) 위에 퇴적된다. 일부 실시형태에서, 시드층(530)은 배리어층 상에 충전 금속의 퇴적 및 접합을 용이하게 하기 위해 금속화 충전에 사용된 동일한 금속을 포함한다. 일부 실시형태에서, 시드층(530)은 구리 금속화를 위해 구리를 포함한다. 일부 실시형태에서, 시드층(530)은 PVD 또는 ALD와 같은 등각 퇴적 공정을 사용하여 퇴적된다.
도 4 및 도 5c를 참조하면, 방법(400)은 컨택 개구부(512, 514)를 충전하는 금속층(540)을 형성하기 위해 ECP 공정을 수행하는, 단계 406으로 진행한다. 도 5c는 컨택 개구부(512, 514)를 충전하는 금속층(540)을 형성하기 위해 ECP 공정을 수행한 후의 도 5b의 반도체 구조(500)의 단면도이다.
일부 실시형태에서, 금속층(540)을 형성하기 위해 기판(502)을 전기화학적으로 도금하는데 ECP 시스템(100)(도 1 및 도 2)이 사용된다. ECP 공정 동안, 도금액 중의 전해질과 도금된 금속 사이의 계면 저항이 센서(140)(도 1 및 도 2)에 의해 모니터링되고, ECP 공정이 제1 컨택 개구부(512) 및 제2 컨택 개구부(514) 둘 다에 실질적으로 보이드 없는 금속층(540)을 형성하는 것을 확실하게 하기 위해 도금액(230) 중의 유기 첨가제의 농도가 조정된다. 일부 실시형태에서, 금속층(540)은 구리를 포함한다. 금속층(540)과 시드층(530)이 동일한 금속을 포함하는 경우, 금속층(540)과 시드층(530) 사이의 경계는 식별할 수 없다. 다양한 실시형태들을 설명할 때 구리를 예로서 언급하지만, 여기에 설명하는 도금 공정은 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 팔라듐(PD), 및 이들의 합금 도금을 포함하나 이들에 제한되지 않는 다른 금속이 사용되는 것도 가능함을 이해할 것이다.
도 4 및 도 5c를 참조하면, 방법(400)은 컨택 개구부(512, 514) 내에 인터커넥트 구조(550)를 형성하는, 단계 408로 진행한다. 도 5d는 컨택 개구부(512, 514) 내에 인터커넥트 구조(550)를 형성한 후의 도 5c의 반도체 구조(500)의 단면도이다.
인터커넥트 구조(550) 각각은 대응하는 컨택 개구부(512, 514)의 측벽 및 바닥부를 라이닝하는 배리어층 부분(520P), 배리어층 부분(520P) 위의 시드층 부분(530P), 및 시드층 부분(530P) 위의 금속층 부분(540P)을 포함한다. 인터커넥트 구조(550)는 유전체층(510)의 상부 표면 위에 위치하는 금속층(540), 시드층(530), 및 배리어층(520)의 부분들을 제거함으로써 형성된다. 일부 실시형태에서, 유전체층(510)의 상부 표면으로부터 금속층(540), 시드층(530) 및 배리어층(520)의 일부를 제거하기 위해 예를 들어, CMP와 같은 평탄화 공정이 수행된다. 평탄화 후에, 컨택 개구부(512, 514) 내의 배리어층(520)의 잔여 부분은 배리어층 부분(520P)을 구성하고, 컨택 개구부(512, 514) 내의 시드층(530)의 잔여 부분은 시드층 부분(530P)을 구성하며,.접촉 개구부(512, 514) 내의 금속층(540)의 잔여 부분은 금속층 부분(540P)을 구성한다. 배리어층 부분(520P), 시드층 부분(530P), 및 금속층 부분(540P)은 유전체층(510)의 상부 표면과 동일 평면에 있는 상부 표면들을 갖는다.
도 6은 일부 실시형태에 따른 ECP 시스템(100)의 동작을 제어하기 위한 제어 시스템(170)의 블록도이다. 제어 시스템(170)은 일부 실시형태에 따라, ECP 시스템(100)의 하나 이상의 컴포넌트의 동작을 제어하기 위한 출력 제어 신호를 생성한다. 제어 시스템(170)은 일부 실시형태에 따라, ECP 시스템(100)의 하나 이상의 컴포넌트로부터 입력 신호를 수신한다. 제어 시스템(170)은 또한 도금액 중의 전해질과 도금된 금속 사이의 계면에서의 계면 저항값을 임계 저항값과 비교하고, 계면 저항값이 임계 저항값보다 낮으면 도금액(230)의 조성을 조정한다. 일부 실시형태에서, 제어 시스템(170)은 ECP 시스템(100)에 인접하여 위치한다. 일부 실시형태에서, 제어 시스템(170)은 ECP 시스템(100)으로부터 원격에 위치한다.
제어 시스템(170)은 프로세서(602), 입출력(I/O) 디바이스(604), 메모리(606), 및 네트워크 인터페이스(608)를 포함하고, 이들 각각은 버스(610) 또는 다른 인터커넥션 통신 메커니즘을 통해 통신 가능하게 연결된다.
프로세서(602)는 메모리(606)에 저장된 하나 이상의 명령어 세트(612)를 실행 및/또는 해석하도록 구성된다. 일부 실시형태에 있어서, 프로세서(602)는 중앙처리장치(CPU), 멀티프로세서, 분산형 프로세싱 시스템, 주문형반도체(ASIC), 및/또는 적절한 프로세싱 유닛이다.
I/O 인터페이스(604)는 외부 회로부에 연결된다. 일부 실시형태에 있어서, I/O 인터페이스(604)는 정보 및 커맨드를 프로세서(602)에 전달하기 위한, 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 및/또는 커서 방향 키를 포함한다.
메모리(606)(컴퓨터 판독 가능 매체라고도 함)는 프로세서(602)에 의해 실행될 데이터 및/또는 명령어를 저장하기 위한, 버스(610)에 통신 가능하게 연결된 랜덤액세스메모리 또는 다른 다이내믹 저장 디바이스를 포함한다. 일부 실시형태에서, 메모리(602)는 프로세서(602)에 의해 실행될 명령어의 실행 중에 임시 변수 또는 기타 중간 정보를 저장하는 데에도 사용된다. 일부 실시형태에서, 메모리(606)는 또한 프로세서(602)에 대한 정적 정보 및 명령어를 저장하기 위한, 버스(610)에 결합된 리드온리메모리 또는 기타 스태틱 저장 디바이스를 포함한다. 일부 실시형태에서, 메모리(606)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 메모리(606)는 반도체 또는 솔리드스테이트 메모리, 자기 테이프, 분리형 컴퓨터 디스켓, 랜덤액세스메모리(RAM), 리드온리메모리(ROM), 강성(rigid) 자기 디스크, 및/또는 광디스크를 포함한다. 일부 실시형태에 있어서, 광디스크를 사용하여, 메모리(606)는 컴팩트디스크리드온리메모리(CD-ROM), 컴팩트디스크리드/라이트(CD-R/W), 디지털 비디오 디스크(DVD) 및/또는 블루레이 디스크를 포함한다.
메모리(606)는 ECP 시스템(100)의 하나 이상의 컴포넌트를 제어하고 제어 시스템(170)이 ECP 공정을 수행하게 하는 컴퓨터 프로그램 코드, 즉 실행 가능한 명령어 세트(612)가 인코딩, 즉 저장된다. 일부 실시형태들에서, 메모리(606)는 ECP 공정을 수행하는 동안 생성된 정보뿐만 아니라 ECP 공정을 수행하는데 필요한 정보도 저장한다. 일부 실시형태에서, 메모리(606)는 ECP 공정을 수행하는 동안 생성된 도금액(230)의 저항 데이터뿐만 아니라 임계 저항값도 저장한다.
네트워크 인터페이스(608)는 하나 이상의 다른 컴퓨터 시스템이 접속되어 있는 네트워크(609)에 접속하기 위한 메커니즘을 포함한다. 일부 실시형태에서, 네트워크 인터페이스(608)는 유선 및/또는 무선 접속 메커니즘을 포함한다. 네트워크 인터페이스(607)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA 등의 무선 네트워크 인터페이스, 또는 이더넷, USB, 또는 IEEE-1394 등의 유선 네트워크 인터페이스를 포함한다. 일부 실시형태에서, 제어 시스템(170)은 네트워크 인터페이스(608)를 통해 ECP 시스템(100)의 하나 이상의 컴포넌트와 결합된다. 일부 실시형태에서, 제어 시스템(170)은 네트워크 인터페이스(608)를 통하는 것 대신에 ECP 시스템(100)의 하나 이상의 컴포넌트, 예컨대 버스(610)에 결합된 컨포넌트와 직접 결합된다.
본 개시내용의 일 양태는 전기화학 도금(ECP, electrochemical plating) 시스템에 관한 것이다. ECP 시스템은 ECP 공정을 위한 도금액을 포함하는 ECP 셀과, 상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 측정(in situ measure)하도록 구성된 센서와, 상기 ECP 셀과 유체 연통되며 상기 ECP 셀에 상기 도금액을 공급하도록 구성된 도금액 공급 시스템과, 상기 ECP 셀, 상기 센서, 및 상기 도금액 공급 시스템에 동작 가능하게 결합된 제어 시스템을 포함한다. 상기 제어 시스템은, 상기 계면 저항을 임계 저항과 비교하고, 상기 계면 저항이 상기 임계 저항보다 낮은 것에 응답하여 상기 도금액의 조성을 조정하도록 구성된다. 일부 실시형태에서, 상기 센서는 옴미터(ohmmeter) 또는 임피던스 미터(impedance meter)이다. 일부 실시형태에서, 상기 센서는 상기 도금액 중에 부분 침지되도록 구성된 프로브를 포함한다. 일부 실시형태에서, 상기 프로브는 구리 또는 귀금속 위에 도금된 구리를 포함하는 와이어를 포함한다. 일부 실시형태에서, 상기 귀금속은 백금, 금, 팔라듐, 이리듐, 또는 루테늄을 포함한다. 일부 실시형태에서, 상기 도금액은 금속염 및 유기 첨가제들을 포함한다. 상기 제어 시스템은 상기 도금액 중의 유기 첨가제들 중 적어도 하나의 양을 조정하도록 구성된다. 일부 실시형태에서, 상기 ECP 시스템은 하나 이상의 스핀 린스 드라이 셀 및 하나 이상의 기판 베벨부 세정 셀을 더 포함한다. 일부 실시형태에서, 상기 ECP 시스템은 복수의 기판 로딩 스테이션을 포함하는 팩토리 인터페이스를 더 포함한다. 일부 실시형태에서, 상기 ECP 시스템은 어닐링 챔버를 더 포함한다.
본 개시내용의 다른 양태는 전기화학 도금(ECP) 공정을 수행하는 방법에 관한 것이다. 상기 방법은 기판의 표면을, 퇴적될 금속의 이온을 포함하는 도금액과 접촉시키는 단계를 포함한다. 상기 방법은 상기 기판의 표면 상에 상기 금속을 전기도금하는 단계를 더 포함한다. 상기 방법은 상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 모니터링하는 단계를 더 포함한다. 상기 방법은 기판 위의 금속화층을 위한 복수의 전도성 라인 중에 가장 높은 라인 단부 밀도(line-end density)를 가진 전도성 라인의 서브세트와 연관되는 임계 저항보다 상기 계면 저항이 낮은 것에 응답하여 상기 도금액의 조성을 조정하는 단계를 더 포함한다. 일부 실시형태에서, 상기 도금액의 조성을 조정하는 단계는, 상기 도금액 중의 적어도 하나의 유기 첨가제의 양을 조정하는 단계를 포함한다. 일부 실시형태에서, 상기 방법은 상기 기판 상에 제조될 집적 회로의 레이아웃 데이터를 수신하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은 상기 레이아웃 데이터에 기초하여 상기 기판 내의 복수의 단위 그리드 영역에서 상기 복수의 전도성 라인의 라인 단부 밀도를 계산하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은 상기 복수의 단위 그리드 영역 중 한 단위 그리드 영역 내의 가장 높은 라인 단부 밀도를 가진 전도성 라인의 서브세트를 식별하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은 경험적 데이터에 기초하여 상기 임계 저항을 결정하는 단계를 더 포함한다.
본 설명의 또 다른 양태는 반도체 구조를 형성하는 방법에 관한 것이다. 상기 방법은 기판 위의 유전체층에 복수의 컨택 개구부를 형성하는 단계를 포함한다. 상기 복수의 컨택 개구부는 상기 기판의 제1 영역 내의 복수의 제1 컨택 개구부와, 상기 기판의 제2 영역 내의 복수의 제2 컨택 개구부를 포함한다. 상기 복수의 제1 컨택 개구부는 상기 복수의 컨택 개구부 중에서 가장 높은 라인 단부 밀도를 갖는다. 상기 방법은 상기 복수의 컨택 개구부의 측벽 및 바닥부를 따라 그리고 상기 유전체층 위에 배리어층을 형성하는 단계를 더 포함한다. 상기 방법은 상기 배리어층 위에 시드층을 형성하는 단계를 더 포함한다. 상기 방법은 전도체층으로 상기 복수의 컨택 개구부를 충전하기 위해 전기화학 도금(ECP) 공정을 수행하는 단계를 더 포함한다. 상기 ECP 공정을 수행하는 단계는, 상기 ECP 공정이 계속될 때에 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 모니터링하는 단계와, 상기 가장 높은 라인 단부 밀도와 연관되는 임계 저항보다 상기 계면 저항이 낮은 것에 응답하여 상기 도금액의 조성을 조정하는 단계를 포함한다. 일부 실시형태에서, 상기 유전체층에 복수의 컨택 개구부를 형성하는 단계는 이방성 에칭을 사용하여 상기 유전체층을 에칭하는 단계를 포함한다. 일부 실시형태에서, 상기 방법은 상기 유전체층의 상부 표면으로부터 상기 전도체층, 상기 시드층 및 상기 배리어층의 부분들을 제거하는 단계를 더 포함한다. 일부 실시형태에서, 상기 ECP 공정을 수행하는 단계는 상기 도금액 중에 위치한 애노드와 상기 기판 사이에 바이어스를 인가하는 단계를 더 포함한다. 일부 실시형태에서, 상기 ECP 공정을 수행하는 단계는 상기 계면 저항을 상기 임계 저항과 비교하는 단계를 더 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 전기화학 도금(ECP, electrochemical plating) 시스템에 있어서,
ECP 공정을 위한 도금액을 포함하는 ECP 셀과,
상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 측정(in situ measure)하도록 구성된 센서와,
상기 ECP 셀과 유체 연통되며 상기 ECP 셀에 상기 도금액을 공급하도록 구성된 도금액 공급 시스템과,
상기 ECP 셀, 상기 센서, 및 상기 도금액 공급 시스템에 동작 가능하게 결합된 제어 시스템을 포함하고, 상기 제어 시스템은,
상기 계면 저항을 임계 저항과 비교하고,
상기 계면 저항이 상기 임계 저항보다 낮은 것에 응답하여 상기 도금액의 조성을 조정하도록 구성되는, ECP 시스템.
2. 제1항에 있어서, 상기 센서는 옴미터(ohmmeter) 또는 임피던스 미터(impedance meter)인, ECP 시스템.
3. 제1항에 있어서, 상기 센서는 상기 도금액 중에 부분 침지되도록 구성된 프로브를 포함하는, ECP 시스템.
4. 제3항에 있어서, 상기 프로브는 구리 또는 귀금속 위에 도금된 구리를 포함하는 와이어를 포함하는, ECP 시스템.
5. 제4항에 있어서, 상기 귀금속은 백금, 금, 팔라듐, 이리듐, 또는 루테늄을 포함하는, ECP 시스템.
6. 제1항에 있어서, 상기 도금액은 금속염 및 유기 첨가제들을 포함하고, 상기 제어 시스템은 상기 도금액 중의 유기 첨가제들 중 적어도 하나의 양을 조정하도록 구성되는, ECP 시스템.
7. 제1항에 있어서, 하나 이상의 스핀 린스 드라이 셀 및 하나 이상의 기판 베벨부 세정 셀을 더 포함하는, ECP 시스템.
8. 제1항에 있어서, 복수의 기판 로딩 스테이션을 포함하는 팩토리 인터페이스를 더 포함하는, ECP 시스템.
9. 제1항에 있어서, 어닐링 챔버를 더 포함하는, ECP 시스템.
10. 전기화학 도금(ECP) 공정을 수행하기 위한 방법에 있어서,
기판의 표면을, 퇴적될 금속의 이온을 포함하는 도금액과 접촉시키는 단계와,
상기 기판의 표면 상에 상기 금속을 전기도금하는 단계와,
상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 모니터링하는 단계와,
상기 기판 위의 금속화층을 위한 복수의 전도성 라인 중에 가장 높은 라인 단부 밀도(line-end density)를 가진 전도성 라인의 서브세트와 연관되는 임계 저항보다 상기 계면 저항이 낮은 것에 응답하여 상기 도금액의 조성을 조정하는 단계를 포함하는, ECP 공정 수행 방법.
11. 제10항에 있어서, 상기 도금액의 조성을 조정하는 단계는, 상기 도금액 중의 적어도 하나의 유기 첨가제의 양을 조정하는 단계를 포함하는, ECP 공정 수행 방법.
12. 제10항에 있어서, 상기 기판 상에 제조될 집적 회로의 레이아웃 데이터를 수신하는 단계를 더 포함하는, ECP 공정 수행 방법.
13. 제12항에 있어서, 상기 레이아웃 데이터에 기초하여 상기 기판 내의 복수의 단위 그리드 영역에서 상기 복수의 전도성 라인의 라인 단부 밀도를 계산하는 단계를 더 포함하는, ECP 공정 수행 방법.
14. 제13항에 있어서, 상기 복수의 단위 그리드 영역 중 한 단위 그리드 영역 내의 가장 높은 라인 단부 밀도를 가진 전도성 라인의 서브세트를 식별하는 단계를 더 포함하는, ECP 공정 수행 방법.
15. 제14항에 있어서, 경험적 데이터에 기초하여 상기 임계 저항을 결정하는 단계를 더 포함하는, ECP 공정 수행 방법.
16. 반도체 구조를 형성하는 방법에 있어서,
기판 위의 유전체층에 복수의 컨택 개구부를 형성하는 단계로서, 상기 복수의 컨택 개구부는 상기 기판의 제1 영역 내의 복수의 제1 컨택 개구부와, 상기 기판의 제2 영역 내의 복수의 제2 컨택 개구부를 포함하며, 상기 복수의 제1 컨택 개구부는 상기 복수의 컨택 개구부 중에 가장 높은 라인 단부 밀도를 가진 것인, 상기 복수의 컨택 개구부 형성 단계와,
상기 복수의 컨택 개구부의 측벽 및 바닥부를 따라 그리고 상기 유전체층 위에 배리어층을 형성하는 단계와,
상기 배리어층 위에 시드층을 형성하는 단계와,
전도체층으로 상기 복수의 컨택 개구부를 충전하기 위해 전기화학 도금(ECP) 공정을 수행하는 단계를 포함하고, 상기 ECP 공정을 수행하는 단계는,
상기 ECP 공정이 계속될 때에 도금액 중의 전해질과 도금된 금속의 계면 저항을 현장 모니터링하는 단계와,
상기 가장 높은 라인 단부 밀도와 연관되는 임계 저항보다 상기 계면 저항이 낮은 것에 응답하여 상기 도금액의 조성을 조정하는 단계를 포함하는, 반도체 구조 형성 방법.
17. 제16항에 있어서, 상기 유전체층에 복수의 컨택 개구부를 형성하는 단계는, 이방성 에칭을 사용하여 상기 유전체층을 에칭하는 단계를 포함하는, 반도체 구조 형성 방법.
18. 제16항에 있어서, 상기 유전체층의 상부 표면으로부터 상기 전도체층, 상기 시드층 및 상기 배리어층의 부분들을 제거하는 단계를 더 포함하는, 반도체 구조 형성 방법.
19. 제16항에 있어서, 상기 ECP 공정을 수행하는 단계는 상기 도금액 중에 위치한 애노드와 상기 기판 사이에 바이어스를 인가하는 단계를 더 포함하는, 반도체 구조 형성 방법.
20. 제16항에 있어서, 상기 ECP 공정을 수행하는 단계는 상기 계면 저항을 상기 임계 저항과 비교하는 단계를 더 포함하는, 반도체 구조 형성 방법.

Claims (10)

  1. 전기화학 도금(ECP, electrochemical plating) 시스템에 있어서,
    ECP 공정을 위한 도금액을 포함하는 ECP 셀과,
    상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 측정(in situ measure)하도록 구성된 센서와,
    상기 ECP 셀과 유체 연통되며 상기 ECP 셀에 상기 도금액을 공급하도록 구성된 도금액 공급 시스템과,
    상기 ECP 셀, 상기 센서, 및 상기 도금액 공급 시스템에 동작 가능하게 결합된 제어 시스템
    을 포함하고,
    상기 제어 시스템은,
    상기 계면 저항을 임계 저항과 비교하고,
    상기 계면 저항이 상기 임계 저항보다 낮은 것에 응답하여 상기 도금액의 조성을 조정하도록 구성되는, ECP 시스템.
  2. 제1항에 있어서, 상기 센서는 옴미터(ohmmeter) 또는 임피던스 미터(impedance meter)인, ECP 시스템.
  3. 제1항에 있어서, 상기 센서는 상기 도금액 중에 부분 침지되도록 구성된 프로브를 포함하는, ECP 시스템.
  4. 제3항에 있어서, 상기 프로브는 구리 또는 귀금속 위에 도금된 구리를 포함하는 와이어를 포함하는, ECP 시스템.
  5. 제1항에 있어서, 상기 도금액은 금속염 및 유기 첨가제들을 포함하고, 상기 제어 시스템은 상기 도금액 중의 유기 첨가제들 중 적어도 하나의 양을 조정하도록 구성되는, ECP 시스템.
  6. 제1항에 있어서, 하나 이상의 스핀 린스 드라이 셀 및 하나 이상의 기판 베벨부 세정 셀을 더 포함하는, ECP 시스템.
  7. 제1항에 있어서, 복수의 기판 로딩 스테이션을 포함하는 팩토리 인터페이스를 더 포함하는, ECP 시스템.
  8. 제1항에 있어서, 어닐링 챔버를 더 포함하는, ECP 시스템.
  9. 전기화학 도금(ECP) 공정을 수행하기 위한 방법에 있어서,
    기판의 표면을, 퇴적될 금속의 이온을 포함하는 도금액과 접촉시키는 단계와,
    상기 기판의 표면 상에 상기 금속을 전기도금하는 단계와,
    상기 ECP 공정이 계속될 때에 상기 도금액 중의 전해질과 도금된 금속 사이의 계면 저항을 현장 모니터링하는 단계와,
    상기 기판 위의 금속화층을 위한 복수의 전도성 라인 중에 가장 높은 라인 단부 밀도(line-end density)를 가진 전도성 라인의 서브세트와 연관되는 임계 저항보다 상기 계면 저항이 낮은 것에 응답하여 상기 도금액의 조성을 조정하는 단계
    를 포함하는, ECP 공정 수행 방법.
  10. 반도체 구조를 형성하는 방법에 있어서,
    기판 위의 유전체층에 복수의 컨택 개구부를 형성하는 단계로서, 상기 복수의 컨택 개구부는 상기 기판의 제1 영역 내의 복수의 제1 컨택 개구부와, 상기 기판의 제2 영역 내의 복수의 제2 컨택 개구부를 포함하며, 상기 복수의 제1 컨택 개구부는 상기 복수의 컨택 개구부 중에 가장 높은 라인 단부 밀도를 가진 것인, 상기 복수의 컨택 개구부 형성 단계와,
    상기 복수의 컨택 개구부의 측벽 및 바닥부를 따라 그리고 상기 유전체층 위에 배리어층을 형성하는 단계와,
    상기 배리어층 위에 시드층을 형성하는 단계와,
    전도체층으로 상기 복수의 컨택 개구부를 충전하기 위해 전기화학 도금(ECP) 공정을 수행하는 단계
    를 포함하고,
    상기 ECP 공정을 수행하는 단계는,
    상기 ECP 공정이 계속될 때에 도금액 중의 전해질과 도금된 금속의 계면 저항을 현장 모니터링하는 단계와,
    상기 가장 높은 라인 단부 밀도와 연관되는 임계 저항보다 상기 계면 저항이 낮은 것에 응답하여 상기 도금액의 조성을 조정하는 단계를 포함하는, 반도체 구조 형성 방법.
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