KR20210091823A - 저온 구리-구리 직접 본딩 - Google Patents

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KR20210091823A
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KR
South Korea
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copper
substrate
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copper features
electroplating
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Application number
KR1020217021042A
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English (en)
Inventor
스티븐 제이. 2세 바닉
저스틴 오버스트
카리 토켈슨
브라이언 엘. 버커루
토마스 아난드 폰누스와미
Original Assignee
램 리써치 코포레이션
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Publication date
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Abstract

저온에서 구리-구리 직접 본딩은 기판 상에 구리 피처들을 전기 도금하고 이어서 구리 피처들을 전기 평탄화함으로써 달성된다. 구리 피처들은 나노쌍정 구리 구조체들이 형성되도록 조건들 하에서 기판 상에 전기 도금된다. 구리 피처들을 전기 평탄화하는 것은 구리가 전기 화학적으로 제거되도록 기판을 애노드로 바이어싱하고 구리 피처들을 전해질과 콘택트시킴으로써 수행된다. 이러한 전기 화학적 제거는 구리 피처들에서 거칠기가 감소되고 구리 피처들 사이에서 실질적인 동일 평면성 (coplanarity) 이 달성되도록 하는 방식으로 수행된다. 나노쌍정 구리 구조체들, 감소된 거칠기, 및 보다 우수한 동일 평면성을 갖는 구리 피처들은 저온들에서 구리-구리 직접 본딩을 가능하게 한다.

Description

저온 구리-구리 직접 본딩
본 명세서의 구현 예들은 구리-구리 직접 본딩을 위해 구리 피처들을 전기 도금하고 전기 평탄화하기 위한 방법들 및 장치들에 관한 것이고, 보다 구체적으로, 3-D 집적 회로들에서 저온들에서 구리-구리 직접 본딩을 위해 구리 피처들을 전기 도금하고 전기 평탄화하는 것에 관한 것이다.
집적 회로 (IC) 칩들 또는 다이들은 통상적으로 예를 들어, 인쇄 회로 기판 (PCB) 에 연결될 수 있는 패키지를 사용하여 다른 회로들과 인터페이싱된다. IC 칩은 수직으로 연장하는 비아들 및 수평으로 연장하는 와이어들 또는 트레이스들을 통해 IC 칩의 컴포넌트들에 연결되는 콘택트 패드들을 가질 수도 있다. IC 패키징은 IC 칩들을 외부 회로에 상호 연결하는 것을 수반한다. 많은 경우들에서, IC 패키징은 통상적으로 마이크로미터 단위의 상대적으로 큰 피처들을 채용하는 전기적 접속 기술 (technology) 인 WLP (wafer level packaging) 를 수반한다. WLP 전략들은 와이어 본딩을 수반할 수도 있고, 여기서 IC 칩은 수직으로 (upright) 장착되고 와이어들은 외부 회로에 콘택트 패드들을 상호 접속하도록 사용된다. WLP 전략들은 플립-칩 본딩 (flip-chip bonding) 을 수반할 수도 있고, 여기서 IC 칩은 아래를 향하고 콘택트 패드들이 외부 회로 상의 매칭 패드들과 정렬되도록 "플립 오버 (flipped over)"된다. WLP 구조체들의 예들은 재분배 배선, 범프들 및 필라들을 포함한다.
패키징 표준은 산업 전반에 걸쳐 또는 특정한 회사 또는 회사들의 그룹에 특정될 수도 있다. 예를 들어, IC 다이 패키지는 플립-칩 본딩에 사용되는 산업 표준 BGA (ball grid array) 패키지로서 패키징될 수 있다. BGA 패키지는 기판의 하단 표면 상에 위치된 납땜 볼 패드들의 어레이를 갖고, 납땜 볼들은 PCB의 패드들/포트들과 콘택트하고 납땜 볼들은 PCB의 패키지에 부착되도록 리플로우된다. BGA 패키지의 이러한 구현 예에서, 본딩들은 다이의 패드들/포트들과 기판의 전기적 피처들 사이에 연결된다.
축소된 피처 크기들은 IC 칩 패키징의 발전을 추진한다. 마이크로 범프 기술들 및 구리 필라 기술의 개발들은 IC 칩 패키지들에서 I/O (입력/출력) 밀도, 보다 작은 면적 I/O 피치 및 보다 작은 스탠드 오프 높이를 야기한다. 구리-구리 직접 본딩은 증가된 디바이스 성능을 제공하기 위해 상호 접속 길이의 감소 및 보다 큰 패키징 밀도를 가능하게 하는 방법을 제시한다.
본 명세서에 제공된 배경기술은 본 개시의 맥락을 일반적으로 제시할 목적들이다. 이 배경기술에 기술되는 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술 (description) 의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 인용되었다.
구리-구리 직접 본딩을 위해 구리 피처들을 준비하는 방법이 본 명세서에 제공된다. 방법은 제 1 기판 상에 복수의 제 1 구리 피처들을 형성하는 단계로서, 복수의 제 1 구리 피처들 각각은 나노쌍정 (nanotwinned) 구리 구조체들을 갖는, 복수의 제 1 구리 피처들을 형성하는 단계; 및 제 2 기판 상에 배치된 복수의 제 2 구리 피처들을 갖는 제 2 기판에 제 1 기판을 직접 본딩하기 전에 제 1 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 복수의 제 1 구리 피처들을 전기 평탄화하는 (electroplanarize) 단계를 포함한다.
일부 구현 예들에서, 방법은 제 2 기판 상에 복수의 제 2 구리 피처들을 형성하는 단계로서, 복수의 제 2 피처들은 나노쌍정 구리 구조체들을 갖는, 복수의 제 2 구리 피처들을 형성하는 단계; 및 제 2 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 복수의 제 2 구리 피처들을 전기 평탄화하는 단계를 더 포함한다. 일부 구현 예들에서, 복수의 제 1 구리 피처들을 전기 평탄화하는 단계는, 제 1 기판을 애노드로 바이어싱하고 복수의 제 1 구리 피처들을 전해질과 콘택트시키는 단계를 포함한다. 일부 구현 예들에서, 제 1 기판을 애노드로 바이어싱하는 단계 및 복수의 제 1 구리 피처들을 전해질과 콘택트시키는 단계는, 임계 전위 이하에서 복수의 제 1 구리 피처들의 구리를 전기 에칭하는 단계; 및 복수의 제 1 구리 피처들의 구리를 임계 전위 이상으로 전기 연마하는 (electropolish) 단계를 포함한다. 일부 구현 예들에서, 전해질은 구리 이온들 및 산을 포함하고, 전해질의 점도는 적어도 약 4 센티포이즈 (centipoise) 이다. 일부 구현 예들에서, 제 1 구리 피처들로부터 노출된 구리의 일부의 전기 화학적 제거는 다이 내 균일도 및 피처 내 균일도 모두를 개선한다. 일부 구현 예들에서, 방법은 제 1 기판 및 제 2 기판을 연결하기 위해 제 2 기판 상의 복수의 제 2 구리 피처들과 복수의 제 1 구리 피처들을 직접적으로 본딩하는 단계를 더 포함한다. 일부 구현 예들에서, 복수의 제 1 구리 피처들 및 복수의 제 2 구리 피처들은 약 250 ℃ 미만의 온도에서 직접적으로 본딩된다. 일부 구현 예들에서, 제 1 기판 상에 복수의 제 1 구리 피처들을 형성하는 단계는, 제 1 기판의 표면을 전기 도금 용액과 콘택트시키는 단계; 및 나노쌍정 구리 구조체를 갖는 복수의 제 1 구리 피처들을 증착하도록 제 1 기판이 전기 도금 용액과 콘택트할 때 제 1 기판에 제 1 전류를 인가하는 단계를 포함하고, 제 1 전류는 정전류 (constant current) 와 무 전류 사이에서 교번하는 펄싱된 전류 파형을 포함한다.
또 다른 양태는 장치를 수반한다. 장치는 전기 도금 용액을 홀딩하기 위한 전기 도금 셀; 전해질을 홀딩하기 위한 전기 화학적 금속 제거 셀; 전기 도금 동안 그리고 전기 화학적 금속 제거 동안 하나 이상의 기판들에 전류를 인가하기 위한 전력 공급부를 포함한다. 장치는 전기 도금 셀의 제 1 기판 상에 복수의 제 1 구리 피처들을 형성하는 동작으로서, 복수의 제 1 구리 피처들 각각은 나노쌍정 구리 구조체들을 갖는, 복수의 제 1 구리 피처들을 형성하는 동작; 및 전기 화학적 금속 제거 셀의 제 1 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 복수의 제 1 구리 피처들을 전기 평탄화하는 동작을 수행하기 위한 인스트럭션들로 구성되는 제어기를 더 포함한다.
일부 구현 예들에서, 제어기는 제 1 기판 및 제 2 기판을 연결하기 위해 제 2 기판 상의 복수의 제 2 구리 피처들과 복수의 제 1 구리 피처들을 직접적으로 본딩하는 동작을 수행하기 위한 인스트럭션들로 더 구성된다. 일부 구현 예들에서, 복수의 제 1 구리 피처들 및 복수의 제 2 구리 피처들은 약 250 ℃ 미만의 온도에서 직접 본딩된다. 일부 구현 예들에서, 제어기는 제 1 기판을 제 2 기판 상에 배치된 복수의 제 2 구리 피처들을 갖는 제 2 기판과 직접적으로 본딩하도록 구성된 시스템으로 제 1 기판을 이송하는 동작을 수행하기 위한 인스트럭션들로 더 구성된다. 일부 구현 예들에서, 제어기는 복수의 제 1 구리 피처들을 형성하기 위한 인스트럭션들로 구성된 제어기는 펄싱된 전류 파형을 포함하는 제 1 전류로 제 1 기판을 캐소드로 바이어싱하고 제 1 기판을 전기 도금 용액과 콘택트하기 위한 인스트럭션들로 구성되고, 그리고 복수의 제 1 구리 피처들을 전기 평탄화하기 위한 인스트럭션들로 구성된 제어기는 제 1 기판을 애노드로 바이어싱하고 제 1 기판을 전해질과 콘택트시키기 위한 인스트럭션들로 구성된다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a는 예시적인 구리-구리 본딩 구조체의 개략도를 도시한다.
도 1b는 예시적인 캡슐화된 구리 구조체의 개략도를 도시한다.
도 2는 랜덤-배향된 (randomly-oriented) 입자 구조들을 갖는 구리 필라의 단면 주사 전사 현미경 (scanning electron microscopy; SEM) 이미지를 도시한다.
도 3은 나노쌍정 입자 구조들을 갖는 구리 필라의 단면 SEM 이미지를 도시한다.
도 4는 일부 구현 예들에 따른 구리-구리 직접 본딩을 위해 구리 피처들을 준비하는 예시적인 방법의 흐름도를 도시한다.
도 5a 내지 도 5c는 일부 구현 예들에 따른 전기 도금 동안 나노쌍정들을 형성하기 위한 시퀀스의 구리 입자 구조체들의 단면 개략적 예시들을 도시한다.
도 6a는 동일 평면성 및 거칠기 문제들을 나타내는 기판 상의 복수의 구리 피처들의 단면 개략도를 도시한다.
도 6b는 일부 구현 예들에 따른 전기 평탄화 프로세스에 이어서 개선된 동일 평면성 및 거칠기를 나타내는 기판 상의 복수의 구리 피처들의 단면 개략적 예시를 도시한다.
도 7a 내지 도 7d는 일부 구현 예들에 따라 개선된 다이 내 균일도를 위해 전기 평탄화 프로세스를 겪는 기판의 단면 개략도들을 도시한다.
도 8a 내지 도 8d는 일부 구현 예들에 따라 개선된 피처 내 균일도를 위해 전기 평탄화 프로세스를 겪는 기판의 단면 개략도들을 도시한다.
도 9는 임계 전위로 나눈 전기 에칭 및 전기 연마 레짐들을 갖는 전류-전압 (I-V) 도면을 도시한다.
도 10a는 전기 평탄화 프로세스를 수행하지 않은 구리 피처의 SEM 이미지를 도시한다.
도 10b는 전기 평탄화 프로세스를 수행한 구리 피처의 SEM 이미지를 도시한다.
도 11은 일부 구현 예들에 따라 전기 도금이 발생할 수도 있는 전기 도금 셀의 예의 개략도를 도시한다.
도 12는 일부 구현 예들에 따라 전기 화학적 제거가 발생할 수도 있는 탈도금 (deplating) 셀의 예의 개략도를 도시한다.
도 13은 일부 구현 예들에 따라 전기 도금 및 전기 평탄화를 수행하기 위한 예시적인 통합된 시스템의 평면도의 개략도를 도시한다.
도 14는 일부 구현 예들에 따라 전기 도금 및 전기 평탄화를 수행하기 위한 대안적인 예시적인 통합된 장치의 평면도의 개략도를 도시한다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 크기들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 이점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
도입
재료, 프로세싱 및 장비의 발전들은 패키징 기술들의 혁신을 가져 왔다. 웨이퍼 레벨 패키징, 범핑, 재분배 층들, 팬 아웃 (fan out), 및 실리콘 관통 비아들 (through-silicon vias) 은 발전된 패키징에 채용된 기법들 (techniques) 중 일부이다. 많은 경우들에서, 집적 회로 패키징은 통상적으로 마이크로미터 단위의 상대적으로 큰 피처들을 채용하는 전기적 접속 기술인 WLP (wafer level packaging) 를 수반한다. WLP 피처들의 예들은 재분배 배선, 범프들 및 필라들을 포함한다. WLP 애플리케이션들 및 발전된 패키징 애플리케이션들에서 이러한 피처들은 구리를 포함할 수도 있다. 구리는 일반적으로 고 전기 전도도, 열 전달 능력 및 저비용 때문에 금속 연결 디바이스들에 사용된다.
통상적인 전기 도금 프로세스에서, 기판은 캐소드로 바이어싱되고 도금될 금속의 이온들을 함유하는 전기 도금 용액과 콘택트하게 된다. 금속의 이온들은 금속 층을 형성하도록 기판의 표면에서 전기 화학적으로 환원된다. 금속 층은 구리 층일 수도 있다. 본 개시의 전기 도금된 구리는 웨이퍼 레벨 패키징 애플리케이션들 및 발전된 패키징 애플리케이션들에서 사용될 수도 있다.
구리-구리 직접 본딩 (direct copper-copper bonding) 은 상호 접속 길이를 감소시키고 패킹 밀도를 상승시키기 위해 3-D 집적 회로 설계에서 사용될 수도 있다. 구리-구리 직접 본딩은 종래의 와이어 본딩 기법들 및 C4 (controlled collapse chip connection) 기법들을 대체할 수도 있다. 이러한 기법들은 IC 패키지에서 보다 많은 양의 가용 공간을 점유할 수도 있다. 구리-구리 직접 본딩은 또한 땜납 범프들 및 땜납 캡들과 같은 땜납들의 사용을 대체할 수도 있다. 그러나, 땜납들의 사용은 일반적으로 미세 구조적 결함들 및 신뢰성 문제들을 야기할 수 있는 금속 간 화합물들에 의해 점유된 큰 볼륨들을 발생시킨다. 구리-구리 직접 본딩은 보다 적은 공간을 차지하고 금속 간 화합물들 없이 전기적 상호 접속을 제공할 수도 있다. 구리-구리 직접 본딩은 납땜 연결을 배제하고 보다 미세한 피치 다이 레이아웃을 가능하게 한다. 일부 예들에서, 구리-구리 직접 본딩은 높은 전기 전도도를 갖는 매우 짧은 상호 연결들을 제공한다.
통상적으로, 구리-구리 직접 본딩은 열-압축에 의해 발생하고, 본딩 프로세스는 적정한 고온 및 압력 인가를 채용한다. 일부 구리-구리 직접 본딩 기법들은 초고 진공 조건들을 채용하지만 표면 활성화를 위해 플라즈마를 필요로 한다. 따라서, 많은 구리-구리 직접 본딩 기법들은 표면 준비와 함께 적어도 고 열 예산 또는 초고 진공을 필요로 한다.
구리-구리 직접 본딩들은 2 개의 활성 디바이스 웨이퍼들을 연속적으로 스택함으로써 달성될 수도 있다. 구리 엘리먼트들 또는 피처들은 디바이스 웨이퍼들 각각 상에 증착될 수도 있고, 구리 피처들은 구리 플레이트들, 구리 층들, 구리 패드들, 구리 필라들, 구리 연결 라인들, 등을 포함할 수 있지만 이로 제한되지 않는다. 디바이스 웨이퍼들 중 하나 상의 구리 피처들은 디바이스 웨이퍼들 중 또 다른 웨이퍼 상의 맞은 편에 있는 구리 피처들과 정렬될 수도 있다. 구리 피처들의 상단 표면들은 서로 같은 높이일 (flush) 수도 있다. 일부 구현 예들에서, 구리 피처들 사이의 계면에서 직접 본딩을 개선하기 위해, 구리 피처들의 표면들은 거칠기를 감소시키도록 처리될 수도 있다. 예를 들어, 구리 피처들은 CMP (chemical mechanical polishing) 동작에 의해 연마될 수도 있다.
도 1a는 예시적인 구리-구리 본딩 구조체의 개략도를 도시한다. 기판은 실리콘 기판과 같은 반도체 기판을 포함할 수도 있다. 실리콘 다이옥사이드 (SiO2) 층과 같은 유전체 층이 기판 위에 증착된다. 구리 층이 유전체 층 위에 증착된다. 일부 실시 예들에서, 티타늄 나이트라이드 (TiN) 층과 같은 확산 배리어 층이 구리 층과 유전체 층 사이에 증착될 수도 있고, 확산 배리어 층은 유전체 층 및 실리콘 기판 내로 구리 확산을 방지하도록 기능한다. 일부 실시 예들에서, 구리 층은 구리 층 마이크로 구조체를 안정화하도록 어닐링될 수도 있다. 일부 실시 예들에서, 구리 층은 CMP에 의해 연마된다. 동일하거나 유사한 스택을 갖는 또 다른 기판이 구리 층 위에 대칭으로 배치될 수도 있다. 구리 층들은 구리-구리 본딩 구조를 형성하도록 직접 본딩된다.
도 1b는 예시적인 캡슐화된 구리 구조체의 개략도를 도시한다. 구리 층을 구리 층에 직접 본딩하는 대신, 비대칭 스택들이 형성된다. SiO2 층과 같은 유전체 층이 기판 위에 형성된다. 제 1 확산 배리어 층이 유전체 층 위에 형성되고, 구리 층이 제 1 확산 배리어 층 위에 형성되고, 제 2 확산 배리어 층이 구리 층 위에 형성되고, 증착된 SiO2 층이 제 2 확산 배리어 층 위에 형성된다. 따라서, SiO2-TiN-Cu-TiN-SiO2 다층 스택은 에어 브레이크 없이 기판 상에 증착될 수도 있다. 다층 스택의 맞은 편에, SiO2 층이 상부에 형성된 또 다른 기판이 제공된다. 기판들 각각 상의 SiO2 층들은 함께 직접 본딩된다. SiO2 층들의 직접 본딩은 구리 층들의 직접 본딩과 동일한 요건들을 갖지 않을 수도 있다.
도 1a의 구리-구리 직접 본딩의 현재 방법들은 심각한 보이드를 발생시킬 수도 있다. 예를 들어, 구리 층들 간의 본딩 계면에서, 렌티큘러 (lenticular) 보이드들 및 다른 보이드들이 형성될 수도 있다. 부가적으로, 구리-구리 직접 본딩은 일반적으로 구리 층들이 본딩에 적합하기 전에 CMP에 의한 연마를 필요로 한다. 도 1b에서, SiO2-SiO2 직접 본딩은 캡슐화된 구리 구조체에서 보이드 발생을 완화시킬 수도 있다. 그러나, SiO2-SiO2 직접 본딩을 위한 고 본딩 온도 요건들의 결과로서 다양한 다른 보이드들이 다른 층들 및 계면들에서 발생할 수도 있다. 게다가, SiO2-SiO2 직접 본딩은 다양한 IC 제조 맥락들에서 보편적으로 적용 가능하지 않을 수도 있다.
나노쌍정 (nanotwinned) 구리 및 전기 평탄화를 사용한 구리-구리 직접 본딩
본 개시는 저온에서 그리고 CMP 처리 없이 직접 본딩에 의해 형성된 구리 상호 접속부를 제공한다. 구리 피처들은 나노쌍정 구리 구조체들을 형성하는 조건들 하에서 기판 위에 전기 도금된다. 나노쌍정 구리 구조체들을 갖는 구리 피처들 사이의 본딩은 저온, 중간 압력, 및 보다 낮은 본딩력/시간들에서 직접 본딩을 가능하게 할 수도 있다. 구리 피처들은 구리를 전기 화학적으로 제거하는 전기 평탄화 프로세스에 의해 연마되고 평탄화된다. 전기 평탄화 프로세스는 구리-구리 직접 본딩을 위해 매우 동일 평면상 (coplanar) 의 매끄러운 본딩 표면들을 제공한다. 따라서, 구리-구리 직접 본딩들은 저온, 중간 압력, 짧은 본딩 시간들 및 적은 보이드들로 형성될 수도 있다.
구리가 포함된 FCC (face-centered cubic) 결정 구조에서, 일관된 (coherent) 쌍정 경계들 (twin boundaries) 은 (111) 평면들의 정상 스택 시퀀스가 반전되는 (111) 거울 평면들로서 형성될 수도 있다. 즉, 인접한 입자들은 적층된 (layered) (111)-구조의 일관된 경계들에 걸쳐 미러링된다. 쌍정들이 측방향 (111) 결정 평면을 따라 연장하는 층 단위 방식 (layer-by-layer manner) 으로 성장하고, 쌍정 두께가 나노 미터 정도여서, 명칭이 "나노쌍정 (nanotwins)"이다. 나노쌍정 구리 (nt-Cu) 는 우수한 기계적 및 전기적 특성들을 나타내고 웨이퍼 레벨 패키징 및 발전된 패키징 설계들에서 매우 다양한 애플리케이션들에 사용될 수도 있다.
종래의 입자 경계들을 갖는 구리와 비교하여, 나노쌍정 구리는 고 강도 및 고 인장 연성 (ductility) 을 포함하는 강한 기계적 특성들을 갖는다. 나노쌍정 구리는 또한 입자 경계와 비교하여 덜 중요한 전자 산란을 유발하는 쌍정 경계에 기인할 수도 있는 고 전기 전도도를 입증한다. 더욱이, 나노쌍정 구리는 높은 열적 안정성을 나타내고, 이는 입자 경계보다 낮은 크기의 과잉 에너지를 갖는 쌍정 경계에 기인할 수도 있다. 이에 더하여, 나노쌍정 구리는 구리-대-구리 직접 본딩에 유용한 높은 구리 원자 확산을 가능하게 한다. 나노쌍정 구리는 또한 전자마이그레이션 (electromigration) 에 대한 높은 내성을 나타내고, 이는 전자마이그레이션-유도된 원자 확산을 늦추는 쌍정 경계들의 결과일 수도 있다. 나노쌍정 구리는 미세 선 (fine-line) 재분배 층 애플리케이션들에서 중요할 수도 있는 시드 에칭에 대한 강한 내성을 입증한다. 나노쌍정 구리는 또한 저 불순물 혼입을 나타내고, 이는 나노쌍정 구리와의 납땜된 반응의 결과로서 보다 적은 Kirkendall 보이드들을 발생시킨다.
도 2는 랜덤-배향된 (randomly-oriented) 입자 구조들을 갖는 구리 필라의 단면 주사 전사 현미경 (scanning electron microscopy; SEM) 이미지를 도시한다. 구리 필라는 몇 개의 마이크론이하 (submicron) 크기의 입자들을 포함하고, 입자들은 랜덤-배향된다. 통상적으로, 구리는 도 2에 도시된 바와 같이 랜덤-배향된 입자 구조들을 발생시키는 조건들 하에서 전착된다.
도 3은 나노쌍정 입자 구조들을 갖는 구리 필라의 단면 SEM 이미지를 도시한다. 나노쌍정 입자 구조들의 존재는 전자 현미경 기법과 같은 임의의 적합한 현미경 기법을 사용하여 관찰될 수 있다. 구리 필라는 길고 원주형 (columnar) 인 몇 개의 마이크론이하-크기 입자들을 포함한다. 예를 들어, 입자들은 약 1 ㎚ 내지 약 1000 ㎚의 직경을 가질 수도 있다. 도 3에 도시된 바와 같이, 입자들은 고도의 원주형이고 고 밀도 성장된 나노쌍정들을 갖는다. 고도의 원주형 입자들은 상대적으로 큰 직경 및 상대적으로 큰 높이를 가질 수도 있다. 예를 들어, 고도의 원주형 입자들의 평균 직경은 약 0.2 ㎛ 내지 약 20 ㎛일 수도 있고, 고도의 원주형 입자들의 평균 높이는 약 1 ㎛ 내지 약 200 ㎛일 수도 있다. 고 밀도 나노쌍정들이 서로 평행하거나 적어도 서로 실질적으로 평행한 고 밀도의 쌍정 라멜라 (lamellar) 구조체들에 의해 관찰된다. 한 쌍의 인접한 어두운 라인 및 밝은 라인은 나노쌍정을 구성할 수도 있고, 나노쌍정들은 입자를 형성하도록 스택 방향을 따라 (예를 들어, [111] 결정 축을 따라) 스택될 수도 있다. 나노쌍정들은 구리 필라의 (111) 표면에 평행하게 형성될 수도 있다. 평균 라멜라 두께는 약 수 나노 미터에서 약 수백 나노 미터까지 가변한다. 예를 들어, 평균 라멜라 두께는 약 5 ㎚ 내지 약 100 ㎚일 수 있다. 라멜라 구조체들의 평균 길이는 수십 ㎚로부터 수십 ㎛ 또는 수백 ㎚로 가변할 수도 있다. 예를 들어, 평균 라멜라 길이는 50 ㎚만큼 작고 20 ㎛만큼 클 수 있거나, 원주형 입자의 전체 폭일 수 있다. 도 3에 도시된 바와 같은 나노쌍정 입자 구조들을 갖는 구리는 본 개시에 기술된 바와 같은 조건들 하에서 전착될 수도 있다.
나노쌍정 구리 구조체들은 복수의 나노쌍정들을 포함하는 복수의 (111)-배향된 결정 구리 입자들을 특징으로 할 수도 있다. 일부 구현 예들에서, 복수의 (111)-배향된 결정 구리 입자들은 고 밀도의 나노쌍정들을 포함한다. 본 명세서에 사용된 바와 같이, "고 밀도의 나노쌍정들"은 적합한 현미경 기법들을 사용하여 관찰된 바와 같이 적어도 수십 또는 수백 개의 나노쌍정들이 서로 평행하거나 적어도 실질적으로 평행한 구리 구조체들을 지칭할 수도 있다.
결정 구리 입자들의 결정 배향은 EBSD (electron backscatter diffraction) 분석과 같은 적합한 기법을 사용하여 특성화될 수도 있다. 일부 구현 예들에서, 결정 배향 맵들은 IPF (inverse pole figure) 맵들로 디스플레이될 수도 있다. 나노쌍정 구리 구조체들은 주로 (111)-배향된 입자들을 포함할 수도 있다.
도 4는 일부 구현 예들에 따른 구리-구리 직접 본딩을 위해 구리 피처들을 준비하는 예시적인 방법의 흐름도를 도시한다. 프로세스 (400) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (400) 의 동작들은 전기 도금 및 전기 화학적 금속 제거를 위해 구성된 장치에서 수행될 수도 있다. 구체적으로, 전기 도금 및 전기 평탄화 동작들은 동일한 툴 플랫폼에서 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (400) 의 동작들은 별도의 장치들 또는 시스템들에서 수행될 수도 있고, 전기 도금 동작들은 전기 도금 장치에서 수행될 수도 있고 전기 평탄화 동작들은 전기 화학적 금속 제거 장치에서 수행될 수도 있다. 전기 도금 장치들 및 전기 화학적 금속 제거 장치들의 예들은 도 11 내지 도 14에 기술된다. 전기 도금 장치의 일 예는 CA, Fremont 소재의 Lam Research Corporation에 의해 생산되고 입수 가능한 Sabre® Electroplating System이다.
프로세스 (400) 의 블록 410에서, 복수의 제 1 구리 피처들이 제 1 기판 상에 형성되고, 복수의 제 1 구리 피처들 각각은 나노쌍정 구리 구조체들을 갖는다. 복수의 제 1 구리 피처들은 구리 와이어들, 구리 플레이트들, 구리 층들, 구리 패드들, RDL (redistribution lines) 과 같은 구리 연결 라인들, 및 마이크로-필라들, 표준 필라들 및 HDFO (integrated high density fanout) 와 같은 구리 필라들, 및 메가-필라들 (mega-pillars) 을 포함할 수도 있다. 피처 폭들은 광범위하게 가변할 수 있고, 본 개시의 방법들은 약 1 ㎛ 내지 약 300 ㎛, 예컨대 5 ㎛ (RDL) 내지 200 ㎛ (메가-필라들) 의 폭들을 갖는 피처들과 같은 보다 큰 피처들에 특히 유용해진다. 예를 들어, 본 개시의 방법들은 약 20 ㎛의 폭들을 갖는 복수의 마이크로-필라들 또는 약 200 ㎛의 폭들을 갖는 복수의 메가-필라들을 갖는 구리 상호 접속부의 제조 동안 사용될 수 있다. 제 1 구리 피처들의 종횡비들은 가변할 수 있고, 일부 실시 예들에서, 높이 대 폭 종횡비는 약 1:2 내지 2:1, 이상이다. 일부 구현 예들에서, 제 1 기판 상에 형성된 복수의 제 1 구리 피처들은 상이한 폭들 (직경들), 종횡비들, 및 피치들을 갖는다. 일부 구현 예들에서, 복수의 제 1 구리 피처들은 복수의 제 1 치밀 피처들 및 하나 이상의 제 1 격리된 피처들을 포함한다.
제 1 기판 상에 복수의 제 1 구리 피처들을 형성할 때, 복수의 제 1 구리 피처들은 제 1 기판의 층 상에 형성될 수도 있다. 일부 구현 예들에서, 그 위에 복수의 제 1 구리 피처들이 형성되는 제 1 기판의 층은 SiO2와 같은 유전체 층을 포함할 수도 있다. 일부 구현 예들에서, 복수의 제 1 구리 피처들이 형성되는 제 1 기판의 층은 확산 배리어 층 또는 접착 층, 예컨대 티타늄 (Ti), 티타늄 텅스텐 (TiW), 티타늄 나이트라이드 (TiN), 탄탈룸 (Ta), 및 탄탈룸 나이트라이드 (TaN) 를 포함할 수도 있다. 일부 구현 예들에서, 그 위에 복수의 제 1 구리 피처들이 형성되는 제 1 기판의 층은 구리 시드 층과 같은 시드 층을 포함할 수도 있다. 복수의 제 1 구리 피처들을 형성할 때, 복수의 구리 피처들은 마스크 내에 형성된 리세스된 피처들을 사용하여 증착되고 패터닝될 수도 있다. 리세스된 피처들은 또한 쓰루 마스크 리세스된 피처들로서 지칭될 수도 있다. 예를 들어, 포토레지스트 마스크는 기판 위에 증착될 수도 있고 쓰루 마스크 리세스된 피처들을 형성하기 위해 포토리소그래피 기법을 사용하여 패터닝될 수도 있다. 구리가 쓰루 마스크 리세스된 피처들 내로 전기 도금된다.
복수의 제 1 구리 피처들은 전기 도금에 의해 형성된다. 도금 조건들은 용인할 수 있는 도금 레이트로 고밀도의 나노쌍정 구리 구조체들로 제 1 구리 피처들을 재현 가능하게 (reproducibly) 전기 도금하도록 제어될 수 있다. 도금 조건들 중 일부는 전기 도금 용액 화학 물질, 결정 구조 및 하부 (underlying) 베이스 층의 배향, 및 전기 도금 동안 기판에 인가된 전류의 파형을 포함하지만 이로 제한되지 않는다. 나노쌍정 구리 구조체들을 증착하기 위한 다른 도금 조건들은 기판과 콘택트할 때 전기 도금 용액의 플로우 조건들, 온도, 및 억제제에 담그는 것과 같은 화학적 전처리 (pretreatment), 또는 아세톤, 산, 피라나 용액 (piranha solution), 또는 일부 다른 세정제를 사용한 세정을 더 포함할 수도 있다.
복수의 제 1 구리 피처들을 전기 도금할 때, 기판이 캐소드로 바이어싱되는 동안 기판의 표면은 전기 도금 용액과 콘택트된다. 기판 및 전기 도금 용액은 도금 챔버 내에 담기거나 홀딩될 수도 있다. 일부 구현 예들에서, 기판은 전기 도금 용액에 침지되고 기판 홀더 또는 홀딩 픽스처에 의해 홀딩된다. 일부 구현 예들에서, 전기 도금 용액의 조성은 구리 염, 산, 및 선택 가능하게 (optionally) 유기 첨가제들을 포함할 수도 있다. 예시적인 구리 염들은 구리 황산염 (copper sulfate), 구리 메탄술폰산염 (copper methanesulfonate), 구리 피로인산염 (copper pyrophosphate), 구리 프로판술폰산염 (copper propanesulfonate), 등을 포함하지만, 이에 제한되지 않는다. 예시적인 산들은 황산 및 메탄술폰산을 포함하지만, 이에 제한되지 않는다. 일부 구현 예들에서, 전기 도금 용액은 기판 표면 상으로 특정한 유기 첨가제들의 흡착을 보조하기 위한 브리지들로서 작용할 수도 있는 할로겐화 이온들을 함유한다. 예시적인 할로겐화물 이온들은 염화 이온들, 브롬화 이온들, 요오드화 이온들, 및 이들의 조합들을 포함하지만, 이에 제한되지 않는다. 일부 구현 예들에서, 전기 도금 용액은 구리 이온들과 바인딩할 (bind) 수 있고 가용성 착체들을 형성할 수 있는 착화제들을 함유한다. 예시적인 착화제들은 이로 제한되는 것은 아니지만, 에틸렌디아민테트라아세트산 (EDTA), 니트릴로트리아세트산 (NTA), 시트르산, 및 글루탐산을 포함한다. 유기 첨가제들은 목표된 야금, 막 균일도, 결함 제어, 및 충진 성능을 달성하는데 중요할 수도 있다. 예시적인 유기 첨가제들은 통상적으로 억제제들 및 촉진제들 및 가능하게는 평탄화제들 (levelers) 을 포함한다.
일부 구현 예들에서, 전기 도금 용액은 복수의 제 1 구리 피처들을 증착할 때 촉진제들이 없거나 실질적으로 없다. 본 명세서에 사용된 바와 같이, "실질적으로 없는"은 약 5 ppm 이하인 촉진제의 농도를 지칭할 수도 있다. 일부 구현 예들에서, 촉진제들의 농도는 약 0 ppm 내지 약 5 ppm이고, 억제제들의 농도는 약 30 ppm 내지 약 300 ppm이다. 일부 대안적인 구현 예들에서, 전기 도금 용액은 나노쌍정 구리 구조체가 그 위에 증착되는 하부 베이스 층이 고도로 배향될 때 촉진제들을 함유할 수도 있다. 이러한 예들에서, 촉진제들의 농도는 약 5 ppm 이상, 또는 약 5 ppm 내지 약 40 ppm일 수도 있다.
전기 도금 용액은 제 1 기판의 표면과 콘택트하도록 도금 셀 내로 흐를 수도 있다. 전기 도금 장치는 기판의 표면을 향하거나 수직인 방향으로 전기 도금 용액의 플로우를 인에이블하도록 구성될 수도 있다. 일부 구현 예들에서, 전기 도금 용액은 전기 도금 동안 채널링된 이온 저항성 엘리먼트의 홀들로부터 흐를 수도 있다. 전기 도금 용액의 플로우 레이트 또는 플로우 속도는 복수의 제 1 구리 피처들에서 나노쌍정들의 형성을 촉진하도록 제어될 수도 있다. 전기 도금 동안 제 1 기판과 콘택트하는 보다 낮은 플로우 레이트들은 보다 높은 플로우 레이트들보다 보다 고 밀도의 나노쌍정들을 촉진할 수도 있다. 일부 구현 예들에서, 전기 도금 용액의 플로우 속도는 약 70 ㎝/s 이하, 또는 약 30 ㎝/s 이하이다. 즉, 플로우 속도는 약 30 ㎝/s 내지 약 70 ㎝/s일 수 있다. 일부 구현 예들에서, 전기 도금 용액의 플로우 레이트는 약 50 리터/분 이하, 약 20 리터/분 이하, 또는 약 20 리터/분 내지 약 50 리터/분이다.
프로세스 (400) 의 일부 구현 예들에서, 제 1 기판은 전기 도금 용액과 제 1 기판을 콘택트하기 전에 화학적으로 전처리될 수도 있다. 화학적 전처리는 복수의 제 1 구리 피처들을 증착할 때 나노쌍정들의 밀도 상승을 유발할 수도 있다. 일부 구현 예들에서, 제 1 기판은 억제제 첨가제들을 갖는 용액에 침지시킴으로써 화학적으로 전처리된다. 일부 구현 예들에서, 제 1 기판은 아세톤, 산, 피라나 용액, 또는 일부 다른 적합한 세정 용액으로 세정함으로써 화학적으로 전처리된다.
제 1 기판 상에 복수의 제 1 구리 피처들을 전착하기 위해 제 1 기판이 전기 도금 용액과 콘택트될 때 제 1 전류가 제 1 기판에 인가되고, 제 1 전류는 정전류와 무 전류 사이에서 교번하는 펄싱된 전류 파형을 포함한다. 제 1 전류는 전기 도금 용액이 제 1 기판과 콘택트하는 동안 제 1 기판을 캐소드로 바이어싱할 때 인가된다. 전기 도금 동안, 전류 및/또는 전압은 구리로 하여금 캐소드로서 작용하는 제 1 기판 상에 증착되게 하는 방식으로 전기 도금 장치에 공급된다. 인가된 전류는 전기 도금 동안 변조될 수도 있다.
복수의 제 1 구리 피처들은 펄싱된 전류 증착을 사용하는 제 1 전류를 인가함으로써 제 1 기판 상에 증착될 수도 있다. 제 1 전류는 정전류 (Ion) 와 무 전류 (Ioff) 사이를 교번하는 펄싱된 전류 파형을 갖는다. 제 1 전류는 약 1 A/d㎡ 내지 약 12 A/d㎡, 약 2 A/d㎡ 내지 약 8 A/d㎡, 또는 약 4 A/d㎡인 전류 밀도를 갖는 직류 (DC) 를 제공한다. 전류 밀도는 나노쌍정들의 형성을 촉진하도록 제어된다. 최소 전류 밀도 (예를 들어, 2 A/d㎡) 는 용인 가능한 도금 레이트로 나노쌍정들의 형성을 촉진하기 위해 필요할 수도 있고, 최대 전류 밀도 (예를 들어, 8 A/d㎡) 는 나노쌍정들의 형성을 억제할 수도 있다.
전류가 인가되지 않는 지속 기간 (Toff) 은 펄싱된 전류 파형에 인가되는 정전류의 지속 기간 (Ton) 보다 실질적으로 길다. 일부 구현 예들에서, 무 전류의 지속 기간은 정전류의 지속 기간보다 적어도 3 배 길다. 일부 구현 예들에서, 전류가 인가되지 않는 지속 기간은 약 0.3 초 내지 약 8 초, 또는 약 0.4 초 내지 약 6 초, 또는 약 0.5 초 내지 약 5 초일 수 있다. 일부 구현 예들에서, 인가되는 정전류의 지속 기간은 약 0.05 초 내지 약 2.5 초, 약 0.1 초 내지 약 2 초, 또는 약 0.1 초 내지 약 1.5 초일 수 있다. 펄싱된 전류 파형에 대한 Ton/Toff의 예들은 약 4 A/d㎡의 전류 밀도로 0.1/0.5, 0.2/1, 0.5/2, 1/4, 또는 1.5/6일 수도 있다. Ton/Toff에 대한 지속 기간들은 용인할 수 있는 도금 레이트로 고 밀도의 나노쌍정들을 달성하도록 튜닝될 수도 있다. 충분히 높은 쓰루풋 애플리케이션들에 대해 용인할 수 있는 도금 레이트는 적어도 약 0.1 ㎛/분, 적어도 약 0.15 ㎛/분, 적어도 약 0.2 ㎛/분, 또는 적어도 약 0.5 ㎛/분일 수도 있다.
펄싱된 전류 파형의 교번하는 정전류 및 무 전류의 사이클들은 목표된 두께가 달성될 때까지 반복된다. 일부 구현 예들에서, 적어도 약 500 사이클들이 반복되거나, 적어도 약 1000 사이클들이 반복되거나, 적어도 약 2000 사이클들이 반복되거나, 적어도 약 3000 사이클들이 반복된다. 일부 구현 예들에서, 복수의 제 1 구리 피처들의 평균 두께는 적어도 수 마이크로 미터이다. 예를 들어, 펄싱된 전류 파형을 사용하여 제 1 전류에 의해 증착된 복수의 제 1 구리 피처들의 평균 두께는 적어도 약 1 ㎛, 적어도 약 2 ㎛, 및 적어도 약 3 ㎛이다. 일부 구현 예들에서, 펄싱된 전류 파형을 사용하여 제 1 전류에 의해 증착된 복수의 제 1 구리 피처들의 평균 두께는 상승된 밀도의 나노쌍정들에 대해 최대 약 3 ㎛이다.
어떠한 이론에도 제한되지 않고, 펄스 전류 파형은 (111)-배향된 나노쌍정 결정 구리 입자들의 성장을 용이하게 한다. 도 5a 내지 도 5c는 일부 구현 예들에 따른 전기 도금 동안 나노쌍정들을 형성하기 위한 시퀀스의 구리 입자 구조체들의 단면 개략도들을 도시한다. 도 5a 및 도 5b는 단일 도금 사이클을 예시하고 도 5c는 복수의 도금 사이클을 예시한다. 도 5a에서, 정전류가 전기 도금 동안 Ton의 지속 기간 동안 인가되고, 인가된 정전류는 전기 도금 용액의 구리 이온들의 구리 금속에 대한 반응을 구동한다. 정전류의 인가 동안, 구리 입자 구조들이 다양한 결정학적 (crystallographic) 배향들로 배향되도록 구리가 증착된다. 구리 입자 구조들의 결정학적 배향들의 예들은 (110), (110), 및 (111) 을 포함한다. 도 5b에서, Toff의 지속 기간 동안 정전류의 인가 후에 전류가 인가되지 않는다. 전류가 인가되지 않을 때, 구리 원자들이 재배열될 수도 있고 내부 응력들을 완화시킬 (relax) 수도 있고, 이에 따라 구리 입자 구조들로 하여금 가장 낮은 에너지 상태들로 완화되게 한다. 그 결과, 구리 입자 구조들은 일반적으로 보다 에너지적으로 유리한 (111) 의 결정학적 배향들로 완화된다. 쌍정은 결정 구조의 내부 응력들이 완화됨에 따라 나노 스케일로 발생한다. Toff의 지속 기간은 나노쌍정화를 허용하기에 충분히 길다. 그러나, Toff의 지속 기간은 용인 가능한 쓰루풋 미만으로 도금 레이트를 낮추기 위해 과도하게 길 수 없다. 이에 더하여, Toff의 지속 기간은 다양한 재료들 (예를 들어, 폴리머 포토레지스트) 의 열화를 유발하도록 연장된 기간 동안 기판을 전기 도금 용액에 노출시키기 위해 과도하게 길 수 없다. 도 5c에서, 정전류와 무 전류 사이에서 교번하는 복수의 사이클들이 수행된다. 사이클들 각각은 펄싱 시퀀스 (Ton/Toff) 를 사용하여 수행된다. 나노쌍정들은 (111)-배향된 구리 입자들로 성장하고 [111] 결정 축을 따라 층 단위 방식으로 스택하여, 목표된 두께의 나노쌍정 구리 구조체를 형성한다.
프로세스 (400) 의 도 4를 다시 참조하면, 블록 430에서, 제 1 기판이 전기 도금 용액과 콘택트할 때 제 2 전류가 제 1 기판에 선택 가능하게 인가되고, 제 2 전류는 정전류 파형을 포함한다. 제 1 전류는 복수의 제 1 구리 피처들의 제 2 평균 두께를 증착하기 위해 제 2 전류를 인가하기 전에 적어도 약 1 ㎛의 복수의 제 1 구리 피처들의 제 1 평균 두께를 증착하도록 기판에 인가될 수도 있다. 정전류 파형은 약 1 A/d㎡ 내지 약 12 A/d㎡, 약 2 A/d㎡ 내지 약 8 A/d㎡, 또는 약 4 A/d㎡의 전류 밀도를 갖는 정전류를 제공한다. 고 밀도의 나노쌍정들은 펄싱된 전류 파형으로부터 정전류 파형으로 전이할 때 놀랍게도 계속해서 형성될 수도 있다. 따라서, 펄스 전류 파형으로부터 정전류 파형으로의 전이는 나노쌍정들의 형성을 방지하지 않는다. 통상적으로, 정전류 파형의 인가는 구리 구조체들에서 나노쌍정화를 발생시키지 않는다. 그러나, 펄스 전류 파형의 인가 후 정전류 파형의 인가는 구리 구조체들에서 나노쌍정화를 생성할 수도 있다. 어떠한 이론에도 제한되지 않고, 복수의 (111)-배향된 나노쌍정 구리 결정 입자들을 포함하는 하부 층은 펄싱된 전류 파형으로부터 정전류 파형으로의 전이 시에도 계속해서 전파하는 스택 패턴을 제공한다. 펄싱된 전류 파형으로부터 정전류 파형으로의 전이는 제 1 평균 두께의 복수의 제 1 구리 피처들이 펄싱된 전류 파형을 사용하여 형성된 후에 발생할 수 있다. 일부 구현 예들에서, 제 1 평균 두께의 복수의 제 1 구리 피처들은 적어도 약 0.2 ㎛, 적어도 약 0.5 ㎛, 적어도 약 1 ㎛, 적어도 약 3 ㎛, 적어도 약 5 ㎛, 약 0.5 ㎛ 내지 약 10 ㎛, 약 1 ㎛ 내지 약 5 ㎛, 또는 아마도 약 0.1 ㎛만큼 작을 수 있다. 복수의 제 1 구리 피처들의 나머지는 펄싱된 전류 파형의 인가 후 정전류 파형을 사용하여 형성된다.
일부 구현 예들에서, 제 1 전류 (펄싱된 전류 파형) 및 제 2 전류 (정전류 파형) 를 사용하여 나노쌍정 구리 구조체를 증착할 때 효과적인 도금 레이트는 적어도 약 0.3 ㎛/분, 적어도 약 0.5 ㎛/분, 적어도 약 0.7 ㎛/분, 적어도 약 1 ㎛/분, 또는 약 0.5 ㎛/분 내지 약 1 ㎛/분이다.
일부 구현 예들에서, 기판 온도의 제어는 나노쌍정들의 밀도를 상승시키거나 감소시킬 수 있다. 너무 높은 온도는 나노쌍정들의 밀도를 감소시킬 수 있고, 너무 낮은 온도는 나노쌍정들의 밀도를 감소시킬 수 있다. 일부 구현 예들에서, 기판 온도는 약 10 ℃ 내지 약 45 ℃ 또는 약 20 ℃ 내지 약 35 ℃일 수 있다. 어떠한 이론에도 제한되지 않고, 보다 낮은 온도는 나노쌍정들 사이의 간격을 감소시킬 수 있어서, 밀도를 상승시킨다.
일부 구현 예들에서, 복수의 제 1 구리 피처들은 고도로 배향된 베이스 층 상에 증착함으로써 형성될 수도 있다. 나노쌍정 구리 구조체가 고도로 배향된 베이스 층 상에 증착되는 경우, 나노쌍정 구리 구조체를 증착하기 위한 전기 도금 조건들은 다른 타입들의 층들 상에 증착될 때와 상이할 수도 있다. 일부 구현 예들에서, 전기 도금 용액 및/또는 인가된 전류 파형은 고도로 배향된 베이스 층 상에 증착될 때 다른 타입들의 층들 상에 증착될 때와 상이할 수도 있다. 고도로 배향된 베이스 층은 나노쌍정 구리 구조체들과 유사한 결정학적 특성들을 공유할 수도 있다. 결정학적 특성들은 하부 베이스 층의 입자 구조들의 배향 및 형상을 포함할 수도 있지만 이로 제한되지 않는다. 일부 구현 예들에서, 베이스 층은 복수의 원주형 입자 구조들을 포함하는 "고도로 배향된" 것으로 간주될 수도 있다. 일부 구현 예들에서, 베이스 층은 대면-센터링된 입방체 구조의 복수의 <111> 결정 입자 구조들을 포함하는 "고도로 배향된" 것으로 간주될 수도 있다. 어떠한 이론에도 제한되지 않고, 입자 구조들의 배향은 (111)-배향된 나노쌍정들의 성장을 촉진하는 스택킹 배열을 생성한다. 일부 구현 예들에서, 고도로 배향된 베이스 층은 복수의 원주형 입자 구조들을 갖는 확산 배리어 층이다. 확산 배리어 층의 재료들의 예들은 티타늄 (Ti), 티타늄 텅스텐 (TiW), 티타늄 나이트라이드 (TiN), 탄탈륨 (Ta), 및 탄탈륨 나이트라이드 (TaN) 를 포함하지만 이로 제한되지 않는다. 일부 구현 예들에서, 고도로 배향된 베이스 층은 복수의 <111> 결정 입자 구조들을 갖는 구리 시드 층이다. 통상적으로, 나노쌍정 구리 구조체들은 촉진제 첨가제가 없거나 적어도 실질적으로 없는 전기 도금 용액을 사용하여 증착된다. 즉, 촉진제 첨가제의 존재는 통상적으로 구리 피처들에서 나노쌍정들의 형성을 억제한다. 그러나, 원주형 입자 구조들을 갖는 확산 배리어 층 또는 <111> 결정 입자 구조들을 갖는 구리 시드 층과 같은 고도로 배향된 베이스 층 상에 증착될 때, 나노쌍정 구리 구조들은 촉진제를 함유하는 전기 도금 용액을 사용하여 증착될 수도 있다. 전기 도금 용액들 내의 촉진제들의 존재는 다양한 전기 도금 동작들에서 유용할 수도 있고 피처들의 보텀-업 보이드-프리 충진을 촉진하는 경향이 있다.
일부 구현 예들에서, 복수의 제 1 구리 피처들은 비-구리 시드 층 상에 증착함으로써 형성될 수도 있다. 비-구리 시드 층은 또한 "비-구리 시드", "비-구리 라이너", 또는 "비-구리 라이너 층"으로 지칭될 수도 있다. 비-구리 시드 층은 루테늄 (Ru), 금 (Au), 또는 코발트 (Co) 와 같은 전기적으로 전도성 재료를 포함할 수도 있다. 전기적으로 전도성 재료는 구리보다 전기적으로 저항성일 수도 있다. 일부 구현 예들에서, 비-구리 시드 층은 코발트를 포함한다. 복수의 제 1 구리 피처들은 구리 시드 층 상에 증착되지 않고 코발트 시드 층 상에 증착될 수도 있다. 이는 복수의 제 1 구리 피처들이 구리와 동일한 결정학적 특성들을 공유할 필요는 없는 외부 금속 재료 상에 증착될 수 있다는 것을 보여준다. 일부 구현 예들에서, 복수의 제 1 구리 피처들은 펄싱된 전류 파형 또는 펄싱된 전류 파형에 이어 정전류 파형을 사용하여 비-구리 시드 층 상에 증착될 수도 있다. 일부 구현 예들에서, 복수의 제 1 구리 피처들은 촉진제 첨가제가 없거나 실질적으로 없는 전기 도금 용액을 사용하여 비-구리 시드 층 상에 증착될 수도 있다. 제 1 구리 피처들은 본 명세서에 앞서 기술된 전기 도금 조건들을 사용하여, 시드 층들이 구리 시드 층들 또는 코발트 시드 층 들인지 여부와 무관하게 시드 층들 상에 증착될 수도 있다.
복수의 제 1 구리 피처들의 전기 도금은 복수의 제 1 구리 피처들에 걸쳐 다양한 도금 불균일도를 발생시킬 수도 있다. 이는 복수의 제 1 구리 피처들에 걸친 높이/두께의 변동들과 같은 다이 내 불균일도들을 포함하여, 복수의 제 1 구리 피처들에 걸친 동일 평면성 (coplanarity) 의 결여를 야기한다. 이는 또한 제 1 구리 피처 각각의 폭/직경에 걸친 고르지 않은 부분들과 같은 피처 내 불균일도들을 포함하여, 제 1 구리 피처 각각에서 표면 거칠기를 발생시킨다. 어떠한 이론에도 제한되지 않고, 전기 도금 동안 이온 전류 분포가 균일하지 않아서 구리의 도금 레이트들이 쓰루 마스크 리세스된 피처들에 걸쳐 상이할 수도 있다고 여겨진다. 상이한 도금 레이트들은 증가된 높이/두께 가변성을 야기한다. 전기 도금 용액의 플로우 순환은 쓰루 마스크 리세스된 피처들 내에서 균일하지 않다고 또한 여겨진다. 이는 표면 토포그래피 (topography) 의 불규칙성을 야기한다.
도 6a는 동일 평면성 및 거칠기 문제들을 나타내는 기판 상의 복수의 구리 피처들의 단면 개략적 예시를 도시한다. 복수의 구리 피처들은 기판 상에 형성된 구리 시드 층을 갖는 기판 상에 증착된다. 기판은 확산 배리어 층, 접착 층, 유전체 층, 또는 이들의 조합들과 같은 구리 시드 층 아래에 있는 부가적인 층들을 포함할 수도 있다는 것이 이해될 것이다. 포토레지스트 마스크 (미도시) 가 구리 시드 층 위에 증착될 수도 있고, 포토레지스트 마스크는 쓰루 마스크 리세스된 피처들로 패터닝될 수도 있다. 구리는 쓰루 마스크 리세스된 피처들에서 전기 도금될 수도 있고, 전기 도금 조건들은 나노쌍정 구리 구조체들의 형성을 촉진한다. 포토레지스트 마스크는 후속하여 제거된다. 도금 불균일도들은 쓰루 마스크 리세스된 피처들의 복수의 구리 피처들의 전기 도금 동안 발생할 수도 있다. 도 6a에 도시된 바와 같이, 이러한 도금 불균일도들은 표면 거칠기를 발생시키는 구리 피처 각각에서 국부적으로 발생할 수도 있고, 이러한 도금 불균일도들은 또한 동일 평면에 있지 않은 표면들을 발생시키는 다이의 복수의 구리 피처들에 걸쳐 전체적으로 발생할 수도 있다.
다이 내 구리 피처들 간의 동일 평면성은 다이 내 불균일도에 의해 측정될 수도 있다. 복수의 구리 피처들을 갖는 기판 상에서, 피처 높이들의 범위 (가장 높은 피처와 가장 짧은 피처 간의 차) 가 다이 각각에 대해 계산되고, 2로 나뉜다. 기판 상의 모든 다이에 대한 이들 절반 범위들의 평균은 다이 내 불균일도의 척도를 제공한다. 구리 피처 내 거칠기는 피처 내 불균일도에 의해 측정될 수도 있다. 복수의 구리 피처들을 갖는 기판 상에서, 피처의 가장 두꺼운 부분과 피처의 가장 얇은 부분 사이의 차로서 피처 각각에 대해 범위가 계산된다. 이들 범위들의 평균은 피처 내 불균일도이다.
표면 토포그래피의 동일 평면성 및 불규칙성의 변동들은 구리-구리 직접 본딩에 문제들을 제시한다. 복수의 구리 피처들에 걸친 동일 평면성의 변동들은 상부에 형성된 구리 피처들의 세트를 갖는 또 다른 기판과 부착될 때 원치 않은 갭들을 야기하고, 이는 복수의 구리 피처들을 미러링한다. 원치 않은 갭들이 있는 곳에서는 본딩이 발생하지 않는다. 표면 토포그래피의 불규칙성들은 복수의 구리 피처들을 미러링하는 구리 피처들의 세트를 갖는 기판과 부착될 때 계면 보이드들 및 결함들을 형성하게 한다.
본 개시의 전기 평탄화 프로세스는 다이 내 균일도 및 피처 내 균일도를 개선한다. 전기 평탄화 프로세스는 동일 평면성의 변동들을 해결하기 위해 상이한 높이들을 갖는 구리 피처들을 평탄화하도록 복수의 구리 피처들에서 노출된 구리의 부분들을 전기 화학적으로 제거한다. 전기 평탄화 프로세스는 또한 표면 토포그래피에서 불규칙성들을 갖는 구리 피처 각각을 평탄화하기 위해 복수의 구리 피처들에서 노출된 구리의 부분들을 전기 화학적으로 제거한다. 본 개시의 전기 평탄화 프로세스는 상당한 양, 예컨대 10 ％ 초과의 개선, 약 10 ％ 내지 약 50 ％의 개선, 및 100 ％ (예를 들어, 모든 피처들이 같은 높이) 까지의 개선에 의해 다이 내 균일도를 개선한다. 본 개시의 전기 평탄화 프로세스는 또한 상당한 양, 예컨대 10 ％ 초과의 개선, 약 10 ％ 내지 약 50 ％의 개선, 약 15 ％ 내지 약 30 ％의 개선, 및 100 ％ (예를 들어, 피처 각각이 완벽하게 편평함) 까지의 개선에 의해 피처 내 균일도를 개선한다. 예를 들어, 일부 구현 예들에서, 구리 피처들 각각의 표면 거칠기는 약 10 ㎚ RMS (root mean square) 이하일 수도 있고, 또는 약 6.5 ㎚ RMS 이하일 수도 있다. 그러나, 보다 거친 표면들 (예를 들어, 약 10 ㎚ 초과의 RMS) 이 일부 경우들에서 직접 본딩을 위해 용인될 수도 있다는 것이 인식될 것이다. 전기 평탄화에 대한 보다 상세한 기술은 2018 년 7 월 19 일 출원된 명칭이 "ELECTRO-OXIDATIVE METAL REMOVAL IN THROUGH MASK INTERCONNECT FABRICATION"인 미국 특허 출원 번호 제 16/040,407 호에서 발견되고, 이는 전체가 모든 목적을 위해 참조로서 인용된다.
전기 평탄화는 본 명세서에서 기판 레벨, 다이 레벨 및 피처 레벨 상의 두께 변동을 포함하는, 금속 두께 변동의 감소와 같은 임의의 타입의 균일도의 개선을 수반하는 전기 화학적 금속 제거 프로세스에 대한 일반적인 용어로서 사용된다. 전기 평탄화는 전기 에칭 및 전기 연마 프로세스를 기술할 수도 있다. 전기 평탄화는 용어 "전기 화학적 에칭-백", "전기 에칭", "전기 연마", "전기 화학적 금속 제거", 및 "전기 화학적 금속 용해"와 상호 교환 가능하게 사용될 수도 있다.
전기 평탄화는 일반적으로 노출된 구리 층을 갖는 기판의 작업 표면을 전해질과 콘택트하고 구리가 전해질에 전기 화학적으로 용해되도록 기판을 애노드로 바이어싱하는 것을 수반한다. 전기 화학적 용해는 반응에 따라 발생한다: Cu0 --> Cu2+ + 2e-. 기판은 기판의 전도성 부분에 연결되고 전력 공급부에 전기적으로 접속되는 전기적 콘택트들을 사용하여 애노드로 바이어싱된다. 예를 들어, 전기적 콘택트들은 마스크 층 아래에 있는 구리 시드 층으로 이루어진다. 일부 구현 예들에서, 기판의 작업 표면은 전해질에 침지된다. 일부 구현 예들에서, 구리가 전기 화학적으로 제거되고 전해질에 용해될 때, 구리 금속이 캐소드 상에 증착될 수도 있다. CMP (chemical mechanical polishing) 와 달리, 본 개시의 전기 평탄화는 균일도 개선을 위해 기계적 패드의 사용, 고체 연마 기구들과의 물리적 콘택트, 및/또는 연마 슬러리들에 의존하지 않고, 구리 제거 동안 균일도의 개선을 달성하기 위해 전해질 유체 역학, 전해질 조성, 및 특정한 전기 화학적 레짐들 중 하나 이상을 사용한다. 전기 평탄화는 피처들이 마스킹 층 내에 리세스된 채로 남아 있는 동안 균일도에 대한 개선들을 허용하고 그렇지 않으면 구리 피처들을 손상시킬 물리적 힘의 발휘를 방지한다.
도 6b는 일부 구현 예들에 따른 전기 평탄화 프로세스에 이어서 개선된 동일 평면성 및 거칠기를 나타내는 기판 상의 복수의 구리 피처들의 단면 개략적 예시를 도시한다. 쓰루 마스크 리세스된 피처들 내의 기판 상의 복수의 구리 피처들의 전기 도금 후, 기판은 전해질에 침지되고 기판은 쓰루 마스크 리세스된 피처들 내의 구리의 부분들이 전해질에 전기 화학적으로 용해되도록 애노드로 바이어싱된다. 기판은 전기 에칭 레짐 또는 전기 연마 레짐에서 기판 전위로 애노드로 바이어싱될 수도 있다. 전기 에칭 레짐에서, 보다 덜 리세스된 (예를 들어, 보다 큰 높이) 구리 피처들은 보다 큰 이온 전류를 경험하고 보다 리세스된 (예를 들어, 보다 작은 높이) 구리 피처들보다 보다 빠른 레이트로 에칭될 것이다. 전기 에칭은 다이 내 균일도를 개선할 수도 있다. 복수의 구리 피처들은 기판 전위가 임계 전위 미만일 때 전기 에칭을 겪는다. 전기 연마 레짐에서, 보다 덜 리세스된 피처들 (예를 들어, 보다 큰 높이) 의 구리 제거 레이트는 보다 리세스된 피처들 (예를 들어, 보다 작은 높이) 보다 클 수 있다. 더욱이, 단일 피처 내에서, 피처의 보다 두껍고 (보다 높게 위치된) 보다 많이 노출된 부분들은 상대적으로 보다 얇고 (보다 낮게 위치된) 보다 덜 노출된 부분들보다 큰 구리 제거 레이트들을 경험한다. 전기 연마는 다이 내 균일도 및 피처 내 균일도 모두를 개선할 수도 있다. 복수의 구리 피처들은 기판 전위가 임계 전위 이상일 때 전기 연마를 겪는다. 기판 전위를 제어함으로써, 복수의 구리 피처들은 개선된 동일 평면성 및 표면 거칠기를 달성하도록 전기 화학적으로 에칭되고 연마될 수도 있다.
도 7a 내지 도 7d는 일부 구현 예들에 따라 개선된 다이 내 균일도를 위해 전기 평탄화 프로세스를 겪는 기판의 단면 개략도들을 도시한다. 도 7a에서, 프로세스는 쓰루 마스크 리세스된 피처들을 갖는 기판을 제공하는 것으로 시작된다. 기판 (700) 은 유전체 층 (예를 들어, SiO2) 과 같은 층 (701) 을 포함한다. 층 (701) 은 접착 층들 또는 확산 배리어 층들과 같은 다른 층들, 및 실리콘과 같은 반도체 재료를 포함할 수도 있다는 것이 이해될 것이다. 기판 (700) 은 층 (701) 상에 배치된 구리 시드 층 (703) 을 더 포함한다. 패터닝된 비도전성 마스크 층 (705) (예를 들어, 포토레지스트) 이 구리 시드 층 (703) 상에 배치되고, 구리 시드 층 (703) 이 리세스된 피처들의 하단 부분들에서 노출되도록 마스크 층 (705) 내에 형성된 복수의 리세스된 피처들을 갖는다. 도 7a는 서로 근접하게 배치된 2 개의 리세스된 피처들 (707 및 708) 및 가장 가까운 리세스된 피처 (708) 로부터 보다 큰 거리에 있는 격리된 리세스된 피처 (709) 를 도시한다. 도 7a에 도시된 기판 (700) 은 노출된 층 (701) (예를 들어, 유전체 층) 을 갖는 반도체 기판을 제공하는 단계; 임의의 적합한 방법 (예를 들어, 물리적 기상 증착) 에 의해 구리 시드 층 (703) 을 증착하는 단계; 구리 시드 층 (703) 위에 마스크 층 (705) 을 증착하는 단계 (예를 들어, 포토레지스트 마스크를 스핀-코팅하는 단계); 및 예를 들어, 리세스된 피처들 (707, 708, 및 709) 을 형성하기 위해 포토리소그래피 기법을 사용하여 마스크 층 (705) 을 패터닝하는 단계에 의해 획득될 수 있다. 리세스된 피처들 (707, 708, 및 709) 의 치수들은 적용 예에 따라 가변할 것이고, 통상적으로 약 5 ㎛ 내지 약 250 ㎛의 폭들, 및 약 1:2 내지 약 15:1의 종횡비들을 갖는다.
도 7b에서, 구리는 리세스된 피처들을 충진하도록 (부분적으로, 완전히, 또는 과충진 (overfill)) 리세스된 피처들 (707, 708, 및 709) 내로 전기 도금된다. 구리 시드 층 (703) 이 전해질의 저항률에 비해 상대적으로 작은 저항을 갖는 모든 피처들을 연결하기 때문에, 그리고 격리된 리세스된 피처 (709) 가 전해질의 전류 통과에 대해 보다 낮은 저항을 제공하기 때문에, 격리된 리세스된 피처 (709) 는 보다 높은 이온 전류의 위치인 경향이 있다. 이온 전류 장 (field) 의 분포는 도 7a에서 화살표들로 개략적으로 도시된다. 보다 격리된 리세스된 피처 (709) 는 리세스된 피처들 (707 및 708) 보다 큰 이온 전류 플럭스를 경험할 것이고, 격리된 리세스된 피처 (709) 내에서 보다 높은 도금 레이트를 발생시킨다. 이는 다이 내 불균일도를 야기한다. 전기 도금 동안, 기판 (700) 은 노출되고 전력 공급부에 전기적으로 접속되는 구리 시드 층 (703) 을 통해 캐소드로 바이어싱된다. 기판 (700) 은 애노드 (710) 맞은 편의 전기 도금 셀 내로 배치되고, 기판 (700) 의 작업 표면은 전해질 전도도를 상승시키기 위해 구리 이온들 및 산을 함유하는 전해질에 침지된다. 구리 (713) 는 타깃 레벨 (715) 보다 높은 레벨로 리세스된 피처들 (707, 708, 및 709) 내에서 전기 도금된다. 도시된 예에서, 가장 빠른 피처 충진은 격리된 리세스된 피처 (709) 에서 발생하고 가장 느린 피처 충진은 리세스된 피처 (707) 에서 발생한다. 타깃 레벨 (715) 을 넘는 과도금 (overplating) 은 타깃 도금된 두께의 약 10 ％보다 클 수도 있고, 예컨대 타깃 도금된 두께보다 약 10 ％ 내지 약 50 ％ 클 수도 있다. 과도금된 구리 (713) 는 제거 동안 균일도가 개선됨에 따라 후속하는 전기 화학적 제거 단계에서 제거된다 (희생된다). 일부 구현 예들에서, 리세스된 피처들 (707, 708, 및 709) 중 하나 이상은 마스크 층 (705) 의 레벨 위로 완전히 충진되거나 심지어 과충진된다. 따라서, 기판 (700) 은 구리 (713) 로 부분적으로 충진되거나, 완전히 충진되거나, 과충진되는 리세스된 피처들 (707, 708, 및 709) 을 포함할 수도 있다.
도 7c에서, 구리 (713) 는 리세스된 피처 (707, 708, 및 709) 각각에서 전기 화학적으로 제거되고 피처 두께들의 평균이 타깃 레벨 (715) 에서 타깃 두께에 접근하는 지점에서 중단된다. 전기 화학적 제거 프로세스는 리세스된 피처들 (707, 708, 및 709) 에 걸친 두께 변동을 감소시킴으로써 균일도를 개선한다. 전기 화학적 제거 프로세스는 가장 빠르게 도금된 피처와 가장 느리게 도금된 피처 사이의 제거-레이트-비 R2가 동일한 쌍 사이의 도금-레이트-비 R1보다 크도록 구성된다. R2가 R1보다 클 때, 최종 결과 (net result) 는 개선된 두께 균일도이다. 전기 평탄화를 위한 프로세스 조건들은 이하에 상세히 기술된 바와 같이, 별개의 전기 화학적 레짐들의 활용을 통해 개선된 균일도 제어를 위해 구성될 수 있다.
도 7d에서, 전기 화학적 제거 프로세스가 수행된 후, 마스크 층 (705) 이 제거된다. 예를 들어, 포토레지스트는 포토레지스트 스트립핑에 의해 제거될 수 있다. 기판 (700) 은 구리 범프들 및/또는 필라들 형태의 복수의 구리 피처들 (713) 을 갖는다. 일부 구현 예들에서, 구리 시드 층 (703) 은 후속 에칭 동작에서 제거될 수 있다.
도 8a 내지 도 8d는 일부 구현 예들에 따라 개선된 피처 내 균일도를 위해 전기 평탄화 프로세스를 겪는 기판의 단면 개략도들을 도시한다. 도 8a에서, 프로세스는 기판 (800) 을 제공함으로써 시작되고, 기판 (800) 은 쓰루 마스크 리세스된 피처 (807) 로 패터닝된 마스크 층 (805) 을 갖는다. 기판 (800) 은 층 (801) 상에 배치된 구리 시드 층 (803) 을 포함하고, 층 (801) 은 유전체 층, 접착 층, 확산 배리어 층, 또는 이들의 조합들을 포함할 수 있다.
도 8b에서, 구리 (813) 는 타겟 레벨 (815) 위의 리세스된 피처 (807) 내로 전기 도금된다. 이 경우, 구리 (813) 는 리세스된 피처 (807) 의 직경에 걸쳐 보다 두껍고 보다 얇은 부분들이 있기 때문에 리세스된 피처 (807) 내에서 고르지 않다. 일반적으로, 피처 내 불균일도는 (도금된 피처의 중심이 피처의 주변 부분보다 두꺼운) 볼록한 돔형 피처들, (도금된 피처의 중심이 피처의 주변 부분보다 얇은) 오목한 디싱된 (dished) 피처들, 및 복수의 작은 돌출부들 및 리세스들을 포함할 수도 있는 거친 피처들을 포함하는 다양한 형상들로 나타난다.
도 8c에서, 구리 (813) 는 리세스된 피처 (807) 에서 전기 화학적으로 제거되고 피처 두께가 타깃 레벨 (815) 에서 타깃 두께에 접근하는 지점에서 중단된다. 전기 화학적 제거 프로세스는 피처의 형상이 타깃 레벨 (815) 에서 평탄화되도록 표면 거칠기를 감소시킴으로써 리세스된 피처 (807) 내 균일도를 개선한다.
도 8d에서, 전기 화학적 제거 프로세스가 수행된 후, 마스크 층 (805) 이 제거된다. 기판 (100) 은 범프 또는 필라 (pillar) 형태의 평탄화된 구리 피처 (813) 를 남긴다. 일부 구현 예들에서, 구리 시드 층 (803) 은 후속 에칭 동작에서 제거될 수 있다.
본 개시의 전기 평탄화 프로세스는 다이 내 균일도 (예를 들어, 보다 우수한 동일 평면성), 피처 내 균일도 (예를 들어, 감소된 거칠기), 또는 양자를 개선하도록 사용될 수도 있다. 예를 들어, 전기 평탄화 프로세스는 구리 피처들 자체가 표면 거칠기와 같은 두께 불규칙성들을 갖는 상이한 높이들을 갖는 충진된 구리 피처들을 평탄화하도록 사용될 수 있다. 전기 평탄화 프로세스는 기판이 노출된 구리 영역들 및 노출된 유전체 영역들을 포함하는, 관통 마스크 도금된 피처들의 균일도를 개선하는데 특히 적합하다. 일부 구현 예들에서, 본 명세서에 제공된 방법들은 전기 화학적 제거 동안 균일도를 개선하기 위해 기판의 작업 표면에서 전해질 유체 역학을 구성한다. 일부 구현 예들에서, 본 명세서에 제공된 방법들은 또한 개선된 균일도를 위해 기판에서 전위 및/또는 전류 제어를 통해 전기 화학적 레짐을 구성한다. 일부 구현 예들에서, 본 명세서에 제공된 방법들은 또한 전기 화학적 제거 프로세스의 균일도를 개선하기 위해 전해질의 조성을 구성한다. 본 명세서에 제공된 방법들의 이들 양태들은 개별적으로 또는 서로 조합하여 사용될 수 있다.
일부 구현 예들에서, 기판의 작업 표면에서 전해질의 플로우는 기판의 작업 표면과 콘택트하는 전해질의 횡방향 플로우이다. 횡방향 플로우의 사용은 전기 화학적 구리 제거 동안 구리 피처들로 그리고 구리 피처들로부터의 전해질의 대량 이송을 용이하게 하기 때문에 구리 피처들의 균일도를 개선하게 할 수도 있다. 전해질의 횡방향 플로우는 기판의 작업 표면에 실질적으로 평행한 방향의 전해질의 플로우이다. 어떠한 특정한 모델 또는 이론에 얽매이지 않고, 구리 피처들이 유전체 또는 마스크 층의 평면 아래로 리세스될 때, 표면 위의 영역에서 횡방향 플로우는 리세스된 피처들 내부에 순환적인 세척 (irrigating) 플로우 패턴을 생성한다고 여겨지고, 향상된 대량 이송 및 프로세싱 레이트들을 야기한다. 일부 구현 예들에서, 횡방향 플로우는 전체 전기 화학적 구리 제거 프로세스 동안 제공된다. 예를 들어, 횡방향 플로우는 전기 화학적 구리 제거 프로세스가 수행되는 시간의 적어도 50 ％ 또는 적어도 80 ％ 동안 제공될 수 있다. 일부 구현 예들에서, 횡방향 플로우를 사용하여 전기 화학적 구리 제거 동안 기판을 회전시키는 것이 바람직할 수도 있다.
전기 평탄화 프로세스에 사용된 전해질은 통상적으로 구리 염 및 산을 함유하는 전기 전도성 액체이다. 일부 구현 예들에서, 산은 인산 (H3PO4), 1-하이드록시에틸리덴-1,1 디포스폰산 (HEDP), 또는 이들의 조합들을 포함한다. 일부 구현 예들에서, 비 산성 점도 증점제, 예컨대 글리세롤 또는 에틸렌 글리콜이 전해질에 포함될 수 있다. 인산 또는 HEDP의 사용은 이러한 산들의 사용이 일반적으로 용액으로부터 금속성 구리의 침전을 발생시키지 않기 때문에 구리를 전기 화학적으로 제거하기 위해 사용될 수도 있다. 그러나, 전기 화학적 구리 제거 동안 황산의 사용은 상당한 양의 금속성 구리 입자들의 형성을 발생시킬 수 있다. 일부 구현 예들에서, 전해질은 40 중량％ (％ by weight) 초과, 예컨대 45 중량％ 초과, 예를 들어, 약 40 중량％ 내지 약 65 중량％의 농도로 인산을 함유한다.
일부 구현 예들에서, 전해질의 점도는 약 4 센티포이즈 (centipoise) 보다 크고, 예컨대 약 5 센티포이즈 내지 약 12 센티포이즈이다. 일부 구현 예들에서, 전해질 조성물은 점도가 구리 이온 농도의 상승과 함께 신속하고 상당히 상승하도록 선택된다. 전기 화학적 제거가 진행됨에 따라, 전해질 내의 구리 이온의 농도는 기판의 작업 표면 근방에서 증가할 것이다. 구리 이온 농도의 상승과 함께 점도가 또한 상승하도록 전해질이 구성된다면, 작업 표면 근방의 층의 확산은 현저하게 감소될 것이고 프로세스는 피처들 내에서 그리고 상이한 높이들의 피처들 사이에서 보다 우수한 균일도를 야기할 것이다. 어떠한 특정한 이론에 얽매이지 않고, 전기 평탄화가 연마된 구리의 농도에 따라 점도가 상승하는 용액에서 수행될 때, 대량 이송 제한 층이 구리 표면과의 계면 근방의 전해질 내에 형성되어, 평탄화 프로세스의 대량 이송 레이트를 제한될 때까지 구리 표면 근방의 증가하는 구리 함량과 함께 확산 레이트는 감소할 것이라고 여겨진다. 인산 및/또는 HEDP를 함유하는 전해질은 구리 농도 종속 점도 변화에 대한 요건을 충족할 수도 있다.
전기 평탄화 프로세스에 사용된 전해질은 통상적으로 구리 이온들이 전기 화학적 구리 제거 프로세스의 시작과 전반에 포함되도록 용액에 구리 염을 포함한다. 일부 구현 예들에서, (기판 침지시) 전기 화학적 구리 제거의 시작에서, 구리 이온들의 농도는 약 0.1 몰/리터 내지 약 2 몰/리터, 또는 약 0.2 몰/리터 내지 약 1.5 몰/리터의 범위이다. 일 구현 예에서, 전해질은 구리 (II) 포스페이트 (바이포스페이트와 같은 모든 타입의 포스페이트들을 포함함) 및 인산의 수용액을 함유하거나 본질적으로 구성된다. 또 다른 구현 예에서 전해질은 HEDP의 구리 염, 및 HEDP의 수용액을 포함하거나 본질적으로 구성된다. 일부 구현 예들에서, 전해질은 산에 (예를 들어, 인산에) 금속 옥사이드 또는 하이드록사이드, 예를 들어 구리 (II) 옥사이드 또는 구리 (II) 하이드록사이드를 용해시킴으로써 준비된다. 예를 들어, 인산 구리 용액은 수성 인산에 구리 (II) 하이드록사이드를 용해시킴으로써 제조될 수 있다. 산은 옥사이드 또는 하이드록사이드와 반응하여 산의 구리 염 및 물을 형성한다. 일부 구현 예들에서, 전해질을 준비하는 방법은 금속 옥사이드 및/또는 하이드록사이드 (예를 들어, 구리 옥사이드 또는 구리 하이드록사이드) 를 산에 용해시키고, 이어서 형성된 용액을 보다 농축된 산과 조합하는 단계를 포함한다. 예를 들어, 구리 옥사이드 및/또는 하이드록사이드는 묽은 인산에 용해될 수도 있고, 이어서 보다 농축된 인산과 조합될 수도 있다. 일부 구현 예들에서, 메탄 설폰산, 클로라이드, 및 도금 억제제와 같은 첨가제들이 선택적으로 전해질에 포함될 수도 있다.
일부 구현 예들에서, 전해질 온도가 제어될 수도 있다. 온도의 변화들은 이종 (heterogeneous) 반응 프로세스들뿐만 아니라 전해질의 특성들 (예를 들어, 전도도 및 점도) 모두를 변화시킬 수 있다. 일부 구현 예들에서, 전해질 온도는 약 20 ℃ 내지 약 45 ℃일 수 있다.
일부 구현 예들에서, 전기 평탄화 동안 사용된 전해질 조성은 구리 피처들의 전기 도금 동안 사용된 전기 도금 용액과 실질적으로 상이하다. 예를 들어, 전기 도금 용액은 황산과 같은 산, 황산구리와 같은 구리 염, 및 억제제들, 촉진제들, 평탄화제들, 또는 이들의 조합들과 같은 하나 이상의 첨가제들을 포함한다. 그러나, 전기 평탄화 동안 사용된 전해질은 상이하고, 전기 도금에 사용된 1 차 산 (예를 들어, 황산) 은 전기 평탄화에 부재하거나 적어도 전기 평탄화에 상당히 적은 양으로 존재한다. 구체적으로, 전기 평탄화 동안 사용된 전해질은 1차 산으로서 인산 및/또는 HEDP를 함유할 수도 있다. 전기 평탄화에 사용된 전해질과 전기 도금 용액 사이의 다른 차이점들은 전해질이 통상적인 전기 도금 용액들에서와 상이한 농도들의 유기 첨가제들을 포함하고 그리고/또는 통상적인 전기 도금 용액들에서 보통 발견되지 않는 유기 첨가제들을 포함한다는 것일 수도 있다.
전기 평탄화 동안 기판을 애노드로 바이어싱할 때, 전기 화학적 구리 제거가 2 개의 별개의 전기 화학적 레짐: 전기 에칭 레짐 및 전기 연마 레짐으로 수행되도록 기판 전위가 제어될 수도 있다. 전기 에칭 레짐에서, 구리 제거 레이트는 주로 전해질의 오믹 저항들에 의해 좌우된다; 즉, 전해질 내의 저항 및 전기장의 연관된 공간적 분포로 인해 전류의 분포가 어떻게 배열되는지에 의해 결정된다. 따라서, 예를 들어, 전기 에칭 레짐에서, 보다 덜 리세스된 구리 피처들은 전해질로부터 방출되는 보다 많은 수의 3 차원 전류 경로들을 갖고, 보다 낮은 이온 저항을 갖고, 따라서 보다 큰 이온 전류를 경험하고 보다 빠른 레이트로 에칭할 것이다. 따라서, 보다 격리된 리세스된 피처 및 보다 큰 높이를 갖는 (보다 덜 리세스된) 피처는 보다 적은 격리된 리세스된 피처들 및 보다 작은 높이를 갖는 (보다 리세스된) 피처들에 대한 것보다 큰 에칭 레이트로 에칭될 것이다. 전기 연마 레짐에서, 구리 제거 레이트들은 주로 고점도 막 및 피처-전해질 계면 및 충분히 높은 전위에서 리세스된 피처들에서 형성된 연관된 대량 수송-내성 층의 형성 및 적합한 대류 조건들과 관련된 대량 수송 제한들에 의해 좌우된다. 전기 연마 레짐에서, 구리 제거 레이트들은 피처로 그리고 피처 주변에서 전해질의 인가된 전위 또는 전기장 분포에 상당히 종속되지 않고, 확산 및 대류 프로세스들을 제한하는 대량 이송에 대한 특정한 피처의 노출에 종속된다. 따라서, 보다 덜 리세스된 피처들에서 구리 제거 레이트는 보다 많이 리세스된 피처들에서 보다 크다. 더욱이, 단일 피처 내에서, 피처의 보다 두꺼운 (보다 높게 위치된), 보다 많이 노출된 부분들은 상대적으로 보다 얇은 (보다 낮게 위치된) 부분들보다 큰 구리 제거 레이트들을 경험한다. 피처가 상당히 보다 많이 리세스될 때까지 전기 연마가 계속되면, 피처로부터 구리 제거 레이트는 감소된다. 일부 구현 예들에서, 전기 연마는 피처 또는 피처 내의 돌출부로부터 구리를 전기 화학적으로 제거하는 것을 포함하고, 구리 제거 레이트는 전기 연마의 끝을 향해서보다 시작시 크다. 따라서 전기 연마가 진행됨에 따라, 피처들은 보다 깊어지고 보다 덜 노출되고, 구리 제거 레이트는 감소하고, 이는 결국 피처 높이 차의 감소를 발생시킬 것이다. 또한, 보다 높게 위치된 부분들은 보다 낮게 위치된 부분들보다 빠르게 에칭되고, 따라서 피처 각각 내의 형상은 실질적으로 보다 편평해진다. 전기 에칭 레짐 및 전기 연마 레짐은 상이한 타입들의 균일도를 개선하기 위한 툴들의 세트를 제공한다.
전기 에칭 및 전기 연마는 이들이 발생하는 기판 전위에서 상이하다. 전기 화학적 제거 동안 기판이 임계 전위 이하로 유지될 때 전기 에칭이 발생하고, 전기 화학적 제거 동안 기판 전위가 임계 전위 이상으로 유지될 때 전기 연마가 발생한다. 도 9는 임계 전위로 나눈 전기 에칭 및 전기 연마 레짐들을 갖는 전류-전압 (IV) 도면을 도시한다. 에칭 레짐은 전해질에서 구리 평형 전위의 애노드를 시작하는 레짐이다. 이 레짐에서, 전류는 인가된 전위에 따라 증가한다. 전위의 추가 상승은 연마 레짐으로의 전이를 야기한다. 일부 구현 예들에서, 구리의 전기 에칭은 약 0.1 V 내지 약 0.7 V의 전위에서 수행될 수 있고, 여기서 전위는 구리 기준 전극에 대해 측정된다. 연마 레짐은 인가된 전위들의 범위에 걸쳐 전류가 실질적으로 일정하게 유지되는 레짐이다. 일부 구현 예들에서, 구리의 전기 연마는 약 0.7 V 내지 약 2.0 V의 전위에서 수행되고, 전위는 구리 기준 전극에 상대적으로 측정된다. 임계 전위는 2 개의 접선들의 교차점에 대응하는 전위로서 추정될 수 있고, 여기서 제 1 접선은 현재 플래토 (plateau) 영역으로 그리고 제 2 접선은 고속 전류 성장 영역으로 인출된다. 임계 전위는 전해질 조성뿐만 아니라 전해질 온도 및 전해질의 횡방향 플로우 레이트에 종속된다.
전기 에칭 레짐 또는 전기 연마 레짐은 전위 제어를 사용하여 선택될 수도 있다. 전기 에칭은 균일도의 빠른 개선을 제공하지만, 일부 구현 예들에서, 전기 에칭 후에 전기 연마를 순차적으로 수행하는 것이 바람직할 수도 있다. 이는 전기 에칭이 구리 피처들 상에 상대적으로 거친 표면을 야기할 수도 있기 때문일 수도 있다. 게다가, 일부 경우들에서, 전기 에칭은 피처들의 오버 에칭을 야기할 수 있는 한편, 전기 연마는 보다 자기-조절적인 경향이 있다; 보다 덜 깊은 피처들이 보다 깊은 피처들보다 빠르게 제거되지만, 피처들의 깊이가 유사해짐에 따라, 두 피처들 간의 제거 레이트들이 유사해진다. 대안적으로, 일부 구현 예들에서, 전기 에칭은 복수의 구리 피처들이 타깃 레벨에 도달하기 전에 수행되고 중단될 수도 있고, 전기 화학적 제거 레짐은 전기 연마로 스위칭된다. 결국, 복수의 구리 피처들은 실질적으로 동일 평면 상에 있도록 평탄화되고 실질적으로 평활하게 연마된다. 일부 구현 예들에서, 전기 평탄화는 전기 에칭에 이은 전기 연마의 이 2- 단계 프로세스를 따를 수 있다. 일부 구현 예들에서, 전기 평탄화는 전기 연마만으로 진행될 수 있다. 방법이 임계 전위 이하에서 전기 에칭하고 임계 전위 이상에서 전기 연마하는 것을 수반하지만, 임계 전위 자체는 전해질 조성, 횡방향 전해질 플로우 레이트, 및 온도와 같은 프로세스 조건들에 종속된다는 것을 주의한다.
일부 구현 예들에서, 기판 상의 전기 화학적 구리 제거 과정 동안 전해질 컴포넌트들의 항상성을 유지하면서 전기 평탄화가 수행된다. 항상성을 유지하는 것은 기판 프로세싱 결과들의 예측 가능하고 일정한 세트를 유지하기 위해 중요할 수도 있고, 농도들이 작은 규정된 양보다 많이 타깃 농도로부터 변동하지 않도록 전해질의 하나 이상의 컴포넌트들의 농도들을 제어하는 것을 수반한다. 일부 구현 예들에서, 전기 화학적 구리 제거 동안, 구리 이온들의 농도는 구리 타깃 레벨로부터 5 ％ 초과, 또는 구리 타깃 레벨로부터 2.5 ％ 초과로 변동하지 않도록 유지된다. 일부 구현 예들에서, 전기 화학적 구리 제거 동안, 산의 농도는 산 타깃 레벨로부터 2 ％ 초과, 또는 산 타깃 레벨로부터 0.5 ％ 초과로 변동하지 않는다. 일부 구현 예들에서, 구리 이온들의 농도 또는 구리 타깃 레벨은 적어도 약 10 g/L, 적어도 약 30 g/L, 또는 약 30 g/L 내지 약 80 g/L이다. 일부 구현 예들에서, 산의 농도 또는 산 타깃 레벨은 적어도 약 150 g/L, 적어도 약 200 g/L, 또는 약 200 g/L 내지 약 1350 g/L이다. 구리 이온들 및 산의 농도들은 전기 화학적 구리 제거 프로세스를 통해 연속적으로 측정될 수도 있다. 전해질 내의 하나 이상의 컴포넌트들의 농도들은 기판 상의 전기 화학적 구리 제거의 지속 기간 내내 허용 가능한 범위 내로 유지된다. 부가적인 기판들은 허용 가능한 범위 내에서 하나 이상의 컴포넌트들의 농도를 유지하는 동안 순차적으로 프로세싱될 수도 있다.
일부 구현 예들에서, 점도는 전기 화학적 구리 제거 과정 동안 실질적으로 일정한 레벨로 유지된다. 이는 전해질 컴포넌트들의 농도들을 측정하지 않고 그리고 전해질 컴포넌트들의 농도들을 일정한 레벨로 의도적으로 유지하지 않고 발생할 수 있다. 점도가 목표된 것보다 높다면 점도는 보다 적은 점성 유체를 첨가하고 그리고/또는 온도를 상승시킴으로써 조절될 수 있다. 유사하게, 점도는 전해질로부터 물을 증발시키고, 보다 점성인 유체를 첨가하고, 그리고/또는 점도가 목표된 것보다 낮다면 온도를 감소시킴으로써 조절될 수 있다. 점도는 타깃 값으로부터 미리 결정된 양보다 많이 벗어나지 않도록 유지될 수 있다.
도 10a는 전기 평탄화 프로세스를 수행하지 않은 구리 피처의 SEM 이미지를 도시한다. 구리 피처는 포토레지스트 마스크의 리세스된 피처들이 전기 충진된 후 획득된 구리 필라이다. 상단 표면은 매우 고르지 않고 돔 형상임을 알 수 있다. 도 10b는 전기 평탄화 프로세스를 수행한 구리 피처의 SEM 이미지를 도시한다. 구리 피처는 포토레지스트 마스크의 리세스된 피처들이 전기 충진된 후 획득된 구리 필라이다. 매우 평활한 표면이 획득되도록 거의 모든 높이 변동이 전기 평탄화에 의해 제거된다는 것을 알 수 있다.
도 4를 다시 참조하면, 프로세스 (400) 의 블록 430에서, 복수의 제 1 구리 피처들은 제 1 기판과 제 2 기판을 연결하기 위해 제 2 기판 상의 복수의 제 2 구리 피처들과 선택 가능하게 직접 본딩된다. 일부 구현 예들에서, 프로세스 (400) 는 제 2 기판 상에 복수의 제 2 구리 피처들을 형성하는 단계로서, 복수의 제 2 구리 피처들 각각은 나노쌍정 구리 구조체들을 갖는, 복수의 제 2 구리 피처들을 형성하는 단계 및 제 2 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 복수의 제 2 구리 피처들을 전기 평탄화하는 단계를 더 포함한다. 제 1 기판 상의 복수의 제 1 구리 피처들은 제 2 기판 상의 복수의 제 2 구리 피처들과 반대 방향으로 정렬된다. 복수의 제 1 구리 피처들 및 복수의 제 2 구리 피처들은 저온, 예컨대 약 250 ℃ 미만의 온도, 약 150 ℃ 내지 약 250 ℃ 사이의 온도에서, 약 25 ℃ 내지 약 250 ℃ 또는 약 25 ℃ 내지 약 150 ℃의 온도에서 직접 본딩된다. 일부 구현 예들에서, 복수의 제 1 구리 피처들 및 복수의 제 2 구리 피처들은 압력이 약 10-5 torr 내지 약 10 torr 일 수도 있고, 또는 약 10-4 torr 내지 약 1 torr, 또는 약 10-3 torr 내지 약 0.1 torr일 수도 있는 보통 진공에서 직접 본딩된다. 일부 구현 예들에서, 직접 본딩을 위해 인가된 응력의 양은 약 50 psi 내지 약 200 psi, 또는 약 75 psi 내지 약 150 psi이다. 일부 구현 예들에서, 직접 본딩을 위해 인가된 응력의 지속 기간은 약 5 분 내지 약 120 분, 또는 약 10 분 내지 약 60 분이다. 본 개시에 기술된 전기 도금 및 전기 평탄화 프로세스를 사용하여, 제 1 구리 피처들과 제 2 구리 피처들의 직접적인 본딩은 저온, 보통의 진공, 중간의 인가된 응력, 및 짧은 지속 기간에서 달성될 수도 있다. 일부 구현 예들에서, 제 1 구리 피처들과 제 2 구리 피처들의 직접 본딩은 예를 들어, 도 1a에 도시된 바와 같은 구리-구리 본딩 구조를 발생시킬 수도 있다.
전기 도금을 위한 장치
많은 장치 구성들이 본 명세서에 기술된 구현 예들에 따라 사용될 수도 있다. 본 개시에 기술된 바와 같은 전기 도금 동작들은 도 11에 도시된 바와 같은 전기 도금 장치의 전기 도금 셀에서 수행될 수도 있다. 본 개시에 기술된 바와 같은 전기 평탄화 동작들은 도 12에 도시된 바와 같이 전기 화학적 금속 제거 장치의 탈도금 (deplating) 셀에서 수행될 수도 있다. 그러나, 전기 도금 동작들 및 전기 평탄화 동작들은 도 13 및 도 14에서 입증된 동일한 툴 플랫폼 내에 통합될 수도 있다는 것이 인식될 것이다.
도 11은 일부 구현 예들에 따라 전기 도금이 발생할 수도 있는 전기 도금 셀의 예의 개략도를 도시한다. 종종, 전기 도금 장치는 기판들 (예를 들어, 웨이퍼들) 이 프로세싱되는 하나 이상의 전기 도금 셀들을 포함한다. 명료성을 보존하기 위해 도 11에는 단 하나의 전기 도금 셀이 도시된다. 보텀-업 전기 도금을 최적화하기 위해, 첨가제들이 전기 도금 용액에 첨가될 수도 있다; 그러나, 촉진제들을 갖는 전기 도금 용액은 고도로 배향된 베이스 층 상에 증착되지 않는 한 구리 구조체들에서 나노쌍정들의 성장을 억제할 수도 있다.
전기 도금 장치 (1101) 의 구현 예가 도 11에 도시된다. 도금 배스 (1103) 는 레벨 (1105) 로 도시된 (본 명세서에 논의된 바와 같은 조성을 갖는) 전기 도금 용액을 담는다. 기판 (1107) 은 전기 도금 용액 내로 침지되고 예를 들어, 기판 (1107) 과 함께 클램쉘 기판 홀더 (1109) 의 회전을 허용하는, 회전 가능한 스핀들 (1111) 상에 장착된 "클램쉘" 기판 홀더 (1109) 에 의해 홀딩된다. 본 발명과 함께 사용하기에 적합한 양태들을 갖는 클램쉘-타입 도금 장치의 일반적인 기술은 그 전체가 모든 목적을 위해 참조로서 통합된 Patton 등에 허여된 미국 특허 번호 제 6,156,167 호 및 Reid 등에 허여된 미국 특허 번호 제 6,800,187 호에 상세히 기술된다.
애노드 (1113) 는 도금 배스 (1103) 내에서 기판 (1107) 아래에 배치되고 멤브레인 (1115), 바람직하게 이온 선택성 멤브레인에 의해 기판 영역으로부터 분리된다. 예를 들어, Nafion™ CEM (cationic exchange membrane) 이 사용될 수도 있다. 애노드 멤브레인 아래 영역은 종종 "애노드 챔버"로 지칭된다. 이온-선택성 애노드 멤브레인 (1115) 은 도금 셀의 애노드 영역과 캐소드 영역 사이의 이온 연통을 허용하는 한편, 애노드에서 생성된 입자들이 기판 (1107) 근방으로 들어가서 기판을 오염시키는 것을 방지한다. 애노드 멤브레인은 또한 도금 프로세스 동안 전류 플로우를 재분배하여 도금 균일도를 개선하는데 유용하다. 적합한 애노드 멤브레인의 상세한 기술은 Reid 등에 허여된 미국 특허 제 6,126,798 호 및 제 6,569,299 호에 제공되고, 모두 전체가 모든 목적을 위해 참조로서 인용된다. 양이온 교환 멤브레인들과 같은 이온 교환 멤브레인들이 특히 이들 적용 예들에 적합하다. 이들 멤브레인들은 통상적으로 이오노머 재료들, 예컨대 설폰기들을 함유하는 퍼플루오르화된 코-폴리머들 (예를 들어, Nafion™, 설폰화된 폴리이미드들, 및 양이온 교환에 적합한 것으로 당업자에게 공지된 다른 재료들로 이루어진다. 적합한 Nafion™ 멤브레인들의 선택된 예들은 Dupont de Nemours Co로부터 입수 가능한 N324 및 N424 멤브레인들을 포함한다.
도금 동안 전기 도금 용액으로부터의 이온들이 기판 (1107) 상에 증착된다. 금속 이온들은 확산 경계 층을 통해 그리고 TSV 홀 또는 다른 피처 내로 확산되어야 한다. 확산을 보조하는 통상적인 방식은 펌프 (1117) 에 의해 제공된 전기 도금 용액의 대류 플로우를 통한 것이다. 부가적으로, 진동 교반 또는 음파 교반 부재가 기판 회전과 함께 사용될 수도 있다. 예를 들어, 진동 변환기 (transducer) (1108) 가 클램쉘 기판 홀더 (1109) 에 부착될 수도 있다.
전기 도금 용액은 펌프 (1117) 에 의해 도금 배스 (1103) 에 연속적으로 제공된다. 일반적으로, 전기 도금 용액은 애노드 멤브레인 (1115) 및 확산기 플레이트 (1119) 를 통해 기판 (1107) 의 중심으로 그리고 이어서 기판 (1107) 을 가로 질러 방사상으로 외측으로 흐른다. 전기 도금 용액은 또한 도금 배스 (1103) 의 측면으로부터 배스의 애노드 영역 내로 제공될 수도 있다. 이어서 전기 도금 용액은 도금 배스 (1103) 를 오버 플로우 (overflow) 저장소 (1121) 로 오버 플로우한다. 이어서 전기 도금 용액은 필터링되고 (미도시) 펌프 (1117) 로 리턴되어 전기 도금 용액의 재순환을 완료한다. 도금 셀의 특정한 구성들에서, 주 전기 도금 용액과의 혼합이 저 투과성 멤브레인들 또는 이온 선택성 멤브레인들을 사용하여 방지되는 동안, 별개의 전해질이 애노드가 담긴 도금 셀의 부분을 통해 순환된다.
기준 전극 (1131) 은 별도의 챔버 (1133) 내 도금 배스 (1103) 의 외부에 위치되고, 챔버는 주 도금 배스 (1103) 로부터 오버 플로우에 의해 보충된다. 대안적으로, 일부 구현 예들에서, 기준 전극 (1131) 은 기판 표면에 가능한 가깝게 위치되고, 기준 전극 챔버는 모세관을 통해 또는 또 다른 방법에 의해, 기판 (1107) 의 측면에 또는 기판 (1107) 바로 아래에 연결된다. 일부 구현 예들에서, 전기 도금 장치 (1101) 는 기판 주변부에 연결되고 기판 (1107) 의 주변부에서 구리 시드 층의 전위를 센싱하도록 구성되지만 기판 (1107) 으로 어떠한 전류도 전달하지 않는 콘택트 센싱 리드들을 더 포함한다.
DC 전력 공급부 (1135) 는 기판 (1107) 으로의 전류 플로우를 제어하도록 사용될 수 있다. 전력 공급부 (1135) 는 하나 이상의 슬립 링들, 브러시들 및 콘택트들 (미도시) 을 통해 기판 (1107) 에 전기적으로 접속된 네거티브 출력 리드 (1139) 를 갖는다. 전력 공급부 (1135) 의 포지티브 출력 리드 (1141) 는 도금 배스 (1103) 내에 위치된 애노드 (1113) 에 전기적으로 접속된다. 전력 공급부 (1135), 기준 전극 (1131), 및 콘택트 센싱 리드 (미도시) 는 다른 기능들 중에서, 전기 도금 셀의 엘리먼트들에 제공된 전류 및 전위의 변조를 허용하는 시스템 제어기 (1147) 에 연결될 수 있다. 예를 들어, 제어기 (1147) 는 전위-제어된 레짐 및 전류-제어된 레짐에서 전기 도금을 허용할 수도 있다. 제어기 (1147) 는 도금 셀의 다양한 엘리먼트들에 인가되어야 하는 전류 및 전압 레벨들, 뿐만 아니라 이들 레벨들이 변화되어야 하는 시간들을 특정하는 프로그램 인스트럭션들을 포함할 수도 있다. 순방향 전류가 인가될 때, 전력 공급부 (1135) 는 애노드 (1113) 에 대해 음의 전위를 갖도록 기판 (1107) 을 바이어싱한다. 이는 전류로 하여금 애노드 (1113) 로부터 기판 (1107) 으로 흐르게 하고, 전기 화학적 환원 (예를 들어, Cu2+ + 2 e- = Cu0) 이 기판 표면 (캐소드) 상에서 발생하고, 이는 기판 (1107) 의 표면 상에 전기적으로 전도성 층 (예를 들어, 구리) 의 증착을 발생시킨다. 불활성 애노드 (1114) 는 도금 배스 (1103) 내에서 기판 (1107) 아래에 설치될 수도 있고 멤브레인 (1115) 에 의해 기판 영역으로부터 분리될 수도 있다.
전기 도금 장치 (1101) 는 또한 전기 도금 용액의 온도를 특정한 레벨로 유지하기 위한 히터 (1145) 를 포함할 수도 있다. 전기 도금 용액은 도금 배스 (1103) 의 다른 엘리먼트들로 열을 전달하도록 사용될 수도 있다. 예를 들어, 기판 (1107) 이 도금 배스 (1103) 내로 로딩될 때, 히터 (1145) 및 펌프 (1117) 는 전기 도금 장치 (1101) 전체의 온도가 실질적으로 균일해질 때까지 전기 도금 장치 (1101) 를 통해 전기 도금 용액을 순환시키도록 턴온될 수도 있다. 일부 구현 예들에서, 히터 (1145) 는 시스템 제어기 (1147) 에 연결된다. 시스템 제어기 (1147) 는 전기 도금 장치 (1101) 내에서 전기 도금 용액 온도의 피드백을 수신하고 부가적인 가열에 대한 필요성을 결정하도록 열전대 (thermocouple) 에 연결될 수도 있다.
본 명세서에 개시된 전기 도금 방법들은 다양한 전기 도금 툴 장치들을 참조하여 기술될 수 있고, 다양한 전기 도금 툴 장치들의 맥락에서 채용될 수도 있다. 본 명세서의 실시예들에 따라 사용될 수도 있는 도금 장치의 일 예는 Lam Research Sabre® 툴이다. 본 명세서에 개시된 전기 도금, 전기 평탄화, 및 다른 방법들은 보다 큰 전기 도금/도금 장치를 형성하는 컴포넌트들에서 수행될 수 있다.
본 명세서에 기술된 전기 평탄화 방법들은 전해질 및 캐소드를 홀딩하도록 구성된 용기, 및 기판의 작업 표면이 전기 화학적 금속 제거 동안 전해질 내로 침지되고 캐소드로부터 분리되도록 기판을 홀딩하도록 구성된 기판 홀더를 갖는 전기 화학적 금속 제거 장치에서 구현될 수 있다. 전기 화학적 금속 제거 장치는 전기 화학적 금속 제거 동안 캐소드를 네거티브로 바이어싱하고 기판을 포지티브로 바이어싱하도록 구성된 전기적 접속부들 및 전력 공급부를 포함한다. 일부 구현 예들에서, 전기 화학적 금속 제거 장치는 전기 화학적 금속 제거 동안 기판의 작업 표면에 실질적으로 평행한 방향으로 기판의 작업 표면과 콘택트하는 전해질의 횡방향 플로우를 제공하도록 구성된 메커니즘을 더 포함한다. 일부 구현 예들에서, 전기 화학적 금속 제거 장치는 기판 근방의 전위 (예를 들어, 기판의 약 5 ㎜ 이내) 또는 등가 전위를 측정하도록 구성된 기준 전극을 포함한다. 일부 구현 예들에서 전기 화학적 금속 제거 장치는 캐소드와 기판 홀더 사이에 위치된 분리기를 포함할 수도 있고, 이에 따라 애노드 챔버 및 캐소드 챔버를 규정하고, 분리기는 캐소드에서 형성된 임의의 H2 버블들 또는 입자들이 분리기를 가로 지르고 기판에 도달하는 것을 차단하도록 구성된다. 분리기는 전해질의 이온 종에 대해 투과성이고 애노드 챔버와 캐소드 챔버 사이의 이온 연통을 허용한다. 전기 화학적 금속 제거 장치는 캐소드 챔버 내의 H2 또는 입자들을 안전하게 분리하고 분리기 멤브레인에 근접한 캐소드 챔버 내의 하나 이상의 개구부들을 통해 이들을 제거하도록 구성될 수도 있다.
도 12는 일부 구현 예들에 따라 전기 화학적 제거가 발생할 수도 있는 탈도금 (deplating) 셀의 예의 개략도를 도시한다. 탈도금 셀 (9) 은 기판 (3) 을 홀딩하고 회전시키도록 구성된 기판 홀더 (1) 를 포함한다. 복수의 전기적 콘택트들이 기판 (3) 의 원주 둘레에 제공된다. 콘택트들은 전기 화학적 금속 제거 동안 기판 (3) 을 포지티브하게 (애노드로) 바이어싱하는 전력 공급부 (미도시) 에 전기적으로 접속된다. 캐소드 (5) 는 기판 (3) 아래에 위치되고 전기 화학적 금속 제거 동안 네거티브로 바이어싱하는 전력 공급부 (미도시) 에 전기적으로 접속된다. 제거될 동일한 금속으로 이루어진 캐소드들 (예를 들어, 구리 금속 제거 동안 구리 캐소드), 도금 가능한 금속들 (예를 들어 스테인리스 스틸) 및 불활성 캐소드들을 포함하는 상이한 타입들의 캐소드들이 사용될 수 있다. 일부 구현 예들에서, 활성 캐소드가 일부 전해질들과 반응하거나 용해될 수도 있고 또는 비-부착성 또는 수지상 입자-생성 구리 층을 도금하여, 전해질 또는 구리-함유 슬러지의 형성물의 구리 이온 농도의 피할 수 없는 상승을 야기할 수 있기 때문에 불활성 수소 생성 캐소드들이 사용된다. 다른 구현 예들에서, 활성 캐소드는 전해질과 화학적으로 반응하지 않고, 기판 (3) 으로부터 제거된 구리가 활성 캐소드 상으로 도금되기 때문에 사용되고, 구리 공핍에 기초한 용액 대체에 대한 수요가 거의 없거나 전혀 없어서 전체 셀 화학 반응들이 밸런싱되고 따라서 프로세스의 비용이 감소된다.
콘-형상의 멤브레인 (7) 이 캐소드 (5) 와 애노드 기판 (3) 사이에 위치되어 탈도금 셀 (9) 을 캐소드 챔버 (11) 및 애노드 챔버 (13) 로 분할한다. 멤브레인 (7) 은 콘의 꼭짓점이 콘의 베이스보다 캐소드 (5) 에 보다 가깝도록 프레임 (12) 상에 장착된다. 멤브레인 재료는 캐소드 (5) 에서 형성된 H2 버블들로 하여금 캐소드 챔버 (11) 로부터 애노드 챔버 (13) 내로 가로지르게 하지 않는다. 멤브레인 (7) 은 이온-투과성 재료, 예컨대 이온-투과성 폴리머로 이루어질 수도 있다. 일부 구현 예들에서, -SO2- 작용기를 함유하는 폴리머들과 같은 친수성 폴리머들이 사용된다. 일부 구현 예들에서, 멤브레인 재료들은 폴리에테르설폰 (PES), 폴리페닐설폰, 및 폴리설폰 패밀리로부터의 다른 폴리머들을 포함한다. 친수성 멤브레인 버블 분리 재료들이 사용될 수도 있는데, 이는 버블들이 소수성 멤브레인들보다 이들 재료들에 덜 부착되기 때문이다. 멤브레인 (7) 의 콘-형상은 캐소드 (5) 에서 방출된 H2 버블들로 하여금 멤브레인 표면을 따라 그리고 캐소드 챔버 (11) 의 주변을 향해 상향 및 방사상 외측으로 이동하게 하여, 멤브레인 (7) 과 캐소드 챔버 측벽 사이의 계면에 축적된다.
유출구 (15) 는 멤브레인 (7) 과 측벽 사이의 접합부에 매우 근접하여 캐소드 챔버 측벽 내에 위치되고, 캐소드 액과의 혼합물에서 축적된 H2 버블들을 제거하도록 구성된다. 예를 들어, 유출구 (15) 는 약 1 ㎜ 내에, 그리고 일부 구현 예들에서, 멤브레인 어셈블리와 캐소드 챔버 (11) 의 측벽들의 접합부로부터 어떠한 갭없이 위치된다. 일부 구현 예들에서, 유출구 (15) 는 실질적으로 동일한 작은 간격들로 캐소드 챔버 측벽의 원주 둘레에 위치된 복수의 개구부들, 예컨대 45 ° 간격들로 챔버 둘레에 동일하게 이격된 8 개의 개구부들을 포함한다. 일부 구현 예들에서, 이 유출구 (15) 는 벽의 연속적인 슬롯이다. 일 구현 예에서, 탈도금 셀 (9) 의 주변부 둘레의 연속적인 슬롯은 전해질 유출구로서 작용하는 복수의 동일하게 이격된 홀들로 이어진다.
캐소드 챔버 (11) 는 캐소드 액을 수용하도록 구성된 유입구 (17) 를 더 포함한다. 도시된 구현 예에서, 캐소드 액 유입구 (17) 는 캐소드 (5) 아래에 위치된다. 일반적으로, 상향 방향으로의 캐소드 액의 이동 및 버블들의 이동을 용이하게 할뿐만 아니라 캐소드 챔버 (11) 내의 전해질과 캐소드 (5) 근방의 전해질 사이의 큰 조성의 차이를 방지하기 때문에, 캐소드 액 유입구 (17) 를 캐소드 챔버 (11) 로 들어가는 캐소드 액이 캐소드 (5) 주위로 (또는 천공된 캐소드 또는 다공성 캐소드를 통해) 흐르도록 캐소드 액 유출구 아래에 위치시키는 것이 바람직하다.
애노드 챔버 (13) 는 멤브레인 (7) 위에 위치되고 애노드로 바이어싱된 기판 (3) 을 하우징한다. 도시된 구현 예에서, 이온 저항성 이온 투과성 엘리먼트 (19) ("엘리먼트") 는 멤브레인 (7) 과 기판 홀더 (1) 사이의 애노드 챔버 (13) 내에 위치된다. 이온 저항성 이온 투과성 엘리먼트 (19) 는 기판 (3) 과 실질적으로 같은 공간에 있을 수도 있고 전기 화학적 금속 제거 동안 기판의 작업 표면에 매우 근접하게 위치될 수도 있다. 엘리먼트 (19) 는 기판-대면 표면 및 대향하는 표면을 갖고, 전기 화학적 금속 제거 동안 기판-대면 표면과 기판 (3) 의 작업 표면 사이의 가장 가까운 거리가 약 10 ㎜ 이하 이도록 위치된다. 예시된 구현 예에서, 엘리먼트 (19) 의 기판-대면 표면은 평면형이지만, 다른 구현 예들에서, 엘리먼트 (19) 는 예를 들어, 주변부에서 보다 중심에서 기판 (3) 에 대해 보다 작은 거리를 갖고, 볼록할 수도 있다. 엘리먼트 (19) 는, 엘리먼트 (19) 가 시스템의 이온 전류 경로 상에 상당한 저항을 도입하도록 엘리먼트 (19) 의 다공성이 상대적으로 낮을 수도 있는, 기공들을 갖는 유전체 재료로 이루어진다. 일부 구현 예들에서, 엘리먼트 (19) 는 전해질로 하여금 엘리먼트 (19) 를 통해 이동하게 하는 복수의 비 연통 채널들을 포함한다. 엘리먼트 (19) 는 말단 효과로 인해 전기 화학적 금속 제거 동안 나타날 수 있는 방사상 불균일도를 감소시키는데 유용할 수도 있다. 이온 저항성 이온 투과성 엘리먼트 (19) 는 필드 분포를 보다 균일하게 하고 말단 효과를 감소시키기 위한 고 이온 저항 플레이트로서 역할을 할 수 있어서, 금속 제거시 방사상 균일도를 개선한다. 일부 구현 예들에서, 엘리먼트 (19) 는 또한 기판 (3) 근방에서 전해질의 플로우를 형성하는데 역할을 한다. 예를 들어, 엘리먼트 (19) 의 기판-대면 표면과 전해질이 측방향으로 주입되는 기판 (3) 의 작업 표면 사이에 좁은 갭을 제공하도록 기능할 수도 있다. 이 배열은 기판 (3) 의 표면 근방에서 전해질의 횡방향 플로우를 용이하게 한다. 전해질은 인산의 수용액 및 인산의 하나 이상의 구리 염 (예를 들어, Cu3(PO4)2) 을 포함하거나 본질적으로 이로 구성될 수 있다. 예를 들어, 전해질은 Cu2+, Cu+, H+, H2PO4 -, HPO4 2-, 및 PO4 3- 이온들의 임의의 조합을 함유할 수도 있다. 애노드 챔버 (13) 는 전기 화학적 구리 제거 동안 전해질 내의 Cu+ 및 Cu2+ 이온들을 방출하는 애노드로 바이어싱된 기판 (3) 을 하우징한다. 전해질 (애노드 액) 은 엘리먼트 (19) 내의 캐비티에 의해 적어도 부분적으로 규정되는 교차 플로우 주입 매니폴드 (21) 를 사용하여 갭 내로 주입될 수 있다. 교차 플로우 주입 매니폴드 (21) 는 아크 형상일 수도 있고 기판 (3) 의 주변부에 근접하게 위치될 수도 있다. 교차 플로우 한정 링 (23) 은 적어도 부분적으로 엘리먼트 (19) 와 기판 홀더 (1) 사이에 기판 (3) 의 주변부에 근접하게 위치될 수도 있다. 교차 플로우 한정 링 (23) 은 엘리먼트 (19) 와 기판 (3) 사이의 갭의 측면을 적어도 부분적으로 규정한다.
애노드 챔버 (13) 는 예를 들어, 교차 플로우 주입 매니폴드 (21) 를 통해 애노드 액 소스로부터 애노드 액을 수용하도록 구성된 갭으로의 유입구 (25), 및 갭으로부터 애노드 액을 제거하기 위해 구성된 갭으로의 유출구 (27) 를 갖는다. 유입구 (25) 및 유출구 (27) 는 기판 (3) 의 작업 표면의 방위각으로 마주 보는 주변 위치들에 근접하게 위치된다 (또한 기판 홀더 (1) 의 방위각으로 마주 보는 주변 위치들에 근접하고 그리고 엘리먼트 (19) 의 방위각으로 마주 보는 주변 위치들에 근접하게 위치된다). 유입구 (25) 및 유출구 (27) 는 갭 내에 전해질의 교차-플로우를 생성하고 전기 화학적 금속 제거 동안 기판 (3) 의 작업 표면 근방에서 전해질의 횡방향 플로우를 생성하거나 유지하도록 구성된다. 일부 구현 예들에서, 이온 저항성 이온 투과성 엘리먼트 (19) 는 말단 효과를 완화하고 기판 (3) 근방의 전해질의 횡방향 플로우를 위해 규정된 공간을 제공하도록 전해질 플로우를 제한하는 이중 목적으로 기능한다.
기준 전극 (29) 은 기판 홀더 (1) 의 주변부 근방에서 엘리먼트 (19) 위에 위치된다. 기준 전극 (29) 은 기판 (3) 의 표면으로부터 약 5 ㎝ 이내, 또는 기판 (3) 의 5 ㎝ 이내에서 측정된 전위와 등가인 전위가 측정될 수 있는 위치에 위치될 수도 있다. 일부 구현 예들에서, 기준 전극 (29) 은 기판의 약 5 ㎜ 내에, 또는 기판 표면의 평면에서의 전위와 등가이거나 최소로 상이한 전위를 갖는 위치에 위치된다. 예를 들어, 기준 전극 (29) 은 애노드 챔버 (13) 를 나가는 전해질 내로 침지될 수도 있다. 도시된 구현 예에서, 기준 전극 (29) 은 구리의 스트립 또는 로드 (rod) 로 이루어지고, 전극의 표면의 일부는 프로세싱 전해질과 직접적으로 콘택트한다. 기판 (3) 으로부터 제거될 금속과 동일한 금속을 기준 전극 (29) 에 사용하는 것이 유리한데, 이는 이러한 기준 전극이 0 전류 동작 지점에 대해 0 (또는 거의 0) 의 개방 회로 전위를 가질 것이고, 또한 일반적으로 사용되는 기준 전극들보다 더 길고 보다 큰 안정성으로 동작할 수도 있기 때문이다. 보다 일반적으로, 포화된 칼로멜 전극 (Hg/Hg2Cl2, 또는 SCE), Hg/HgSO4 전극, 및 Ag/AgCl 전극과 같은 전해질 프로세싱 용액과 상이한 전해질을 함유하는 것들을 포함하지만 이로 제한되지 않는 다양한 상이한 타입들의 기준 전극들이 사용될 수 있다. 도시된 구현 예에서, 기준 전극 (29) 은 기판 홀더 (1) 로부터 방사상 외측으로 애노드 액 내에 위치된다. 기준 전극 (29) 이 일반적으로 기판 (3) 의 작업 표면 근방의 도금 전류를 간섭하지 않아야 하기 때문에, 이러한 주변 위치는 많은 구현 예들에서 사용될 수도 있다.
기준 전극 (29) 및 탈도금 셀 (9) 의 다른 엘리먼트들은 프로세서 및 메모리를 갖고 탈도금 셀 (9) 의 동작들을 제어하기 위한 프로그램 인스트럭션들을 갖는 제어기 (31) 와 전기적으로 통신한다. 예를 들어, 전기적 접속부 (30) 는 기준 전극 (29) 을 제어기 (31) 와 연결할 수 있다. 제어기 (31) 는 본 명세서에 기술된 방법들 중 임의의 것을 수행하기 위한 프로그램 인스트럭션들을 포함할 수도 있다. 제어기 (31) 는 기준 전극 (29) 에 의해 제공된 전위에 대한 정보를 프로세싱할 수 있고 전기 화학적 금속 제거 프로세스를 제어하기 위해, 측정된 전위에 응답하여 애노드로 바이어싱된 기판 (3) 에 제공된 전류 및/또는 전위를 조정할 수 있다. 일부 구현 예들에서, 기준 전극 (29) 은 애노드 액에 침지되고 기판 (3) 에 근접하여 이온 저항성 이온 투과성 엘리먼트 (19) 위에 (반드시 위는 아님) 위치된다. 이러한 위치는 기판 (3) 과 기준 전극 (29) 사이의 전압 강하를 최소화하고 전위 판독의 정확도를 개선한다.
전기 화학적 금속 제거를 위한 장치는 전기 도금 장치를 또한 포함하는 시스템의 일부일 수 있고, 시스템은 전기 도금 후 전기 화학적 금속 제거 장치로 기판을 이송하도록 구성된다. 도 13은 일부 구현 예들에 따른 전기 도금 및 전기 평탄화를 수행하기 위한 예시적인 통합된 시스템의 평면도의 개략도를 도시한다. 도 13에 도시된 바와 같이, 통합된 시스템 (1300) 은 복수의 전기 도금 모듈들, 이 경우 3 개의 분리된 모듈들 (1302, 1304, 및 1306) 을 포함할 수도 있다. 전기 도금 모듈 각각은 통상적으로 전기 도금 동안 애노드 및 전기 도금 용액을 담기 위한 셀, 및 전기 도금 용액 내에 기판을 홀딩하고 전기 도금 동안 기판을 회전시키기 위한 기판 홀더를 포함한다. 도 13에 도시된 전기 도금 시스템 (1300) 은 3 개의 분리된 전기 화학적 금속 제거 모듈들 (1312, 1314, 및 1316) 을 포함하는 전기 화학적 금속 제거 시스템을 더 포함한다. 모듈들 각각은 본 명세서에 기술된 바와 같이, 캐소드 및 기판 홀더를 포함하도록 구성된 탈도금 셀을 포함한다. 이에 더하여, 통합된 시스템 (1300) 은 도시되지 않았지만, 그 기능은 임의의 전해질 용액 및 오염 물질들의 기판을 완전히 린싱 및/또는 건조하는 것을 포함할 수도 있는, 하나 이상의 PEM들 (post-electrofill modules) 을 포함할 수도 있다. 구현 예에 따라, PEM들 각각은 다음의 기능들: 에지 베벨 제거 (EBR), 후면 에칭, 기판들의 산 세정, 기판들이 모듈들 (1302, 1304, 및 1306) 중 하나에 의해 전기 충진된 후 기판들의 린싱 및 건조 중 임의의 기능을 수행하도록 채용될 수도 있다. 통합된 시스템 (1300) 은 또한 희석제를 홀딩하고 전기 화학적 제거 모듈들로 전달하도록 구성된 화학적 희석 모듈 (1322), 및 전기 화학적 제거 모듈들에 의해 사용되는 전해질을 홀딩하도록 구성된 중앙 전해질 욕 (1324) 을 포함할 수도 있다. 후자는 전기 화학적 금속 제거 모듈들에서 전해질로서 사용된 화학적 용액을 홀딩하는 탱크일 수도 있다. 통합된 시스템 (1300) 은 또한 하나 이상의 스틸링 (stilling) 챔버들 및 불활성 가스를 저장하고 스틸링 챔버들로 전달하는 불활성 가스 소스를 포함할 수도 있는 수소 관리 시스템 (1326) 을 포함할 수도 있다. 일부 구현 예들에서, 여과 및 펌핑 유닛 (1328) 은 중앙 배스 (1324) 에 대한 전해질 용액을 필터링하고 전기 화학적 금속 제거 모듈들로 펌핑한다. 전기 도금 및/또는 전기 화학적 금속 제거 모듈들은 고유의 희석 및 도징 모듈 (예를 들어, 전기 도금 용액에 전기 도금 첨가제들을 첨가하기 위한), 고유의 여과 및 펌핑 유닛, 및 고유의 중앙 전해질 배스 (미도시) 를 포함할 수도 있다. 일부 구현 예들에서, 전기 화학적 금속 제거 모듈들 및 전기 도금 모듈들은 전기 도금 모듈들이 제 1 데크를 점유하고 전기 화학적 금속 제거 모듈들이 상이한 데크를 점유하는, 이층 배열로 수직으로 스택된다. 다른 구현 예들에서, 전기 도금 모듈들은 툴의 일 섹션에 스택될 수도 있고, 전기 화학적 금속 제거 모듈들은 툴의 상이한 섹션에 스택될 수도 있다.
시스템 제어기 (1330) 가 통합 시스템 (1300) 을 동작시키기 위해 필요한 전자적 제어 및 인터페이스 제어를 제공한다. 시스템 제어기 (1330) (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있음) 는 통합 시스템 (1300) 의 일부 또는 모든 속성들을 제어한다. 시스템 제어기 (1330) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함한다. 프로세서는 CPU (Central Processing Unit) 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 (stepper) 모터 제어기 보드들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 본 명세서에 기술된 적절한 제어 동작들을 구현하기 위한 인스트럭션들이 프로세서 상에서 실행될 수도 있다. 이들 인스트럭션들은 시스템 제어기 (1330) 와 연관된 메모리 디바이스들 상에 저장될 수도 있고, 또는 이들이 네트워크를 통해 제공될 수도 있다. 특정한 실시예들에서, 시스템 제어기 (1330) 는 시스템 제어 소프트웨어를 실행한다.
통합 시스템 (1300) 내의 시스템 제어 소프트웨어는 타이밍, 전해질 컴포넌트들의 혼합물 (하나 이상의 전해질 컴포넌트들의 농도를 포함함), 유입구 압력, 도금/탈도금 셀 압력, 도금/탈도금 셀 온도, 기판 온도, 기판 및 임의의 다른 전극들에 인가된 전류 및 전위, 기판 위치, 기판 회전, 및 통합 시스템 (1300) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 로직은 또한 나노쌍정 구리 구조체들을 증착하기 위해 적합하도록 맞춤된 조건들 하에서 전기 도금을 위한 인스트럭션들을 포함할 수도 있다. 예를 들어, 시스템 제어 로직은 펄싱된 전류 파형 및/또는 펄싱된 전류 파형 이어서 정전류 파형을 제공하도록 구성될 수도 있다. 또한, 시스템 제어 로직은 촉진제 첨가제들이 없거나 실질적으로 없는 전기 도금 용액을 기판에 제공하도록 구성될 수도 있다. 시스템 제어 로직은 상대적으로 저 플로우 레이트로 기판에 전기 도금 용액을 제공하도록 구성될 수도 있다. 시스템 제어 로직은 구리 피처들 상의 동일 평면성 및 감소된 표면 거칠기를 달성하기 위해 적합하도록 맞춤된 조건들 하에서 전기 평탄화를 위한 인스트럭션들을 더 포함할 수도 있다. 예를 들어, 시스템 제어 로직은 임계 전위 이하에서 전기 에칭을 수행하고 이어서 임계 전위 이상에서 전기 연마를 수행하도록 기판을 기판 전위로 애노드로 바이어싱하도록 구성될 수도 있다. 시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어가 임의의 적합한 컴퓨터 판독가능 프로그램 언어로 코딩될 수도 있다. 로직은 또한 프로그래밍 가능한 로직 디바이스 (예를 들어, FPGA), ASIC, 또는 다른 적절한 수단에서 하드웨어로 구현될 수도 있다.
일부 구현 예들에서, 시스템 제어 로직은 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함한다. 예를 들어, 전기 도금 및/또는 전기 평탄화 프로세스의 페이즈 각각은 시스템 제어기 (1330) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. 침지 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 침지 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, 전기 도금 및/또는 전기 평탄화 레시피 페이즈들은 전기 도금 및/또는 전기 평탄화 프로세스 페이즈에 대한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록, 순차적으로 배열될 수도 있다.
제어 로직은 일부 구현 예들에서 프로그램들 또는 프로그램들의 섹션들과 같은 다양한 컴포넌트들로 분할될 수도 있다. 이 목적을 위한 로직 컴포넌트들의 예들은 기판 포지셔닝 컴포넌트, 전해질 조성 제어 컴포넌트, 압력 제어 컴포넌트, 가열기 제어 컴포넌트, 및 전위/전류 전력 공급부 제어 컴포넌트를 포함한다.
일부 구현 예들에서, 시스템 제어기 (1330) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 구현 예들에서, 시스템 제어기 (1330) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비한정적인 예들은 배스 조건들 (온도, 조성, 및 플로우 레이트), 다양한 단계들에서 기판 위치 (회전 레이트, 선형 (수직) 속도, 수평으로부터의 각도), 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자들에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (1330) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouples), 광학 위치 센서들, 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
일 구현 예에서, 인스트럭션들은 전기 도금 셀의 기판 홀더 내에 기판을 제공하는 단계, 전기 도금 용액으로 침지 동안 기판을 캐소드로 바이어싱하는 단계, 및 기판 상에 나노쌍정 구리 구조체들을 갖는 복수의 구리 피처들을 전기 도금하는 단계를 포함할 수 있다. 일부 구현 예들에서, 인스트럭션들은 탈도금 셀의 기판 홀더 내에 기판을 제공하는 단계, 전해질로 침지 동안 기판을 애노드로 바이어싱하는 단계, 및 복수의 구리 피처들로부터 노출된 구리의 부분들을 전기 화학적으로 제거함으로써 복수의 구리 피처들을 전기 평탄화하는 단계를 더 포함할 수 있다. 일부 구현 예들에서, 인스트럭션들은 제 2 기판 상에 배치된 복수의 제 2 구리 피처들을 갖는 제 2 기판과 제 1 기판을 직접 본딩하도록 구성된 시스템 또는 스테이션으로 기판을 이송하는 단계를 더 포함할 수 있다. 제 1 기판을 제 2 기판과 직접 본딩하도록 구성된 시스템 또는 스테이션은 동일한 툴 플랫폼 또는 별도의 툴 플랫폼의 일부일 수도 있다.
핸드-오프 툴 (1340) 은 카세트 (1342) 또는 카세트 (1344) 와 같은 기판 카세트로부터 기판을 선택할 수도 있다. 카세트들 (1342 또는 1344) 은 FOUP들 (Front Opening Unified Pods) 일 수도 있다. FOUP는 제어된 환경에서 기판을 단단하고 안전하게 홀딩하고, 기판들로 하여금 적절한 로드 포트들 및 로봇 핸들링 시스템들을 구비한 툴들에 의한 프로세싱 또는 측정을 위해 제거되게 하도록 설계된 인클로저 (enclosure) 이다. 핸드 오프 툴 (1340) 은 진공 부착 또는 일부 다른 부착 메커니즘을 사용하여 기판을 홀딩할 수도 있다.
핸드 오프 툴 (1340) 은 기판 핸들링 스테이션 (1332), 카세트들 (1342 또는 1344), 이송 스테이션 (1350), 또는 정렬기 (1348) 와 인터페이싱할 수도 있다. 이송 스테이션 (1350) 으로부터, 핸드 오프 툴 (1346) 은 기판으로의 액세스를 얻을 수도 있다. 이송 스테이션 (1350) 은 핸드 오프 툴들 (1340 및 1346) 이 정렬기 (1348) 를 통과하지 않고 기판들을 통과할 수도 있는 슬롯 또는 위치일 수도 있다. 그러나, 일부 구현 예들에서, 기판이 전기 도금 모듈 또는 전기 화학적 금속 제거 모듈로의 정밀 전달을 위해 핸드 오프 툴 (1346) 에 적절하게 정렬되는 것을 보장하기 위해, 핸드 오프 툴 (1346) 은 정렬기 (1348) 로 기판을 정렬할 수도 있다. 핸드 오프 툴 (1346) 은 또한 기판을 전기 도금 모듈들 (1302, 1304, 또는 1306) 중 하나로 또는 다양한 프로세스 동작들을 위해 구성된 전기 화학적 금속 제거 모듈들 (1312, 1314, 및 1316) 중 하나로 전달할 수도 있다.
일부 구현 예들에서, 제어기 (예를 들어, 시스템 제어기 (1330)) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 전기 도금 용액의 전달, 전해질 용액, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 전력 설정사항들, 전류 파형 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고 (enable), 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 웨이퍼의 WLP 피처들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
통합 장치 (1400) 의 대안적인 구현 예가 도 14에 개략적으로 예시된다. 이 실시 예에서, 장치 (1400) 는 쌍을 이루거나 복수의 "듀엣" 구성의 전해질-포함 배스를 각각 포함하는, 전기 도금 및/또는 전기 화학적 금속 제거 셀들 (1407) 의 세트를 갖는다. 전기도금 및 전기 화학적 금속 제거 그 자체에 더하여, 통합된 시스템 (1400) 는 예를 들어, 다양한 다른 전기도금 또는 전기 평탄화 관련 프로세스들 및 하위 단계들, 예컨대 스핀-린싱, 스핀-건조, 금속 및 실리콘 습식 에칭, 무전해 증착, 사전 습식 처리 및 사전 화학 처리, 환원, 어닐링, 포토레지스트 스트립핑, 및 표면 사전 활성화를 수행할 수도 있다. 장치 (1400) 는 도 14에 개략적으로 위에서 아래로 도시되고, 단일 레벨 또는 "플로어"만이 도면에 드러나지만, 이러한 장치, 예를 들어, Sabre® 3D 툴이 서로 상단 상에 "스택된" 2 개 이상의 레벨들을 가질 수 있고, 각각은 잠재적으로 프로세싱 스테이션들의 동일하거나 상이한 유형들을 갖는 것이 당업자에 의해 쉽게 이해된다. 일부 실시 예들에서, 전기 도금 스테이션들 및 전기 화학적 금속 제거 스테이션들은 툴의 상이한 레벨들 상에 배치된다. 다른 실시 예들에서, 단일 레벨은 전기 도금 스테이션 및 전기 화학적 금속 제거 스테이션 모두를 포함할 수도 있다.
도 14를 다시 참조하면, 전기도금될 기판 (1106) 은 일반적으로 프론트 엔드 로딩 FOUP (1101) 를 통해 장치 (1400) 에 피딩되고, 이 예에서, 이는 액세스 가능한 스테이션들의 일 스테이션으로부터 또 다른 스테이션으로 복수의 차원들에서 스핀들 (spindle) (1103) 에 의해 구동된 기판 (1106) 을 집어넣고 (retract) 이동시킬 수 있는, 프론트-엔드 로봇 (1102) 을 통해 FOUP로부터 장치 (1400) 의 메인 기판 프로세싱 영역에 전달된다―2 개의 프론트-엔드 액세스 가능한 스테이션들 (1104) 및 또한 2 개의 프론트-엔드 액세스 가능한 스테이션들 (1108) 이 이 예에서 도시된다. 프론트-엔드 액세스 가능한 스테이션들 (1404 및 1408) 은 예를 들어, 전처리 스테이션들, 및 SRD (spin rinse drying) 스테이션들을 포함할 수도 있다. 프론트-엔드 로봇 (1402) 의 측면-측면으로부터의 측방향 이동은 로봇 트랙 (1402a) 을 활용하여 달성된다. 기판들 (1406) 각각은 모터 (미도시) 에 연결된 스핀들 (1403) 에 의해 구동된 컵/콘 어셈블리 (미도시) 에 의해 홀딩될 수도 있고, 모터는 마운팅 브라켓 (1409) 에 부착될 수도 있다. 또한 이 예에서 총 8 개의 셀들 (1407) 에 대한 4 개의 "듀엣" 전기 도금 및/또는 전기 화학적 금속 제거 셀들 (1407) 이 도시된다. 전기 도금 셀들 (1407) 은 쓰루 마스크 리세스된 피처들 내의 복수의 구리 피처들에 대해 구리를 전기 도금하기 위해 사용될 수도 있다. 구리가 전기 도금 셀들 (1407) 중 하나에서 전기 도금된 후, 기판은 장치 (1400) 의 동일한 레벨 또는 장치 (1400)의 상이한 레벨 상의 전기 화학적 금속 제거 셀들 (1407) 중 하나로 이송된다. 시스템 제어기 (미도시) 가 장치 (1400) 의 속성들 중 일부 또는 전부를 제어하기 위해 장치 (1400) 에 커플링될 수도 있다. 시스템 제어기는 본 명세서에 앞서 기술된 프로세스들에 따른 인스트럭션들을 실행하도록 프로그래밍되거나 달리 구성된다.
본 명세서에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 동작 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 동작들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 웨이퍼 상에 포토레지스트를 도포하는 동작; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 동작; (1) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 하부 막 또는 워크피스 내로 레지스트 패턴을 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 동작 중 일부 또는 전부를 포함한다.
결론
전술한 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술되었지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 세부사항들로 한정되지 않을 것이다.

Claims (27)

  1. 구리-구리 직접 본딩을 위해 구리 피처들을 준비하는 방법에 있어서,
    제 1 기판 상에 복수의 제 1 구리 피처들을 형성하는 단계로서, 상기 복수의 제 1 구리 피처들 각각은 나노쌍정 (nanotwinned) 구리 구조체들을 갖는, 상기 복수의 제 1 구리 피처들을 형성하는 단계; 및
    제 2 기판 상에 배치된 복수의 제 2 구리 피처들을 갖는 상기 제 2 기판에 상기 제 1 기판을 직접 본딩하기 전에 상기 제 1 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 상기 복수의 제 1 구리 피처들을 전기 평탄화하는 (electroplanarize) 단계를 포함하는, 구리 피처들을 준비하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 기판 상에 상기 복수의 제 2 구리 피처들을 형성하는 단계로서, 상기 복수의 제 2 구리 피처들 각각은 나노쌍정 구리 구조체들을 갖는, 상기 복수의 제 2 구리 피처들을 형성하는 단계; 및
    상기 제 2 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 상기 복수의 제 2 구리 피처들을 전기 평탄화하는 단계를 더 포함하는, 구리 피처들을 준비하는 방법.
  3. 제 1 항에 있어서,
    상기 복수의 제 1 구리 피처들을 전기 평탄화하는 단계는,
    상기 제 1 기판을 애노드로 바이어싱하고 상기 복수의 제 1 구리 피처들을 전해질과 콘택트시키는 단계를 포함하는, 구리 피처들을 준비하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 기판을 애노드로 바이어싱하는 단계 및 상기 복수의 제 1 구리 피처들을 상기 전해질과 콘택트시키는 단계는,
    임계 전위 이하에서 상기 복수의 제 1 구리 피처들의 구리를 전기 에칭하는 단계; 및
    상기 복수의 제 1 구리 피처들의 상기 구리를 임계 전위 이상으로 전기 연마하는 (electropolish) 단계를 포함하는, 구리 피처들을 준비하는 방법.
  5. 제 4 항에 있어서,
    전기 에칭은 약 0.1 V 내지 약 0.7 V의 전위에서 발생하고, 그리고 전기 연마는 약 0.7 V 내지 약 2.0 V의 전위에서 발생하고, 상기 전위는 구리 기준 전극에 대해 측정되는, 구리 피처들을 준비하는 방법.
  6. 제 3 항에 있어서,
    상기 전해질은 구리 이온들 및 산을 포함하고, 상기 전해질의 점도는 적어도 약 4 센티포이즈 (centipoise) 인, 구리 피처들을 준비하는 방법.
  7. 제 6 항에 있어서,
    상기 산은 인산, 1-하이드록시에틸리덴-1,1 디포스폰산 (1-hydroxyethylidene-1,1 diphosphonic acid; HEDP), 또는 이들의 조합들을 포함하는, 구리 피처들을 준비하는 방법.
  8. 제 6 항에 있어서,
    상기 전해질 내의 구리 이온들의 농도는 상기 농도가 상기 제 1 구리 피처들로부터 상기 노출된 구리의 상기 일부의 전기 화학적 제거 동안 타깃 레벨로부터 5 ％ 이상 변동하지 않도록 상기 타깃 레벨로 또는 상기 타겟 레벨 근방으로 유지되는, 구리 피처들을 준비하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 구리 피처들로부터 상기 노출된 구리의 상기 일부의 상기 전기 화학적 제거는 다이 내 균일도 및 피처 내 균일도 모두를 개선하는, 구리 피처들을 준비하는 방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 복수의 제 1 구리 피처들은 상기 복수의 제 1 구리 피처들로부터 상기 노출된 구리의 상기 일부의 전기 화학적 제거 동안 상기 제 1 기판의 쓰루 마스크 피처들 내에 제공되는, 구리 피처들을 준비하는 방법.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판을 연결하기 위해 상기 제 2 기판 상의 상기 복수의 제 2 구리 피처들과 상기 복수의 제 1 구리 피처들을 직접 본딩하는 단계를 더 포함하는, 구리 피처들을 준비하는 방법.
  12. 제 11 항에 있어서,
    상기 복수의 제 1 구리 피처들 및 상기 복수의 제 2 구리 피처들은 약 250 ℃ 미만의 온도에서 직접 본딩되는, 구리 피처들을 준비하는 방법.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 복수의 제 1 구리 피처들 및 상기 복수의 제 2 구리 피처들은 구리 필라들을 포함하는, 구리 피처들을 준비하는 방법.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 기판 상에 상기 복수의 제 1 구리 피처들을 형성하는 단계는,
    상기 제 1 기판의 표면을 전기 도금 용액과 콘택트시키는 단계; 및
    나노쌍정 구리 구조체를 갖는 상기 복수의 제 1 구리 피처들을 증착하도록 상기 제 1 기판이 상기 전기 도금 용액과 콘택트할 때 상기 제 1 기판에 제 1 전류를 인가하는 단계를 포함하고, 상기 제 1 전류는 정전류 (constant current) 와 무 전류 사이에서 교번하는 펄싱된 전류 파형을 포함하는, 구리 피처들을 준비하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 기판을 상기 전기 도금 용액과 콘택트시키기 전에, 복수의 쓰루 마스크 리세스된 피처들을 갖는 상기 제 1 기판 상에 마스크 층을 형성하는 단계로서, 상기 복수의 제 1 구리 피처들은 상기 복수의 쓰루 마스크 리세스된 피처들 내에 형성되는, 상기 마스크 층을 형성하는 단계를 더 포함하는, 구리 피처들을 준비하는 방법.
  16. 제 14 항에 있어서,
    상기 펄싱된 전류 파형에서 전류가 인가되지 않는 지속 기간은 상기 펄싱된 전류 파형에 인가되는 정전류의 지속 기간보다 적어도 3 배 긴, 구리 피처들을 준비하는 방법.
  17. 제 14 항에 있어서,
    상기 펄싱된 전류 파형은 약 0.1 초 내지 약 2 초의 상기 정전류가 인가되는 지속 기간과 약 0.4 초 내지 약 6 초의 전류가 인가되지 않는 지속 기간 사이에서 교번하는, 구리 피처들을 준비하는 방법.
  18. 제 14 항에 있어서,
    상기 제 1 기판에 상기 제 1 전류를 인가한 후, 상기 제 1 기판이 상기 전기 도금 용액과 콘택트할 때 제 2 전류를 상기 제 1 기판에 인가하는 단계를 더 포함하고, 상기 제 2 전류는 정전류 파형을 포함하는, 구리 피처들을 준비하는 방법.
  19. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 기판은 상기 복수의 제 1 구리 피처들이 상부에 형성되는 구리 시드 층을 포함하고, 상기 구리 시드 층은 복수의 <111> 결정 입자 구조체들을 갖는, 구리 피처들을 준비하는 방법.
  20. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 기판은 상기 복수의 제 1 구리 피처들이 상부에 형성되는 확산 배리어 층을 포함하고, 상기 확산 배리어 층은 복수의 원주형 (columnar) 입자 구조체들을 갖는, 구리 피처들을 준비하는 방법.
  21. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 나노쌍정 구리 구조체들은 복수의 (111)-배향된 나노쌍정 결정 구리 입자들을 포함하는, 구리 피처들을 준비하는 방법.
  22. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 복수의 제 1 구리 피처들을 형성하는 단계 및 상기 복수의 제 1 구리 피처들을 전기 평탄화하는 단계는 동일한 툴 내에서 수행되는, 구리 피처들을 준비하는 방법.
  23. 전기 도금 용액을 홀딩하기 위한 전기 도금 셀;
    전해질을 홀딩하기 위한 전기 화학적 금속 제거 셀;
    전기 도금 동안 그리고 전기 화학적 금속 제거 동안 하나 이상의 기판들에 전류를 인가하기 위한 전력 공급부; 및
    제어기를 포함하고, 상기 제어기는,
    상기 전기 도금 셀의 제 1 기판 상에 복수의 제 1 구리 피처들을 형성하는 동작으로서, 상기 복수의 제 1 구리 피처들 각각은 나노쌍정 구리 구조체들을 갖는, 상기 복수의 제 1 구리 피처들을 형성하는 동작; 및
    상기 전기 화학적 금속 제거 셀의 상기 제 1 구리 피처들로부터 노출된 구리의 일부를 전기 화학적으로 제거함으로써 상기 복수의 제 1 구리 피처들을 전기 평탄화하는 동작을 수행하기 위한 인스트럭션들로 구성되는, 장치.
  24. 제 23 항에 있어서,
    상기 제어기는,
    상기 제 1 기판 및 제 2 기판을 연결하기 위해 상기 제 2 기판 상의 복수의 제 2 구리 피처들과 상기 복수의 제 1 구리 피처들을 직접 본딩하는 동작을 수행하기 위한 인스트럭션들로 더 구성되는, 장치.
  25. 제 24 항에 있어서,
    상기 복수의 제 1 구리 피처들 및 상기 복수의 제 2 구리 피처들은 약 250 ℃ 미만의 온도에서 직접 본딩되는, 장치.
  26. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제어기는,
    상기 제 1 기판을 상기 제 2 기판 상에 배치된 복수의 제 2 구리 피처들을 갖는 상기 제 2 기판과 직접 본딩하도록 구성된 시스템으로 상기 제 1 기판을 이송하는 동작들을 수행하기 위한 인스트럭션들로 더 구성되는, 장치.
  27. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 복수의 제 1 구리 피처들을 형성하기 위한 인스트럭션들로 구성된 상기 제어기는 펄싱된 전류 파형을 포함하는 제 1 전류로 상기 제 1 기판을 캐소드로 바이어싱하고 상기 제 1 기판을 전기 도금 용액과 콘택트하기 위한 인스트럭션들을 포함하고, 그리고 상기 복수의 제 1 구리 피처들을 전기 평탄화하기 위한 인스트럭션들로 구성된 상기 제어기는 상기 제 1 기판을 애노드로 바이어싱하고 상기 제 1 기판을 전해질과 콘택트시키기 위한 인스트럭션들을 포함하는, 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114952600A (zh) * 2022-07-11 2022-08-30 赛莱克斯微系统科技（北京）有限公司 高频传输微结构的平坦化方法、装置及电子设备
KR20230042965A (ko) * 2021-09-23 2023-03-30 한화정밀기계 주식회사 하이브리드 본딩 장치 및 이를 이용하는 하이브리드 본딩 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087902B (zh) * 2018-08-15 2021-01-26 京东方科技集团股份有限公司 一种走线结构及其制备方法、显示装置
CN113348411A (zh) * 2020-01-03 2021-09-03 京东方科技集团股份有限公司 阵列基板、其制备方法及背光模组
US11538756B2 (en) * 2020-09-16 2022-12-27 Advanced Semiconductor Engineering, Inc. Bonding structure and method for manufacturing the same
US20230411347A1 (en) * 2020-12-16 2023-12-21 The University Of Hong Kong Cu-cu direct welding for packaging application in semiconductor industry
TWI753798B (zh) * 2021-03-16 2022-01-21 財團法人工業技術研究院 基底穿孔結構及其製造方法、重佈線層結構及其製造方法
US20240141541A1 (en) * 2021-03-19 2024-05-02 Lam Research Corporation Electrodeposition of metals using an ionically resistive ionically permeable element or a shield spatially tailored to die-level patterns on a substrate
US11973034B2 (en) * 2021-08-25 2024-04-30 Applied Materials, Inc. Nanotwin copper materials in semiconductor devices
CN116631737A (zh) * 2022-02-14 2023-08-22 中国科学院深圳先进技术研究院 一种纳米孪晶铜微电感及其制备方法和应用
US20240254645A1 (en) * 2023-01-27 2024-08-01 Applied Materials, Inc. Low temperature hybrid bonding metallization

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709565B2 (en) * 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
US20070017818A1 (en) * 2005-07-19 2007-01-25 Ismail Emesh Solution for electrochemical mechanical polishing
FR2963158B1 (fr) * 2010-07-21 2013-05-17 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques
TWI432613B (zh) * 2011-11-16 2014-04-01 Univ Nat Chiao Tung 電鍍沉積之奈米雙晶銅金屬層及其製備方法
TWI507548B (zh) * 2014-07-24 2015-11-11 Univ Nat Chiao Tung 具有優選排列方向之金膜、其製備方法、及包含其之接合結構
US10141392B2 (en) * 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor structure with an embedded capacitor
US10217725B2 (en) * 2017-02-23 2019-02-26 International Business Machines Corporation Microstructure modulation for metal wafer-wafer bonding

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230042965A (ko) * 2021-09-23 2023-03-30 한화정밀기계 주식회사 하이브리드 본딩 장치 및 이를 이용하는 하이브리드 본딩 방법
CN114952600A (zh) * 2022-07-11 2022-08-30 赛莱克斯微系统科技（北京）有限公司 高频传输微结构的平坦化方法、装置及电子设备

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