TW202129088A - 先進封裝應用的差別對比鍍覆 - Google Patents
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Abstract
提供將金屬電鍍至基板上部分製成之電子裝置之特徵部(具有實質上不同深度)中的方法。該方法包括將加速劑吸附至凹入特徵部的底部;在電鍍溶液中透過自下向上填充機制部分地填充特徵部;使整平劑擴散至淺特徵部中,以相對於深特徵部而降低淺特徵部中的鍍覆速率;接著將更多金屬電鍍至特徵部中,以使深特徵部中的金屬高度近似於淺特徵部中的金屬高度。
Description
本發明係關於先進封裝應用的差別對比鍍覆。
晶圓級封裝應用中所使用電解質溶液(例如金屬鍍浴)通常設計成在可接受之沉積純度下產生可接受之晶粒內(WID)、晶圓內(WIW)及特徵部內(WIF)非均勻性。 此等非均勻性係透過控制用於鍍浴之溶液中的金屬及酸的濃度以及選擇應用於鍍浴之添加劑封包而於可接受之電鍍速率下產生。然而,不同的特徵部深度可能導致可觀的特徵部或柱非均勻性。在尋求使鍍浴化學性最佳化以在可接受之電鍍速率及純度下達到理想WID、WIW及WIF非均勻性時,可能會出現進一步的技術挑戰。
本文所包含之背景及上下文描述僅為了整體上呈現本揭示內容之脈絡而提供。本揭示內容之許多部份呈現了發明人之成果,而僅因為此等成果被描述於背景章節中或在本文其他地方呈現為背景資料,並不意味其被承認為先前技術。
本文揭示電鍍金屬至圖案化基板之凹入特徵部中之方法及系統。於本文實施例之一態樣中,其描述電鍍金屬至基板上部分製成之電子裝置之凹入特徵部中的方法,該方法包括 : (a) 將一基板之一表面暴露至包含有一加速劑化合物之一預加速溶液,其中該基板之該表面包括特徵部於該基板之光阻層中,且其中該等特徵部包括一金屬晶種層;(b) 將該基板之至少該表面浸入包含有該金屬之離子、一抑制劑及一整平劑的一電鍍溶液,相對於該基板表面之較凹入區域,該整平劑之類型係降低該基板表面之較顯露區域的鍍覆速率;(c) 在該基板之該表面浸入該電鍍溶液中時,將該金屬電鍍至該等特徵部中,以部分地填充該等特徵部;以及(d) 將該基板從該電鍍溶液移走。在一些實施例中,(a)中之該基板之該表面變成被加速劑化合物所飽和。在一些實施例中,相對於該基板表面之較凹入區域,該整平劑係透過以下來降低該基板表面之較顯露區域的鍍覆速率 : 相對於該基板表面之較凹入區域,極化該基板表面之較顯露區域處的沉積;或相對於該基板表面之較凹入區域,降低該基板表面之較顯露區域處該加速劑化合物的去極化作用。在一些實施例物中,當由上往下看向該基板時,基板上 之該光阻層中的該等特徵部具有不同深度、不同負載、不同形狀及/或不同臨界尺寸及其組合。
在諸多實施例中, 該整平劑係透過在以下測試中產生電化學響應進行表徵 : (i) 使具有已知濃度之該整平劑的一測試溶液接觸實質上被該加速劑化合物所飽和之一測試電極的一金屬表面;(ii) 在具有該已知濃度之該整平劑的該測試溶液中鍍覆該測試電極時,測量該電化學響應;以及(iii) 確定該電化學響應具有至少一閾限量值。在諸多實施例中,該測試溶液具有介於約0.1與約50 ppm之間之已知濃度的整平劑。在諸多實施例中,該測試溶液具有介於約1與約25 ppm之間之已知濃度的整平劑。在諸多實施例中,該測試電極為旋轉盤電極。在一些實施例中,該金屬為銅。在諸多實施例中,該預加速溶液包括0.05至10 g/L加速劑化合物於去離子水或弱酸中。
在一些實施例中,該加速劑化合物為巰基磺酸化合物或二巰基磺酸化合物。在諸多實施例中,該加速劑化合物係選自由巰基丙烷磺酸、二巰基丙烷磺酸、巰基乙烷磺酸、二巰基乙烷磺酸及雙-(3-磺丙基)二硫化物所組成之群組。在一些實施例中,該電鍍溶液未包含加速劑或包含濃度小於約1 ppm之加速劑。在一些實施例中,該電鍍溶液中之該整平劑係選自由聚乙烯亞胺、聚醯胺基胺、二烷基胺、三烷基胺、芳烷基胺、三唑、咪唑、四唑、苯並咪唑、苯並三唑、哌啶、嗎啉、哌嗪、吡啶、噁唑、苯並噁唑、嘧啶、喹啉、異喹啉、及環氧鹵丙烷(epihalohydrin)所組成之群組。
在諸多實施例中,該電鍍溶液中之該抑制劑係選自由聚乙二醇、聚環氧乙烷、聚丙二醇及聚環氧丙烷所組成之群組。在一些實施例中,將該基板之該表面暴露至包含加速劑化合物之該預加速溶液係在第一腔室中執行,且將該金屬電鍍至該等特徵部中以部分地填充該等特徵部係在第二腔室中執行。在一些實施例中,將該基板之該表面暴露至包含有加速劑化合物之該預加速溶液時,該第一腔室係在次大氣壓下操作。在一些實施例中,在(c)期間形成金屬柱,其頂表面以小於(c)中該電鍍之前該等特徵部之底表面而偏離共平面性。在一些實施例中,在(c)該電鍍期間形成柱,其非均勻性小於(c)中該電鍍之前該光阻層中之該等特徵部。
在一些實施例中,該方法進一步包括 : 在該光阻層中之該等特徵部被完全填充之前,停止(c)中的電鍍金屬;將該基板之至少該表面浸入包含有該金屬之離子及一添加劑組成之一第二電鍍溶液中,該添加劑組成不同於(b)及(c)中所使用之電鍍溶液中之組成;以及在使該等特徵部接觸第二電鍍溶液時,將更多該金屬電鍍至該光阻層中之該等特徵部中,以進一步填充該等特徵部。在一些實施例中,該第二電鍍溶液包括更大濃度的整平劑及加速劑,其大於(b)及(c)中所使用之該電鍍溶液中所存在的。
在一些實施例中,該方法進一步包括 : 在該光阻層中之該等特徵部被完全填充之前,停止(c)中之電鍍該金屬;再次將該基板之該表面暴露於該預加速溶液中,並使部分電鍍有該金屬之該基板之該表面變成實質上被該加速劑化合物所飽和;以及使用一第二電鍍溶液,將額外金屬電鍍至該光阻層中之該等特徵部中。在一些實施例中, (c)中之該電鍍產生金屬柱,其為晶圓級封裝之一構件。在一些實施例中,該方法進一步包括於該等金屬柱與錫銀組成間形成一接點。在諸多實施例中,該基板上之該光阻層中的該等特徵部為孔,且其中操作(c)中電鍍該金屬係在該等孔中形成金屬柱。在一些實施例中,該等孔之基底包含有一導電晶種層。
在一些實施例中,該光阻層中之該等特徵部具有至少約20至70 µm的平均深度。在一些實施例中,該光阻層中之該等特徵部具有至少約5 µm的平均深度。在一些實施例中,該光阻層中之該等特徵部具有最多約270 µm的平均深度。在一些實施例中,該光阻層中之該等特徵部具有至少約10至100 µm的平均寬度。在一些實施例中,該光阻層中之該等特徵部在最深與最淺特徵部之間具有至少約5 微米的深度差。在一些實施例中,該光阻層中之最淺特徵部比該光阻層中之最深特徵部短至少約5%。在一些實施例中,該光阻層中之最淺特徵部比該光阻層中之最深特徵部短至少約10%。在一些實施例中,該光阻層中至少一些該等特徵部具有介於約1 : 2與10 : 1之間的深寬比。
在諸多實施例中,在(c)中之電鍍期間,最深特徵部在該電鍍溶液中具有厚度小於約50微米之質傳邊界層。在一些實施例中,在(c)中之電鍍期間,該基板表面附近之流體速度介於約0.1與1.0 m/s之間,且該流體流至少部分為層流。在一些實施例中,在(c)中之電鍍期間,整平劑擴散至淺特徵部快於深特徵部,從而相較於深特徵部,其降低了淺特徵部的電鍍速率。在一些實施例中,該等深特徵部之至少一者比該等淺特徵部之至少一者深至少5%。
所揭示實施例之此些及其他特徵將於下參考相關附圖以詳加描述。
背景及概要
本文提供用於在晶圓級封裝(WLP)及其他應用中之半導體基板上產生金屬柱及/或凸塊之可接受特徵部非均勻性的方法及設備。如本領域技術人員一般理解的,晶圓級封裝是指在積體電路(IC)仍是晶圓一部分時進行封裝的技術,其與將晶圓切成各個電路(晶粒)而後對其進行封裝之習知方法相反。
透過微影遮罩或光阻(PR)之電鍍經常用於形成先進半導體裝置製造中(例如WLP應用中)之金屬凸塊及柱。使用遮罩式電鍍(through-mask electroplating)之典型製程可能涉及以下製程操作。首先,基板(例如,具有平坦顯露表面之半導體基板)被塗上薄導電晶種層材料(例如,Cu),其可透過任何合適方法來沉積,例如物理氣相沉積(PVD)。 接著,非導電遮罩層(例如PR)沉積在晶種層上並被圖案化以定義出凹入特徵部(例如,圓形或多邊形孔)。該圖案化顯露出每一凹入特徵部之底部處的晶種層。圖案化之後,基板之顯露表面包括場區域中之非導電遮罩部分以及凹入特徵部之底部的導電晶種層。
遮罩式電鍍(或於使用PR之例子中,阻劑式電鍍)可能涉及將基板設置於電鍍設備中,以在基板周緣處與晶種層進行電接觸 。該設備容納陽極及電解液,該電解液含有旨在用於電鍍之金屬離子。對基板進行陰極偏壓並浸入電解質溶液中,該電解質溶液可提供金屬離子,其在基板表面處被還原,如下方程式所述,其中M為金屬(例如銅),而n為還原過程中轉移的電子數 :Mn+
+ne-
→M0
由於導電晶種層僅在凹入特徵部之底部處暴露於電解質溶液,故例如遮罩式電鍍製程所促進之電化學沉積僅發生於凹入特徵部內,而不發生於場(例如暴露於電解質溶液之遮罩或光阻的頂層)上。因此,遮罩式電鍍可用於至少部分地以金屬填充遮罩中之凹部。最後,電鍍之後,可透過習知剝除方法移除遮罩或PR,因而導致基板具有若干自立之金屬凸塊或柱。
通常期望凹入特徵部內的沉積速率為均勻,即在製程結束時,每一特徵部具有近似之沉積金屬高度並因此為共平面。然而,當凹入特徵部具有實質上不同深度時,均勻之沉積速率可能就不是所期望的,因為在剝除遮罩或PR後之金屬凸塊或柱高度將呈不均勻及/或非平面。圖1說明當凹入特徵部具有實質上不同深度時可能出現的問題, 例如,呈現至少約5%變化之深度,例如介於約5%至約20%之間。WLP結構100具有定義出凹入特徵部107及108之圖案化PR 105,其中例如特徵部107之深度可比特徵部108之深度小了大約5%至大約20%。 結構100亦具有晶種層103及層101。層101可為例如厚度介於約2與20μm之間之聚醯亞胺層。層101可沉積為被圖案化而後被固化之濕式旋塗膜。晶種層103(厚度可介於5與600 nm之間)可使用物理氣相沉積(PVD)製程來沉積。
使用如上所述之習知製程,在電鍍結構100之後形成結構110。形成柱117及118。由於每一凹入特徵部107及108中之沉積速率近似,故相對於基板之高度差近似,使得柱117實質上高於特徵部118。最後,結構120是剝除PR 105及晶種層103顯露部分的結果。可看出,柱117之高度保持實質上高於柱118之高度。在某些情況下,此差異可能至少約1 µm。對於WLP應用,不希望因不同柱高度而引起非均勻性。
共平面性可利用蝕刻製程(例如電化學蝕刻或拋光製程)來改善,以降低較高柱的高度。在一些實施例中,化學機械平坦化(CMP)製程係用以回蝕柱,其可去除PR或遮罩。取決於下游製程,可能需重新塗佈遮罩或PR,其可能既昂貴又耗時。可替代的蝕刻製程為電氧化法,其可用於去除鍍覆金屬以改善共平面性,而無需去除遮罩或PR。若下游製程使用相同的遮罩或PR,則可能期望是此等方法。電氧化金屬去除在美國專利申請案第16/040,407號(Thorkelsson等人)中進一步解釋,其全部內容皆特此併入作為參考。
用以獲得改善均勻性之可替代製程為電鍍製程,其在深特徵部中(或特徵部內的深處)電鍍較快,而在淺特徵部中電鍍較慢。此可透過謹慎控制沉積條件來實現,尤其是在限制整平劑進入特徵部(尤其是特徵部深處)之質傳條件下使用電鍍添加劑(如整平劑)。在某些實施例中,此係透過將基板之表面在暴露於電鍍溶液之前暴露於預加速溶液中,並結合在電鍍溶液中使用加速劑鈍化整平劑來實現。如下參考圖2及3A-B所述,用加速劑分子來預處理表面得以使深與淺特徵部之金屬沉積速率在開始時相對地高。但隨著時間經過,在電鍍期間,加速鈍化整平劑將擴散至特徵部中,其先到達淺特徵部的底部。整平劑將鈍化淺特徵部中的加速劑,減慢淺特徵部中的沉積速率,而深特徵部中的沉積速率仍較高。此使得深特徵部與淺特徵部之間有差別鍍覆速率,其允許較深特徵部得以在整平劑擴散至特徵部之底部並使沉積速率達均一之前填充至一高度,使頂部相較於基板的高度與淺特徵部相同。在一些實施例中,本文所述之差別鍍覆速率可與如上所述之電氧化法結合。
使用引起深與淺特徵部間之差別鍍覆速率的預加速溶液及電鍍浴改善或至少平衡諸多競爭性製程品質。例如,製程品質(如晶粒內(WID)均勻性、特徵部內(WIF)均勻性、晶圓內(WIW)均勻性、電鍍速度及電鍍純度)可各自或全部獲得改善及/或最佳化。如本文所指,術語“非均勻性”及“均勻性”一般是指相對於基板之金屬(鍍在基板上目標特徵部中)高度所觀察到的變化。 因此,改善非均勻性涉及降低至少一製程品質(例如WID)之不希望有的變化。術語
在此描述中,術語“半導體晶圓”或“半導體基板”,或簡稱為“基板”係指在其本體內任何地方具有半導體材料之基板,且本領域技術人員理解半導體材料不需要暴露。半導體基板可包括形成在半導體材料上方之一或更多介電層及導電層。半導體裝置產業中所使用之晶圓通常是圓形半導體基板,其可具有例如200 mm、300 mm或450 mm直徑。以下詳細描述敘述電化學鍍覆,亦簡稱為“電鍍”或“鍍覆”,及隨後蝕刻鍍覆於晶圓上之材料。然而,本領域技術人員將知悉,存在本文所述者之合適的替代實施方式,並所揭示之電鍍操作可在由諸多材料製成之諸多形狀及尺寸的工件上執行。除了半導體晶圓之外,可利用所揭示之實施方式的其他工件包括諸多製品,例如印刷電路板(PCB)及/或類似者。
本文提供之方法及設備可用於產生金屬之可接受特徵部非均勻性,金屬係電沉積於提供於半導體基板上之貫穿遮罩或PR中所形成的凹入特徵部中, 例如金屬係以金屬柱及/或凸塊形式沉積。可使用的金屬示例包括 : 銅(Cu)、鎳(Ni)、鈷(Co)、錫(Sn)及其諸多合金。在某些實施例中,所列金屬之合金包括與例如貴金屬(如金,Ag)一起形成之彼者,其中貴金屬是少量存在,例如為5原子%或更少。
如本文所用之術語“特徵部”可指基板上未填充、部分填充或完全填充的凹部。同樣地,術語“遮罩式特徵部”係指形成在例如光阻(PR)層之介電遮罩層中之未填充、部分填充或完全填充的凹入特徵。此等遮罩式特徵部係形成在導電晶種層上。因此,具有未填充或部分填充之遮罩式特徵部的基板可包括顯露之不連續金屬層及顯露之介電層。在某些實施例中,暴露之不連續金屬層可透過位於介電層下方之額外導電層電性連接。在一些實施例中,PR層中之特徵部由上往下看向基板時可具有不同深度、不同負載、不同形狀及其組合。在一些實施例中,當從上方看時,基板之一些特徵部可具有圓形、長方形或矩形形狀。如本文中所討論,深特徵部比淺特徵部具有更大深度,且深特徵部可比淺特徵部深至少約5%、10%、15%或20%。
儘管以下描述主要涉及半導體基板,但該等方法亦可應用於具有各種不同材料及電特性之其他類型的基板。另外,以下描述涉及圖案化光阻,但所述之方法亦可與各種非導電圖案化遮罩中之任一者一起使用。
如本文所用之術語“抑制劑”可指導致跨電解質-電極界面之電荷轉移的電阻整體增加的化合物。儘管不希望束縛於任何理論或作用機制,據信抑制劑(單獨或與其他浴添加劑組合)為表面動力學之極化化合物(polarizing compound),其導致跨越基板-電解液界面之壓降顯著增加。抑制劑既(1)相對於其中不存有抑制劑之區域,在其中存有抑制劑之區域增加基板表面的局部極化,且(2)整體上增加基板表面的極化。增加的極化(局部及/或整體上)對應到增加的電阻/阻抗,因而在特定施加電位下有較慢的鍍覆。
為了展現所欲之極化行為,抑制劑可能需要少量的鹵化物,例如氯化物或溴化物(例如,約50 ppm)。 氯化物在鍍覆製程期間亦未被顯著地消耗,而是隨著表面生長而停留在表面。鹵化物可充當抑制劑分子與晶圓表面之間的化學吸附橋。
在某些實施例中,抑制劑未被電化學處理所消耗,而是於電鍍期間隨著表面生長而停留在表面處。在某些實施例中,抑制劑並沒有隨著增加濃度或對流輸送而在極化上呈現明顯變異(增加)。 抑制劑可能不會顯著地併入沉積膜中,儘管其可能隨著時間而在浴中透過電解或化學分解而緩慢降解。
抑制劑通常是相對大的分子,在許多情況中,其本質上為聚合型(例如,聚環氧乙烷、聚環氧丙烷、聚乙二醇、聚丙二醇等)。抑制劑之其他示例包括帶有含S-及/或N-官能團之聚環氧乙烷及聚環氧丙烷、聚環氧乙烷與聚環氧丙烷的嵌段聚合物等。抑制劑可具有線性鏈結構或支鏈結構或兩者。通常在市售抑制劑溶液中有諸多分子量之抑制劑分子共存。部分由於抑制劑之大尺寸,相較於其他浴成分,此些化合物進入凹入特徵部之擴散可能相對較慢。
如本文所用之術語“加速劑”(尤其是銅鍍覆加速劑)為被化學轉化或可被化學轉化為強力結合或附著於鍍覆表面之物質的化合物。用加速劑預處理或在含有鹵化物/抑制劑之溶液中已使被還原之加速劑前驅物分子反應並與之鍵結的表面,比暴露於抑制劑/鹵化銅鍍溶液且未用或不含加速劑之相同表面顯著地呈較小極化。因此,加速劑傾向於局部降低與抑制劑存在相關之極化效應,因而局部提高電沉積速率。下降之極化效應在吸附加速劑最濃的區域中最為明顯(即,極化係以吸附加速劑之局部表面濃度的函數下降)。
鍍覆表面上之加速劑分子傾向於“漂浮”或停留在表面附近,因此在電鍍製程期間保持活性。雖然加速劑可能因鍍覆反應而變得強力吸附至基板表面上且一般在側向上表面固定,但加速劑一般不會顯著地併入膜中。因此,在金屬沉積時,加速劑保留在表面上。隨著凹部被填充,在凹部內之表面上的局部加速劑濃度增加。相較於抑制劑,加速劑往往是較小分子,並呈現更快擴散到凹入特徵部中。
雖然不欲束縛於任何特定模型或理論,但吾人認為加速劑與金屬的鍵結非常強,且當鍵結隨著在其處添加銅分子而斷裂時,其會迅速與另一表面銅分子反應而不是脫附而離開表面。因此,在沒有任何外部作用從界面主動除去加速分子下(例如透過化學或電化學蝕刻、表面磨蝕或與加速劑去活性整平化合物反應),低程度的極化維持相當長的時間(數十分鐘)。
在某些實施例中,加速劑分子為巰基-烴基磺酸,其中烴為甲基、丙基、丁基等。在某些實施例中,加速劑分子為二巰基-烴基-磺酸,其中烴亦是甲基、丙基、丁基等。示例性加速劑包括,但不限於,二巰基丙烷磺酸、二巰基乙烷磺酸、巰基丙烷磺酸、巰基乙烷磺酸、雙-(3-磺丙基)二硫化物(SPS)及其衍生物。
如本文所用之術語“整平劑”可指加速劑鈍化整平劑。 如同所有整平化合物一般,當存在時,其淨效果是相對於較凹入區域而降低表面之較顯露區域的鍍覆速率。此結果與其不存在下自然發生的情況相反 : 顯露區域因鍍溶液中之化學遷移及暴露於電場作用下而將鍍覆更快。加速劑鈍化整平劑透過干擾基板表面顯露區域上之加速劑活性來促進整平。此可透過增加其上吸附有加速劑之表面的極化來實現,尤其是在含有抑制劑及鹵化物的鍍溶液中。在含有加速劑鈍化整平劑之鍍溶液的作用下,含有加速劑之顯露區域的極化接近於抑制劑/及鹵化物存在下無加速劑之表面所呈現的極化。換言之,加速劑鈍化整平劑(單獨或與其他浴添加劑組合)作用為抑制劑,以抵消加速劑之去極化作用,尤其是在基板之顯露或稍微凹入部分中。
整平劑之局部濃度在某程度上係由質傳所決定。因此,整平劑主要作用在具有相對容易到達之幾何形狀的表面結構上,例如從表面突出或在淺凹部中的區域。此作用將電沉積層的表面「平滑化」。據信在許多例子中整平劑以等於或接近擴散限制速率的速率在基板表面反應或被消耗,因此,連續供應整平劑通常有利於隨著時間保持均勻的鍍覆條件。
整平劑化合物大體上是基於其電化學功能與影響而歸類為整平劑,且不需要特定化學結構或配方。然而,在某些實施例中,整平劑通常含有一或更多氮原子,例如胺、亞醯胺或咪唑基團。在某些實施例中,整平劑可替代地或額外地含有硫官能基團。某些整平劑包含一或更多五及六元環及/或共軛有機化合物衍生物。氮基團可形成環結構之一部分。在含胺之整平劑中,胺可為一級、二級、三級、或四級銨烷基胺。在一些例子中,胺可為芳基胺或雜環胺。示例性含氮整平劑化合物包括,但不限於,二烷基胺、三烷基胺、芳烷基胺、三唑、咪唑、三唑、四唑、苯並咪唑、苯並三唑、哌啶、嗎啉、哌嗪、吡啶、噁唑、苯並噁唑、嘧啶、喹啉、及異喹啉。通常使用咪唑及吡啶。整平劑之其他示例包括健那綠B(Janus Green B)與普魯士藍(Prussian Blue)。一些整平劑化合物包括乙氧基(ethoxy)基團。例如,一些整平劑包括與見於聚乙二醇或聚環氧乙烷者類似的通用骨幹,其帶有官能性地插至鏈上之胺基片段 (例如,Janus Green B)。一些整平劑化合物包括環氧化物(epoxide)基團。例性環氧化物包括,但不限於,環氧鹵丙烷(如環氧氯丙烷及環氧溴丙烷)及聚環氧化物化合物。有時使用具有兩個或更多環氧基團(其透過含醚之鍵聯接合在一起)之聚環氧化物化合物。一些整平劑化合物為聚合型。示例性聚合整平劑化合物包括,但不限於,聚乙烯亞胺、聚醯胺基胺、及胺與諸多氧環氧化物或硫化物之反應產物。非聚合整平劑之一示例為6-巰基-己醇。另一示例性整平劑為聚乙烯吡咯烷酮(PVP)。
整平劑化合物在美國專利公開案第2009/0139873號中進一步探討並描述,其整體內容皆併於此作為參考。製程流程
在阻劑式鍍覆中,鍍覆表面上之凹入特徵部從特徵部的底部到頂部鍍有金屬。通常,銅係從鍍浴中電鍍至PR塗覆矽晶圓中所定義的特徵部內,以產生用於WLP應用的柱。選擇鍍浴中硫酸銅溶液與例如硫酸所提供之銅,以提供可接受的鍍覆效能,鍍覆效能可在可接受之鍍覆速率下透過WID、WIW及WIF測量。重要的是控制特徵部內的沉積速率,以達到均勻填充,避免在特徵部內引入空孔,並避免產生結節、粗糙或過度隆起或裙邊。上述三種類型的添加劑有利於完成阻劑式填充,其共同作用以選擇性地增加或減少基板表面不同位置處的極化,或提供其他益處,例如提亮表面或細化晶粒結構。
在一些實施例中,首先將基板浸入或以其他方式接觸預加速溶液,以將加速劑吸附至凹入特徵部之底部處的晶種層中。在基板塗有預加速溶液後,將其浸入含有例如高濃度抑制劑及低濃度整平劑之電鍍溶液中。抑制劑及整平劑吸附至基板表面上,以極化電沉積。
在鍍覆的後期階段,尤其是若不同高度的特徵部繼續以相同速率填充時,所得之柱的頂面將具有不同高度。整平劑可用於抵消此效應。在習知電鍍製程中,整平劑之表面濃度在表面之顯露區域(即,不在凹入特徵部內)為最大,且此處對流最大。據信,整平劑(若其為某種化學類型)於表面上或其附近的區域處(一般情況下此處係以大於沉積物上其他位置處之速率進行鍍覆)取代加速劑、增加局部極化、並降低局部鍍覆速率。換言之,在習知製程中,整平劑傾向於至少部分地減小或消除加速化合物在表面之顯露區域(尤其是在突出結構處)的影響。 整平劑可透過作為擴散受限抑制化合物(其接著併入沉積金屬中)來影響極化。 在無整平劑下,特徵部可能傾向於呈半球形或過度填充而產生凸塊。因此,整平劑有利於產生相對平坦的沉積物。
對於WLP電鍍應用,整平劑可用於改善特徵部形狀(降低WiF非均勻性,例如透過使特徵部拱頂平坦化),或改善共平面性(降低晶粒內凸塊高度差異)。 在本文所揭示之某些實施例中,加速劑鈍化整平劑係用於在深與淺特徵部之間產生差別鍍覆速率的條件下。在相對低濃度下,整平劑向深特徵部的輸送可能受到擴散限制,因為整平劑分子遠在擴散至特徵部深處區域之前即擴散至深特徵部之上部及中間區。換言之,可控制局部電鍍條件,使整平劑之質通量在大多數特徵部之上部區明顯大於下部區。此些效果導致淺特徵部及所有特徵部上部區的電鍍速率降低。深特徵部可能以快於淺特徵部之總速率進行鍍覆,直到深特徵部被金屬填充至PR或其他遮罩之場區域附近為止。此謹慎平衡整平劑分子之質傳使得深特徵部中頂部相對於金屬沉積物之基板的高度接近淺特徵部中頂部相對於金屬沉積物之基板的高度,尤其是在電鍍製程結束時。
圖2為示出用以將金屬鍍至基板凹入特徵部中之相關操作示例的製程流程圖。在操作200中,將基板的表面浸入預加速溶液中。基板具有圖案化光阻(PR),其特徵部具有不同幾何特性,例如不同深度、不同形狀及/或不同負載。在一些實施例中,深特徵部之深度比淺特徵部之深度大至少5%。在特徵部之底部處是先前操作中沉積的金屬晶種層。預加速溶液包括加速劑分子,其吸附於特徵部之底部上,並附著至金屬晶種層。將基板之表面浸入預加速溶液中達充分時間,以使每一特徵部之底部被加速劑所飽和。精確的接觸時間、所使用之加速化合物及其濃度可能足以達到飽和狀態。在此飽和狀態下,較高的加速劑劑量(較高濃度及/或暴露時間)一般將導致表面的電化學特性無可測得之變化。
在操作210中,基板的表面接著被浸入電鍍溶液中。電鍍溶液可包括本文所述之加速劑、抑制劑及整平劑。在一些實施例中,電鍍溶液包括較低濃度之整平劑(與習知WLP電鍍浴相比),使得在電鍍期間,整平劑進入至少相對深特徵部之深處的輸送將受到擴散限制。相較於較深特徵部之底部,整平劑一般將更快地擴散至較淺特徵部的底部。
因此,如所預期的,在電鍍期間,整平劑擴散至淺特徵部的底部。 參見操作220。當整平劑到達淺特徵部之底部時,其鈍化吸附至特徵部底部之加速劑。可變化鈍化之機制,但一般是導致淺特徵部之底部表面的極化增加。增加極化進而降低鍍覆速率。值得注意的是,在此階段,整平劑尚未到達較深特徵部之底部。
隨著鍍覆繼續進行,深特徵部之鍍覆比淺特徵部快, 整平劑已到達淺特徵部的底部,但尚未擴散至深特徵部的底部,並鈍化吸附至底部表面上之加速劑。具有比淺特徵部(或至少特徵部之淺區)更低極化之深特徵部以較快速率進行鍍覆。
最終,在電鍍製程期間,整平劑擴散至深特徵部之底部及/或鍍覆金屬到達凹入特徵部之中至上位準。在此範圍中,整平劑分子在所有特徵部中與金屬及吸附之加速劑相互作用,因而鈍化加速劑。值得注意的是,當整平劑到達深特徵部之底部時,深特徵部中所形成之金屬柱頂部相對於基板之高度(或標高)更接近淺特徵部中所形成之金屬柱的頂部高度。換言之,特徵部之頂部接近共同平面。
在操作250中,電鍍製程結束,且深與淺特徵部形成至目標高度。 整平劑已至少部分地鈍化加速劑,並降低兩種類型特徵部的鍍覆速率。因此,整個特徵部的鍍覆速率相對均勻。電鍍可繼續進行,直到金屬柱達到目標高度為止。深特徵部中之金屬柱高度可大於淺特徵部中之金屬柱高度,但所有柱相對於基板的高度將為近似的,以增加基板之共平面性。
可選地,在操作260中,去除光阻(或遮罩)。光阻可透過諸多方法(例如灰化)來去除。去除光阻即產生具有複數金屬特徵部(包括柱部)的基板。
圖3A及3B示出進行處理(例如,圖2所示之製程流程圖所指)之半導體基板一部分的示意性剖面圖。如圖3A左上面板300中所示,開始該製程,其中基板之表面309被浸入含有加速劑分子302之預加速溶液中。表面309包括定義出淺特徵部307及深特徵部308之圖案化PR 305。特徵部307及特徵部308的底部包括金屬晶種層303,例如銅層。 在一些實施例中,金屬晶種層303至少部分地設置在層301上 (例如介電層,如氧化矽、或黏著層,如聚醯亞胺(PI))。本領域技術人員將理解,層301可位於一或更多其他層(圖中未示)上,其他層可包括半導體材料,例如矽(Si)、鍺(Ge)、矽鍺( SiGe)等。特徵部307與308之間的深度差異可能是由層301或引起不均一凹入特徵部深度之任何層所導致。
在某些實施例中,圖3A所示之結構可透過為半導體基板設置顯露支撐層301(例如,介電層)來製造。導電層(例如晶種層303)可透過任何合適方法(例如,物理氣相沉積(PVD))沉積在顯露支撐層301上。PR層305接著可透過例如旋塗沉積在晶種層303上。 PR層305可稍後透過光微影技術圖案化,以定義出凹入特徵部,例如淺特徵部307及深特徵部308。凹入特徵部的尺寸可能因應用而異,且通常可具有約5-250 µm的寬度及約1 : 2 -15 : 1的深寬比。在某些實施例中,在大尺寸(例如高度大於20 µm)柱應用所要求之高鍍覆速率下,要獲得WID、WIW及WIF指標之可接受非均勻性可能特別困難。
在面板300中,將基板暴露於預加速劑溶液中,使加速劑分子302吸附至金屬晶種層303之顯露部分上並可選地使其飽和。如所示,加速劑分子未吸附於PR層305中。吸附的加速劑分子降低特徵部307及308之底表面的極化,增加了電鍍速率。
在面板310中,將基板之表面309浸入電鍍溶液中。在某些實施例中,在電鍍期間,表面309可透過如圖3A所示顯露並連接至功率供應源(圖中未示)之晶種層303以進行陰極偏壓。可將表面309置於與陽極相對之電鍍槽中。此外,包圍表面309之電解質溶液的接觸表面包括待鍍於例如晶種層303上之金屬的離子。可將表面309浸入電解液中開始電鍍,以至少部分地以金屬填充凹入特徵部307及308。
電鍍溶液包含整平劑分子314及抑制劑分子316。抑制劑分子實質上比整平劑分子更多。抑制劑分子可快速擴散至深及淺特徵部兩者中,但其因吸附的加速劑302而無法吸附或與金屬晶種層303相互作用。濃度低得多的整平劑分子不會以與抑制劑分子相同的速率擴散至特徵部中。由於吸附的加速劑分子,金屬在特徵部307及308兩者中之沉積速率係高的。整平劑分子及抑制劑分子在操作310中示於特徵部307及308外部,但為便於繪製,在其他操作中將僅示於特徵部內。
在面板320中,特徵部被部分地鍍覆,從而分別在特徵部307及308中形成金屬柱327及328。特徵部307及特徵部308兩者中之鍍覆速率近似,導致柱327與柱328的高度相同,但相對於基板之柱327之頂部實質上高於柱328頂部,在一些實施例中至少高出10%。
另外,在面板320中,整平劑分子已開始擴散至淺特徵部307的底部,從而與吸附在柱327表面中之加速劑分子相互作用並對其鈍化。鈍化加速劑分子即增加了特徵部307之底部的極化。另外,鈍化加速劑分子得以使抑制劑分子與表面相互作用,進一步增加極化。由於極化與鍍覆速率具反比關係,因此淺特徵部307中之鍍覆速率在操作320中開始降低。整平劑分子尚未到達深特徵部308的底部,因此特徵部308中之鍍覆速率保持為高。
在面板330中,鍍覆繼續在淺特徵部307及深特徵部308中進行。在特徵部307中,更多整平劑分子已擴散至特徵部307的底部,從而完全鈍化加速劑分子。抑制劑分子能夠與特徵部307之底表面相互作用。此增加特徵部307之底表面的極化,因而降低鍍覆速率。柱327已成長為柱337。
在特徵部308中,整平劑分子已開始擴散至特徵部308的底表面,從而鈍化吸附至底表面中的加速劑分子,並增加底表面的極化。因此,特徵部308中之鍍覆速率也正在降低,但仍高於特徵部307中的鍍覆速率,從而使柱337頂部的高度“趕上”柱338頂部的高度。特徵部308中的柱338比特徵部307中的柱337厚,但柱338頂部相對於基板的高度仍小於柱337頂部的高度。
在圖3B之面板340中,整平劑分子已擴散至特徵部307及特徵部308之底表面並鈍化吸附在特徵部307及特徵部308底表面中之加速劑分子。因此,抑制劑分子能夠與淺特徵部307及深特徵部308兩者之底表面相互作用並增加其極化。兩特徵部之鍍覆速率因整平劑分子與抑制劑分子之相似作用而變得大致近似。此外,特徵部307已鍍覆至形成金屬柱347,而特徵部308已鍍覆至形成金屬柱348。在一些實施例中,當整平劑分子已擴散至特徵部308之底部並鈍化吸附至特徵部308底表面中之加速劑時,柱347與柱348相對於基板之頂部高度為近似。
在面板350中,特徵部307及特徵部308以近似的速率進行鍍覆,直到達到柱357與柱358的目標高度為止。由於整平劑及抑制劑與特徵部307及特徵部308之底表面的相互作用,沉積速率可能顯著減慢。
最後,在面板360中,將PR 329去除,留下柱357及358。 PR 305可透過各種操作來去除。在一些實施例中,使用單獨的製程腔室以去除PR。柱357及柱358具有不同高度,但其頂部相對於基板具有相同高度,從而導致共平面表面。
圖4-6示出在變化之特徵部中進行鍍覆的替代實施例。圖4-6中所述深及淺特徵部或具有其他類型之一些操作可能類似於上文已描述之操作,並可依類似方式執行。
在圖4之製程圖中,操作400-410及460分別實質上相似於如上所述之操作200-210及260。在操作420處,圖4之製程圖在操作420處不同於圖2之製程圖。關於如何使用整平劑而在深特徵部與淺特徵部之間產生差別鍍覆速率方面,操作420則類似於操作220。然而,在圖4之製程圖中,在整平劑已完全鈍化吸附至深特徵部之底部的加速劑之前,特徵部被鍍覆至目標高度。從整平劑先擴散至淺特徵部之底部的時刻開始,深特徵部將比淺特徵部具有更快的鍍覆速率,直到達到鍍覆之目標高度為止。此可能是增加產量的理想方式,因為一旦整平劑已鈍化加速劑,鍍覆速度即下降,從而需要更多時間才能達到目標高度。 透過選擇整平劑濃度及操作條件以限制整平劑向深特徵部擴散並因而限制加速劑鈍化及鍍覆速率下降,則深特徵部中之平均鍍覆速率可被最大化,從而提高產量。
在圖5之製程圖中,操作500-520及560分別實質上相似於如上所述之操作200-220及260。圖5之製程圖在操作550處不同於圖2之製程圖不同。在操作550中,將基板浸入第二電鍍溶液中。在一些實施例中,操作550係在整平劑已鈍化淺特徵部及深特徵部兩者中之加速劑之後發生。在一些實施例中,操作550係發生在深特徵部已鍍覆至頂部與淺特徵部近似的高度之後,但在特徵部已完全填充之前。第二電鍍溶液包括不同鍍覆化學,其不局限於不同類型之特徵部中對不同鍍覆速率的需求。可根據鍍覆物質、酸、加速劑、抑制劑、整平劑、對流、鍍覆速率等調整化學組成,以提供除共平面性以外的其他改進(例如,光滑表面光度(surface finish)、更高鍍覆速率及/或低雜質程度)。例如,操作510中之電鍍液可未含有加速劑化合物、如本文所討論之典型濃度的抑制劑、及用於增加極化(以與通向表面之通量速率成比例之方式增加)的整平劑,其中其濃度被最佳化至降低淺特徵部與深特徵部之間的對比。然而,第二電鍍溶液可能含有典型濃度的加速劑及抑制劑化合物,以及最佳化至控制沉積物純度、特徵部形狀等之整平劑化合物濃度。
在操作550中,使深及淺特徵部在第二電鍍溶液中鍍覆至目標高度。在一些實施例中,基板在第二電鍍溶液中時之鍍覆速率係快於整平劑已鈍化吸附至淺及深特徵部底表面中之加速劑之後的第一電鍍溶液中的鍍覆速率。在一些實施例中,操作520與550係在不同腔室(其可在同一電鍍工具上)中執行。 在其他實施例中,兩者鍍覆操作均在同一腔室中執行,但不同鍍液係在不同時間流入腔室中。
在圖6之製程圖中,操作600-660分別實質上相似於如上所述之操作200-26。圖6之製程圖與圖2之製程圖的不同之處在於,操作600-620可重複一或更多次。因此,在操作620中(其中整平劑已擴散至深特徵部之底部並鈍化加速劑),不以較低速率 (因整平劑及抑制劑所導致之較高極化)繼續進行鍍覆,可清洗基板並將其浸入相同或另一預加速溶液中,以使加速劑吸附在凹入特徵部之底表面上。重複操作610-620以繼續提供基板之深與淺特徵部之間的差別鍍覆速率。
當沉積在深及淺特徵部中之金屬的頂部在整平劑鈍化深及淺特徵部的底表面之前呈非共平面時,此可能是理想的。一旦整平劑已鈍化吸附至深特徵部底表面中的加速劑時,淺特徵部及深特徵部的鍍覆速率將近似,且將維持頂部之高度上的任何差異。透過重複加速劑之吸附及深與淺特徵部的擴散受限鈍化,可進一步改善共平面性。作用之質傳機制
在以上所示之方程式1中,微分表示每單位距離之整平劑濃度變化,DL
為相對於特徵部內位置之恆定擴散係數或擴散率,JL
為“擴散通量”, 其因次(dimension)為每單位面積每單位時間之物質(例如整平劑)的量。擴散通量可以例如mol m−2
s−1
的單位表示。
整平劑輸送係描述於圖7A所示之圖中,其為距特徵部底部之距離(即高度)的函數。在距特徵部底部之距離δ處為本體溶液,其具有表面上均一的濃度。整平劑濃度發生變化之距離δ跨越邊界層。隨著本體溶液中整平劑濃度下降,特徵部底部附近之通量減少。此外,整平劑鈍化加速劑期間,整平劑的表面濃度非常接近零。因此,置換反應相對於擴散過程非常快,且擴散過程為速率決定步驟。因此,跨邊界層之濃度差可在電鍍製程中保持相對恆定。
整平劑輸送亦描述於圖7B中,其中改變了本體溶液邊界層,而本體溶液中之整平劑濃度保持相同。如所示且由費克定律之比值所理解,邊界層越大,通量越低。換言之,較淺特徵部(其具有薄邊界層)中整平劑通量比在較深特徵部(其具有較厚邊界層)中大。在一些實施例中,邊界層的厚度係透過在電鍍操作期間控制電解液之對流特性來控制。一般而言,特徵部處溶液之速度及/或擾動越高,邊界層越薄,因而提高整平劑擴散至特徵部底部的通量。相反地,本體溶液之相對較低的局部速度及/或擾動因邊界層較厚而減小整平劑的通量。
在一些實施例中,特徵部之底部處的邊界層可具有小於約50 µm的厚度,或者介於約5至50 µm之間的厚度。在一些實施例中,溶液在基板表面上方的速度可於約0.1與1.0 m/s之間變化。溶液流亦可為層流或層流與擾流的組合。如流體動力學模型所預測,特徵部內的流動循環可於約0.1至1.0 mm/sec之間變化。在一些實施例中,邊界層在淺特徵部中比深特徵部更薄,相較於深特徵部,其降低了淺特徵部中之電鍍速率。組成物 預加速溶液
本文所揭示用於對基板之深及淺凹入特徵部進行差別鍍覆的實施例涉及在電鍍之前使加速劑吸附至凹入特徵部之底表面中。吸附加速劑可透過在允許加速劑吸附至表面上的條件下使基板與游離加速劑(或其他活化劑)接觸來實現。此可能涉及透過簡單噴塗、浸入或旋塗技術在短時間內進行暴露。在一些實施例中,加速劑將吸附至凹入特徵部之底表面上的金屬晶種層中,而不吸附或以最小吸附於被圖案化以定義出凹入特徵部之非導電PR或遮罩層中。
可使用各種預加速溶液,以提供用於預加速製程之加速劑。用於鍍銅之預加速溶液的示例為含有介於約0.05與10 g/L間之加速劑化合物的溶液。在一些實施例中,加速劑化合物濃度可為至少10 ppm或至少10,000 ppm。在一些實施例中,預加速溶液可包含巰基及/或二巰基烴基磺酸化合物於去離子水中。在一些實施例中,預加速溶液可包含巰基丙烷磺酸、二巰基丙烷磺酸、巰基乙烷磺酸、二巰基乙烷磺酸及/或雙-(3-磺丙基)二硫化物。在一些實施例中,加速劑吸附至凹入特徵部及顯露的場區域中,並執行選擇性去除步驟以從顯露的場區域中去除加速劑。在一些實施例中,加速劑前驅物吸附至凹入特徵部中,接著被處理以活化表面並減小極化。使加速劑吸附至基板之凹入特徵部中的技術及組成物可見於2008年11月11日公告之美國專利案第7,449,098號(Mayer等人),其相關部分特此併入作為參考。電鍍溶液
在一些實施例中,電鍍溶液可具有濃度水平為每升約85克(g/l)之銅離子(Cu),其由例如硫酸銅(CuSO4
)提供。一般而言,較高電鍍速率以相應高的速率消耗銅,因此必須使用高銅濃度以實現高極限沉積或鍍覆速率。電鍍溶液亦可具有濃度為145 g/l的酸,例如硫酸。高酸濃度增加第一電鍍浴的導電率,其將減小WIW及WID非均勻性。對於硫酸銅溶液與硫酸所製成之電鍍浴而言, 145 g/l的酸是約45°C溫度下100 g/l 銅離子不會導致銅形成硫酸銅晶體(從溶液沉澱出)之酸最高可接受濃度。在一些實施例中,電鍍的溫度介於約25與35℃之間。在一些實施例中,Cu比上酸的比率(為g/l : g/l)可為至少約32 : 180,介於約50 : 100與40 : 140之間、或介於約60 : 80與55 : 150之間。在其他實施例中,不同金屬被鍍覆至凹入特徵部中。
可用於本文揭示實施例中之電鍍溶液除了金屬離子及一或更多酸之外還含有抑制劑及整平劑分子。在一些實施例中,電鍍溶液亦可含有低濃度(例如小於約1 ppm)的加速劑化合物。在一些實施例中,在電鍍液中具有加速劑係抵消擴散受限整平劑往特徵部中遷移的作用。 抑制劑一般(但不總是)係以“過量”濃度存在,其可能至少為100 ppm。電鍍溶液中之抑制劑示例包括聚乙二醇、聚環氧乙烷、聚丙二醇及/或聚環氧丙烷。先前已吸附至凹入特徵部中之加速劑抑制凹入特徵部內抑制劑與表面的相互作用。一旦整平劑鈍化加速劑,抑制劑即可吸附並減緩沉積。因此,在一些實施例中,電鍍溶液中整平劑之濃度及質傳限制對鍍覆速率有最大的影響。
整平劑可以低濃度或以在銅鍍浴中小於幾ppm(幾百萬分之一)的濃度存在於溶液中。在一些實施例中,整平劑濃度可介於約0.1與50 ppm之間、介於約1與25 ppm之間、或介於約5與25 ppm之間。整平劑的濃度可根據所使用之特定化合物作變化。在一些實施例中,存在足夠低的整平劑濃度,以在整平劑鈍化淺特徵部底部中加速劑時與在整平劑鈍化深特徵部底部中加速劑時之間有相當長的時間延遲,例如,至少約1、5、10、15或20分鐘。在一些實施例中,存在於電鍍溶液中的整平劑可包括 : 聚乙烯亞胺、聚醯胺基胺、二烷基胺、三烷基胺、芳烷基胺、三唑、咪唑、四唑、苯並咪唑、苯並三唑、哌啶、嗎啉、哌嗪、吡啶、噁唑、苯並噁唑、嘧啶、喹啉、異喹啉、及/或環氧鹵丙烷。整平劑化合物在美國專利公開案第2009/0139873號中進一步探討並描述,其整體內容併於此作為參考。
在一些實施例中,本文所使用之整平劑可透過其在測試中之電化學響應來辨識。透過測量電化學響應(例如,伏安/極譜響應)並依照一組標準或模型對其進行表徵,即可確定該化合物作為加速劑鈍化劑的適用性。可採用諸多技術來辨識合適的整平劑化合物。在一些例子中,自動執行該關聯。 例如,模型可採取簡單閾限電化學響應的形式,當超過時表示存在合適的整平劑。
可透過諸多技術適當地測量並表徵電化學響應(作為自變項)。用於測量電化學響應之兩個基本舉例法包括(1)以恆定電流進行鍍覆並監測電極上的電位,以及(2)以恆定電位進行鍍覆並監測供應至電極的電流或電極上或溶液中的電流密度。在一些實施例中,該技術包括作為旋轉盤電極之電極。整平劑之電化學響應之測量及閾值的技術在美國專利案第9,309,604號(Mayer等人)中進一步描述,其為了此等相關目的而特此併入。
在一些實施例中,整平劑的電化學響應可透過如下過程測定 : (1)獲得由銅組成且無表面雜質之旋轉盤表面,例如,透過從硫酸銅與硫酸之無添加劑溶液將銅鍍至鉑旋轉盤電極上,(2)在(1)之後,用產生WLP填充製程中所用類型之加速劑來飽和旋轉盤電極之表面,例如,透過將表面暴露至新鮮製成之100 ppm甲磺酸溶液(於水中,亦含有1 g/L硫酸溶液)中,(3)透過在施加陰極電位時辨識鍍液中合適加速劑鈍化整平劑之基線電化學響應,來校準測試,(4)重複步驟(1)中準備新鮮經預加速之旋轉盤電極的過程,並在施加測試陰極電位時將其暴露至含有測試整平劑之溶液中,以及(5)確定測試整平劑是否引起基線電化學響應。亦可透過執行一系列不同水平濃度的測試,並將未知響應關聯至測試系列響應,來對響應進行校準,以測量溶液中整平劑的濃度。設備
圖8繪示預濕腔室之實施例,其配置為用於使預加速溶液飽和結構。在非排他性實施例中,潤濕工具810可用於在鍍覆之前用預加速溶液潤濕半導體基板。
潤濕工具810包括腔室812、用於支撐基板816(例如半導體晶圓)之基板基座814、以及用於旋轉基板基座814及基板816之機構818。在一實施例中,機構818能夠以每分鐘80至200轉(rpm)的範圍旋轉基板基座814及基板816。但在其他實施例中,可使用其他rpm值或範圍。例如,可在範圍低端使用40、30、20或更小的rpm值,且可在範圍高端使用200、300、400或更高的rpm值。應注意的是,雖然本文可提供特定的RPM值及/或範圍,但可使用任何合適的rpm值或範圍。如此,本文所提供之具體值或範圍僅為示例性,不應解釋為限制性。
潤濕工具810亦包括潤濕溶液分佈系統820,其包含用於儲存一或更多潤濕溶液之一或更多潤濕溶液槽822、用於測量並調整儲於槽822中之一或更多潤濕溶液pH之pH控制系統824、用於選擇性地加熱潤濕溶液之加熱器826、去離子(DI)供應源828、三通閥830及設於腔室812內之噴嘴832。
保持在槽822中之潤濕溶液可包括本文所述之預加速溶液以及以下一或更多者 : (a)無機酸、(b)有機酸、( c)水中的溶解氣體、(d)水中的溶解二氧化碳、(e)去離子水、(f)去離子水及除氣水、(g)碳酸、(h)硫酸及(i)甲磺酸。
pH控制系統824係佈設成監測保持於槽中之溶液的pH。在諸多實施例中,pH控制系統824可藉由pH探針、導電率儀、密度儀或其組合來測量潤濕溶液的組成。在諸多實施例中,至少一潤濕溶液的pH保持在2.0或更低。在其他實施例中,一潤濕溶液可具有2.0或更低的pH,而第二潤濕溶液具有2.0或更高的pH。潤濕溶液的pH可透過pH控制系統824根據需求進行調整 : 若需降低pH,則注入酸;若需提高pH,則注入鹼;若需提高或降低pH,則加入去離子水(其pH通常為略低於中性或7.0);或者注入氣體以提高或降低pH。 例如,可使用二氧化碳氣體以降低潤濕溶液的pH。
加熱器826可為能夠加熱保持在儲存槽822中之一或更多潤濕溶液的任何類型加熱器。在諸多非排他性實施例中,加熱器826能夠在20至50℃的溫度範圍內加熱一或更多潤濕溶液。
三通閥830可選擇性地打開及關閉,以將保持在儲存槽822中之一或更多潤濕溶液及/或去離子水從供應源828供應至噴嘴832。在可替代實施例中,可控制閥830以同時將潤濕溶液及去離子水供應至噴嘴832。
噴嘴832繪示為位於腔室812之頂部,用於將潤濕溶液及/或去離子水直接向下噴至基板816之頂表面上。在其他實施例中,噴嘴832可設置於腔室812之側壁上或附近,且/或可在腔室812內不同位置處提供多個噴嘴832(未示出)。無論噴嘴832之數量及/或位置為何,其目的是為了在基座818上旋轉時將潤濕溶液及/或去離子水供應至基板816的頂表面上。在另其他非排他性實施例中,噴嘴832可以每分鐘0.6至2.4升的速度供應潤濕溶液及/或去離子水。
潤濕工具810亦可選地包括真空泵834及閥836。當閥836打開且泵834運轉時,即在腔室812內產生真空壓力。在諸多非排他性實施例中,真空壓力可在25至100托耳(Torr)的範圍內,且具有約70 Torr的設定點。應理解的是,此些Torr值/範圍僅是示例性,且可使用其他值/範圍。在另其他實施例中,潤濕工具810可不包括真空泵834。 在其例子中,腔室812保持在大氣壓或接近大氣壓。
潤濕工具810進一步包括排放氣體供應源838及閥840。當閥840打開時,來自供應源838的氣體被排放至腔室812中。在諸多實施例中,該氣體為氮、氬及/或大氣。在另其他實施例中,腔室812內之排放壓力於740至760 Torr的範圍內。
潤濕工具810亦包括排出口842、排出閥844及可選地再循環站846。當閥844打開時,腔室812中之潤濕溶液及/或去離子水通過排出口842被移除。在可選實施例中,再循環站846可用於清潔並過濾排出的濕潤溶液及/或去離子水,以便可重複使用。
系統控制器848係用以在基板816潤濕之前、期間及之後控制潤濕工具810的操作。根據諸多實施例,系統控制器848控制諸多元件,例如pH控制系統824、加熱器826、真空泵834及閥830、836、840與844,以協調基板816之潤濕,如下更詳細敘述。
系統控制器848通常包括用於儲存系統控制軟體或代碼電腦之一或更多非暫態電腦可讀媒體裝置以及用於執行代碼之一或更多處理器。術語“非暫態電腦可讀媒體”一般用於指稱媒體如主記憶體、輔助記憶體、可攜式儲存器,以及儲存裝置,如硬碟、快閃記憶體、碟片驅動機記憶體、CD-ROM及其他形式的永久記憶體,並且不應被解釋為涵蓋暫態的主體(如載波或訊號)。處理器可包括CPU或電機、多個CPU或電腦、類比及/或數位輸入/輸出連接、電機控制器板等。
在某些實施例中,運行或執行系統控制軟體或代碼的系統控制器848管理工具810之全部或至少大多數活動,包括如控制潤濕操作之時序、流速、潤濕溶液及/或去離子水之pH位準及/或溫度、製程腔室812內之壓力位準、基板816至腔室812中的引入及去除等此類活動。
系統控制器848亦可包括使用者介面(未示出)。 使用者介面可包括顯示螢幕、指示工具810之操作參數及/或製程條件的圖形軟體顯示器、以及允許人操作員與工具810連接之使用者輸入裝置,例如指向裝置、鍵盤、觸控螢幕、麥克風等。
圖9示出其中可發生電鍍之電鍍槽的示例。通常,電鍍設備包括一或更多電鍍槽,而基板(例如晶圓)在其中進行處理。圖9中僅示出一個電鍍槽,以保持清晰。為了最佳化自下而上的電鍍,可將添加劑(例如,加速劑、抑制劑及整平劑)添加至電解液中; 然而,具有添加劑之電解液可能以不希望的方式與陽極反應。因此,鍍槽之陽極及陰極區域有時以膜隔開,使得不同組成的鍍溶液可使用於每一區域中。陰極區域中的鍍溶液稱為陰極液;而在陽極區域中,為陽極液。可使用若干工程設計,以將陽極液及陰極液引入鍍覆設備中。在本文討論使用多個鍍溶液的實施例中,例如圖5之製程圖,一個電鍍槽可用於一鍍溶液,而不同電鍍槽用於不同電鍍溶液。
參考圖9,其示出根據一實施例之電鍍設備901的示意性剖面圖。 鍍浴903含有鍍溶液(具有本文所提供的組成),其以位準905示出。此容器之陰極液部分適於將基板接收於陰極液中。晶圓907浸入鍍溶液中並被“殼式(clamshell)”基板固持件909所固持住,殼式基板固持件安裝於可旋轉心軸911上,旋轉心軸使得殼式基板固持件909與晶圓907得以一起旋轉。殼式鍍覆設備(具有適用於本發明之態樣)之一般說明描述於授予Patton等人之美國專利案第6,156,167號及授予Reid等人之美國專利案第6,800,187號中,其整體內容併於此作為參考。
陽極913設置於鍍浴903內之晶圓下方,並以膜915(較佳為離子選擇膜)與晶圓區域隔開。例如,可使用Nafion™陽離子交換膜(CEM)。陽極膜下方之區域通常稱為“陽極腔室”。離子選擇陽極膜915允許鍍槽之陽極與陰極區域之間的離子連通,並防止陽極處所產生的顆粒進入晶圓附近而污染晶圓。陽極膜亦可用於在鍍覆製程期間重新分配電流,因而改善鍍覆均勻性。合適之陽極膜的詳細描述提供於授予Reid等人之美國專利案第6,126,798號及第6,569,299號中,其兩者整體內容均併於此作為參考。離子交換膜(例如陽離子交換膜)特別適用於此些應用。此些膜通常由離聚物材料製成,例如含有磺酸基團之全氟化共聚物(例如Nafion™)、磺化聚醯亞胺及本領域技術人員已知適合於陽離子交換之其他材料。合適之Nafion™膜的選定示例包括可獲自Dupont de Nemours公司之N324及N424膜。
在鍍覆期間,來自鍍溶液之離子沉積在基板上。金屬離子必須擴散通過擴散邊界層並進入TSV孔或其他特徵部。協助擴散之典型方法是透過泵917所提供之電鍍溶液的對流。另外,可使用振動攪動或聲波攪動構件以及晶圓旋轉。例如,振動轉換器908可附接至殼式基板固持件909。
鍍溶液係透過泵917連續地提供至鍍浴903。一般,鍍溶液向上流過陽極膜915及擴散板919到達晶圓907的中心,接著徑向朝外橫跨晶圓907。鍍溶液亦可從鍍浴903的側邊提供至該浴的陽極區域中。鍍溶液接著從鍍浴903溢流至溢流容器921。鍍溶液接著被過濾(未示出),並返回泵917,從而完成鍍溶液的再循環。在鍍槽之某些配置中,不同的電解液係循環通過鍍槽中含有陽極的部分,並使用微滲透膜(sparingly permeable membranes)或離子選擇膜來防止與主鍍溶液混合。
參考電極931係位於鍍浴903外之分離腔室933中,其腔室透過來自主鍍浴903之溢流來補充。可替代地,在一些實施方式中,參考電極係設為盡可能地靠近基板表面,且參考電極腔室藉由毛細管或透過另一方法連接至晶圓基板之側邊或晶圓基板正下方。在一些較佳實施例中,該設備進一步包括接觸感測引線,其連接至晶圓周緣並配置成感測晶圓周緣處之金屬晶種層的電位,但不攜帶任何電流至晶圓。
當期望以受控電位進行電鍍時,通常採用參考電極931。參考電極931可為各種常用類型中的一者,例如汞/硫酸汞、氯化銀、飽和甘汞或銅金屬。除了參考電極之外,與晶圓907直接接觸的接觸感測引線可用於一些實施例中,以達更精確的電位測量(未示出)。
直流(DC)功率供應源935可用以控制流向晶圓907的電流。功率供應源935具有負極輸出引線939,其透過一或更多滑環、電刷及觸點(未示出)而電性連接至晶圓907。功率供應源935之正極輸出引線941電性連接至位於鍍浴903中的陽極913。功率供應源935、參考電極931及接觸感測引線(未示出)可連接至系統控制器947,其除了其他功能外尤其能對電鍍槽之元件提供電流及電位的調變。例如,控制器可允許以電位控制及電流控制方式進行電鍍。控制器可包括程式指令,其指定需施加至鍍槽之諸多元件的電流及電壓位準,以及需改變此些位準的時間。當施加正向電流時,功率供應源935將晶圓907偏壓成具有相對於陽極913之負電位。此導致電流從陽極913流向晶圓907,且電化學還原反應(例如Cu2+
+ 2 e-
= Cu0
)發生在晶圓表面(陰極)上,其造成導電層(如銅)沉積在晶圓的表面上。惰性陽極914可安裝在鍍浴903內之晶圓907下方,並以膜915與晶圓區域隔開。
該設備亦可包括加熱器945,用於將鍍溶液之溫度維持於特定位準。鍍溶液可用於將熱傳遞至鍍浴之其他元件。例如,當將晶圓907裝載至鍍浴中時,可開啟加熱器945及泵917,以使鍍溶液循環通過電鍍設備901,直到整個設備的溫度變得實質上均勻為止。在一實施例中,加熱器係連接至系統控制器947。系統控制器947可連接至熱電偶,以接收電鍍設備內鍍溶液溫度的反饋,並確定是否需額外加熱。
控制器通常將包括一或更多記憶體裝置及一或更多處理器。處理器可包括CPU或計算機、類比及/或數位輸入/輸出連接、步進電機控制器板等。在某些實施例中,控制器控制電鍍設備的所有活動。含有用於根據本實施例控制製程操作之指令的非暫態機器可讀媒體可耦接至系統控制器。
通常,將有與控制器947相關聯之使用者介面。該使用者介面可包含顯示螢幕、設備及/或製程條件之圖形化軟體顯示器、及使用者輸入裝置(例如指向裝置、鍵盤、觸控螢幕、麥克風等)。用於控制電鍍製程之電腦程式代碼可用任何習知電腦可讀程式語言編寫 : 例如,組合語言(assembly language)、C、C ++、Pascal、Fortran或其他。已編譯之目標代碼或腳本係透過處理器來執行,以執行程式中標識的任務。根據本文實施例可使用之鍍覆設備的示例為Lam Research Saber工具。電沉積可在形成較大電沉積設備之構件中執行。
圖10示出示例性電沉積設備之頂部圖示意。電沉積設備1000可包括三個分開的電鍍模組1002、1004及1006。電沉積設備1000亦可包括配置為用於諸多製程操作之三個分開的模組1012、1014及1016。例如,在一些實施例中,模組1012、1014及1016中之一或更多者可為旋轉清洗乾燥(SRD)模組。在其他實施例中,模組1012、1014及1016中之一或更多者可為電填充後模組(PEM),其每一者配置成執行例如基板之邊緣斜角去除、背側蝕刻及酸清洗之功能(在基板已被電鍍模組1002、1004及1006之一者處理後執行)。
電沉積設備1000包括中央電沉積腔室1024。中央電沉積腔室1024為將用作電鍍溶液之化學溶液容納於電鍍模組1002、1004及1006中的腔室。電沉積設備1000亦包括注入系統1026,其可儲存並輸送用於電鍍溶液之添加劑。化學稀釋模組1022可儲存並混合要用作蝕刻劑之化學物質。過濾及泵送單元1028可過濾用於中央電沉積腔室1024之電鍍溶液,並將其泵送至電鍍模組。
系統控制器1030提供需用以操作電沉積設備1000之電子及介面控制。系統控制器1030(其可包括一或更多物理或邏輯控制器)控制電沉積設備1000之一些或全部特性。
透過系統控制器1030之類比及/或數位輸入連接件,可從諸多製程工具感測器提供用以監測製程的信號。用以控制製程之信號可在製程工具之類比及數位輸出連接件上輸出。可被監測之製程工具感測器的非限制性示例包括質量流量控制器、壓力感測計(例如壓力計)、熱電偶、光學位置感測器等。經適當程式化之反饋及控制演算法可與來自此些感測器的數據一起使用,以維持製程條件。
交遞工具1040可從基板晶舟(例如晶舟1042或晶舟1044)中選擇基板。晶舟1042或1044可為前開式晶圓傳送盒(FOUP)。FOUP為外殼,其設計成將基板牢固且安全地固持於受控環境中,並允許基板得以透過配有適當裝載埠及機器人裝卸系統的工具被移出進行處理或測量。該交遞工具1040可使用真空附接或一些其他附接機構來固持基板。
該交遞工具1040可與晶圓裝卸站1032、晶舟1042或1044、轉移站1050或對準器1048相接。從轉移站1050,交遞工具1046可獲接基板。轉移站1050可為交遞工具1040及1046可在不通過對準器1048下來回傳遞基板之一狹槽或一位置。然而,在一些實施例中,為確保在基板適當地對準於交遞工具1046上,以精確輸送至電鍍模組,該交遞工具1046可用對準器1048對準該基板。交遞工具1046亦可將基板傳送至電鍍模組1002、1004或1006中之一者或至配置用於諸多製程操作之三個分開模組1012、1014及1016中之一者。
根據上述方法之製程操作的示例可如下進行 : (1) 在電鍍模組1004中將銅或另一材料電沉積至基板上; (2)在模組1012中,於SRD中清洗並乾燥基板; (3)在模組1014中執行邊緣斜角移除。
配置成允許基板經過依序之鍍覆、清洗、乾燥及PEM製程操作之有效循環的設備對於在製程環境中實施使用可能是有用的。為達於此,模組1012可配置為旋轉清洗乾燥器及邊緣斜角移除腔室。具有此等模組1012時,基板將僅需在電鍍模組1004與模組1012之間轉移,以進行銅鍍覆及邊緣斜角移除(EBR)操作。在一些實施例中,本文所述之方法將在包含有電鍍設備及步進機的系統中實施。
電沉積設備1100之可替代實施例示意性地示於圖11中。在此實施例中,電沉積設備1100具有一組電鍍槽1107,其每一者含有呈一對或多 “雙(duet)” 配置之電鍍浴。除了電鍍本身,該電沉積設備1100可執行各種其他電鍍相關製程及子步驟,例如旋轉清洗、旋轉乾燥、金屬及矽濕式蝕刻、無電鍍沉積、預濕與預化學處理、還原、退火、電蝕刻及/或電拋光、光阻剝除、及用預加速溶液之表面預活化(舉例用)。電沉積設備1100在圖11中是由上往下示意地呈現,且在圖示中只顯示單層(level或 “floor”),但此領域中具有通常技術者當瞭解,此等設備(如Lam SabreTM
3D工具)可具有彼此上下「堆疊」之兩層或更多層,且每一者可能具有相同或不同類型之處理站。
再次參考圖11,待電鍍之基板1106一般係透過前端裝載FOUP 1101送至電沉積設備1100,在此示例中,基板1106係藉由前端機器人1102從FOUP 被帶到電沉積設備1100之主基板處理區,前端機器人1102可取出基板1106(由心軸1103驅動)並多維度地將其從接取站(本示例示出兩前端接取站1104及兩前端接取站1108)中之一者移動到另一者。前端接取站1104及1108可包括例如預處理站、旋轉清洗乾燥(SRD)站。前端機器人1102之側至側的橫向移動係利用機器人軌道1102a來完成。每一基板1106可被由心軸1103驅動之杯狀/錐狀組件(未示出)所固持,心軸1103連接至馬達,且馬達可附接至安裝架1109。在此示例中亦示出四「雙」電鍍槽1107,總共有八個電鍍槽1107。系統控制器(未示出)可耦接至電沉積設備1100,以控制電沉積設備1100之一些或全部特性。系統控制器可被程式化或以其他方式配置,以根據前文所述之製程執行指令。系統控制器
在一些實施方式中,控制器為系統之一部分,其可為上述示例之一部分。此等系統可包括半導體處理設備,而半導體處理設備包含一處理工具或複數工具、一腔室或複數腔室、一處理平台或複數平台、及/或特定處理構件(晶圓基座、氣流系統等)。此些系統可與電子設備結合,以控制半導體晶圓或基板處理前、處理期間及處理後之操作。該等電子設備可指"控制器",且可控制該系統或複數系統之諸多構件或次部件。決定於處理需求及/或系統類型之控制器可程式化,以控制本文所揭示之任何製程,包括處理氣體之傳送、溫度設定(如加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、射頻匹配電路設定、頻率設定、流速設定、流體傳送設定、位置及操作設定、晶圓轉移(進出與特定系統相連接或相接合之工具及其他轉移工具、及/或裝載室)。
廣泛地講,控制器可定義為具有用以接收指令、發佈指令、控制操作、啟動清洗操作、啟動終點量測以及類似者之諸多積體電路、邏輯、記憶體、及/或軟體的電子設備。積體電路可包含 : 儲存程式指令之韌體形式的晶片、數位訊號處理器(DSP,digital signal processor)、定義為特殊應用積體電路(ASIC,application specific integrated circuit)的晶片、及/或一或更多微處理器、或執行程式指令(例如,軟體)的微控制器。程式指令可為以諸多各別設定(或程式檔案)之形式而傳送至控制器的指令,該各別設定(或程式檔案)為實行(半導體晶圓上,或針對半導體晶圓,或對系統之)特定的製程而定義操作參數。在一些實施方式中,操作參數可為由製程工程師為了在一或更多以下者的製造期間實現一或更多處理步驟而定義之配方的一部分 : 層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒。
控制器在一些實施方式中可為電腦的一部分,或耦接至電腦,該電腦係與系統整合、耦接至系統、以其他網路的方式接至系統、或其組合。舉例而言,控制器可在能容許遠端存取晶圓處理之”雲端”或廠房主機電腦系統的全部、或部分中。電腦可使系統能夠遠端存取,以監控製造操作的目前進度、檢查過去製造操作的歷史、自複數的製造操作而檢查其趨勢或效能度量,以改變目前處理的參數、設定目前處理之後的處理步驟、或開始新的製程。在一些示例中,遠端電腦(例如,伺服器)可通過網路而提供製程配方至系統,該網路可包含局域網路或網際網路。遠端電腦可包含能夠進行參數及/或設定輸入或程式設計之使用者介面,接著該參數及/或設定可自遠端電腦傳送至系統。在一些示例中,控制器接收數據形式指令,該指令為即將於一或更多操作期間進行之每一處理步驟指定參數。應當理解,參數可特定針對待執行之製程類型、及控制器與之接合或加以控制之工具類型。因此,如上所述,控制器可為分散式,例如藉由包含以網路方式接在一起、且朝向共同目的(例如,本文所描述之製程及控制)運作之一或更多分離的控制器。用於此目的之分散式控制器舉例為,腔室上與位於遠端的一或更多積體電路(例如,於平臺水平處、或作為遠端電腦的一部分)進行通訊的一或更多積體電路,兩者相結合以控制腔室上的製程。
示例性系統可包含,但不限於,電漿蝕刻腔室或模組、沉積腔室或模組、旋轉清洗腔室或模組、金屬鍍覆腔室或模組、清潔腔室或模組、斜角緣部蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、軌道腔室或模組、及可在半導體晶圓的製造及/或加工中相關聯的、或使用的任何其他半導體處理系統。
如上所述,取決於待藉由工具而執行之製程步驟或複數步驟,控制器可與半導體製造工廠中的一或更多以下者進行通訊 : 其他工具電路或模組、其他工具組成件、叢集工具、其他工具介面、鄰近的工具、相鄰的工具、遍及工廠而分布的工具、主電腦、另一控制器、或材料輸送中使用之工具,該材料輸送中使用之工具攜帶晶圓容器往返工具位置及/或裝載埠。
圖12繪示電鍍設備之簡化剖面圖。該設備包括電鍍槽1201,其中基板1202位於基板固持件1203中。基板固持件1203常被稱為杯件,且其可在基板1202周緣支撐基板1202。陽極1204位於電鍍槽1201之底部附近。陽極1204透過膜1205與基板1202隔開,膜1205由膜框架1206支撐。膜框架1206有時被稱為陽極腔室膜框架,因其定義容置陽極之陽極腔室的頂部。此外,陽極1204透過離子電阻元件1207與基板1202隔開。離子電阻元件1207包括允許電解液行經離子電阻元件1207而衝擊在基板1202上之開口。前側插件1208位於離子電阻元件1207上方,靠近基板1202周緣。前側插件1208可為環形,且可在方位角上呈非均勻性,如所示。前側插件1208有時亦稱為交叉流限制環。
陽極腔室1212在膜1205下方,且為陽極1204所在之處。離子電阻元件歧管1211在膜1205上方並於離子電阻元件1207下方。可與灌槽1240連接之入口1216將陰極液輸送至離子電阻元件歧管1211,且可在電鍍期間發揮灌洗膜1205的作用。在此示例中,入口1216及灌槽1240係由通過陰極液入口1218之電解液所供給。交叉流歧管1210在離子電阻元件1207上方並於基板1202下方。交叉流歧管之高度視為基板1202與離子電阻元件1207之平面間的距離(排除離子電阻元件1207上表面上的肋1215,若存在的話)。在一些例子中,交叉流歧管可能具有介於約1 mm至4 mm之間的高度,或介於約0.5 mm至15 mm之間。交叉流歧管1210在其側面上係由用於將交叉流電解液容納在交叉流歧管1210內之前側插件1208所定義。交叉流歧管1210之側入口1213係設為在方位角上相對於交叉流歧管1210之側出口1214。側入口1213與側出口1214可至少部分地由前側插件1208所形成。如圖12中箭頭所示,電解液從陰極液入口1218行經側入口1213而進入交叉流歧管1210,再流出側出口1214。另外,電解液可行經一或更多入口至離子電阻元件歧管1211 (例如,灌槽1240中之入口及/或其他入口),進入離子電阻元件歧管1211,通過離子電阻元件1207中的開口,進入交叉流歧管1210,並流出側出口1214。在通過側出口1214之後,電解液溢出堰壁1209。電解液可被回收並再循環。
在某些實施例中,離子電阻元件1207近似在基板(陰極)附近的一接近恆定且均勻的電流源,且因此在一些情況下可稱為高電阻虛擬陽極(HRVA)或通道型離子電阻元件(CIRP)。通常,離子電阻元件1207係相對於晶圓而緊鄰配置。相對地,同樣緊鄰基板的陽極會明顯較不傾向於對晶圓供應接近恆定的電流,而僅會在陽極金屬表面處維持一恆定電位平面,因而在從陽極平面到終端(例如,到晶圓上的周緣接觸點)的淨電阻較小處使電流能夠呈最大。因此儘管離子電阻元件1207已被稱為高電阻虛擬陽極(HRVA),此不意味該兩者在電化學上為可互換的。在某些操作條件下,離子電阻元件1207將更密切近似且也許較佳地描述為虛擬均勻電流源,其中接近恆定的電流源自於離子電阻元件1207的整個上平面。
在許多但非全部的實施方式中,離子電阻元件1207含有微尺寸(通常小於0.04”)的通孔,其係空間性且離子性地相互隔開,且不在離子電阻元件的本體內形成互連通道。此等通孔常被稱為不相通的通孔。其通常以一個維度延伸,該維度經常(但未必)垂直於晶圓的鍍覆表面(在一些實施例中,該等不相通的孔相對於晶圓而傾斜,晶圓一般平行於離子電阻元件前表面)。該等通孔經常係彼此平行。該等通孔經常排列成方形陣列。其他時候,佈局則呈偏移螺旋圖案。此些通孔不同於3-D多孔網路(其中通道以三個維度延伸並形成互連多孔結構),因為通孔重建平行於其中表面之離子電流與(在某些例子中)流體流兩者,且使電流與流體流兩者的路徑朝晶圓表面伸直。然而,在某些實施例中,具有互連多孔網路之此等多孔板可用作離子電阻元件。當自板的頂表面到晶圓的距離係小的(例如,約1/10晶圓半徑尺寸的間隙,舉例而言,小於約5 mm),電流與流體流兩者的發散度受離子電阻元件通道所局部限制、賦予、及對準。
一示例性離子電阻元件1207為一盤件,其係由具離子及電子電阻性之固態、非多孔介電材料所製成。該材料在使用的鍍溶液中亦具化學穩定性。在某些例子中,離子電阻元件1207係由陶瓷材料(例如,氧化鋁、氧化錫、氧化鈦、或金屬氧化物之混合物)或塑膠材料(例如,聚乙烯、聚丙烯、聚偏二氟乙烯(PVDF)、聚四氟乙烯、聚碸、聚氯乙烯(PVC)、聚碳酸酯等)所製成,其具有介於約6,000-12,000個非相通的通孔。在許多實施例中,離子電阻元件1207係與晶圓實質上共同延伸的(例如,當與300 mm晶圓一起使用時,離子電阻元件1207具有約300 mm的直徑),且緊鄰於晶圓,例如在晶圓面朝下的電鍍設備中於晶圓正下方。較佳為,晶圓的鍍覆表面處於最接近之離子電阻元件表面之約10 mm內,更佳於約5 mm內。為此,離子電阻元件1207的頂表面可為平坦或實質上平坦。離子電阻元件1207之頂部與底部表面兩者經常為平坦或實質上平坦。然而,在若干實施例中,離子電阻元件1207的頂表面包含一系列的線形肋,如下進一步描述。
如上所述,板1207之整體離子電阻及流阻係取決於板的厚度、以及整體孔隙度(可用於使流動穿過板之面積分率)與該等孔之尺寸/直徑兩者。較低孔隙度的板會具有較高的衝擊流速及離子電阻。比較具有相同孔隙度的板,具有較小直徑的1-D孔(且因此有較大數量的1-D孔)之一者因為有更多個別電流源(其更作為可分布在相同間隙的點來源),因此會於晶圓上具有更微均勻(micro-uniform)分布的電流,且亦會具有更高的總壓降(高黏滯流阻)。
在一些例子中,約1-10%的離子電阻元件1207為開放區域,離子電流可通過該處(且若無其他元件阻擋該等開口,電解液可通過該處)。在特定實施例中,約2-5%的離子電阻元件1207為開放區域。在一特定示例中,離子電阻元件1207的開放區域約3.2%,且有效總開放截面積約23 cm2
。在一些實施例中,在離子電阻元件1207中所形成之不相通的孔具有約0.01至0.08英吋的直徑。在一例子中,該等孔具有約0.02至0.03英吋的直徑,或介於約0.03-0.06英吋的直徑。在諸多實施例中,該等孔之直徑至多約為離子電阻元件1207與晶圓間之間隙距離的0.2倍。該等孔在橫剖面上大致為圓形,但不必如此。此外,為易於建造,離子電阻元件1207中之所有孔可具有相同直徑。然而,此不必為該情況,且孔之個別尺寸與局部密度兩者可隨特定要求而在離子電阻元件表面上作變化。
圖12中所示之離子電阻元件1207包含延伸進/出頁面之一系列線形肋1215。肋1215有時稱為突起部。肋1215係位於離子電阻元件1207的頂表面,且在許多例子中其係定向成使其長度(例如,其最長維度)垂直於交叉流電解液的方向。在特定實施例中,肋1215可定向成使其長度平行於交叉流電解液的方向。肋1215影響交叉流歧管1210內之流體流動及電流分布。例如,電解液之交叉流大體上侷限於肋1215之頂表面上方的區域,在此區域產生高速率的電解液交叉流。在相鄰肋1215之間的區域中,向上輸送穿過離子電阻元件1207的電流係在輸送至基板表面之前重新分布而變得更均勻。
在圖12中,交叉流電解液的方向為左至右(例如,從側入口1213至側出口1214),且肋1215係定向成使其長度延伸進/出頁面。在某些實施例中,肋1215可具有介於約0.5 mm至1.5 mm之間的寬度(在圖12中自左至右量測)、或介於約0.25 mm至10 mm之間。肋1215可具有介於約1.5 mm至3.0 mm之間的高度(在圖12中上下量測)、或介於約0.25 mm至7.0 mm。肋1215可具有介於約5/1至2/1之間的高度比上寬度的深寬比(高度/寬度)、或介於7/1至1/7之間。肋1215可具有介於約10 mm至30 mm之間的間距、或介於約5 mm至150 mm。肋1215可具有可變長度(在圖12中進/出頁面而量測),其延伸跨過離子電阻元件1207的表面。介於肋1215上表面與基板1202表面之間的距離可介於約1 mm至4 mm之間、或介於約0.5 mm至15 mm之間。肋1215可設置在與基板大致共同延伸之區域上,如圖12所示。離子電阻元件1207中的通道/開口可位於相鄰肋1215之間,或其可延伸通過肋1215(換言之,肋1215可具有或不具有通道)。在一些其他實施例中,離子電阻元件1207可具有平坦的上表面(例如,不包含肋1215)。圖12中所示之電鍍設備(包含其上具有肋之離子電阻元件)在美國專利案第9,523,155號,標題為「ENHANCEMENT OF ELECTROLYTE HYDRODYNAMICS FOR EFFICIENT MASS TRANSFER DURING ELECTROPLATING」中進一步探討,其整體內容並於此作為參考。
該設備可針對特定應用依需要而包含諸多額外元件。在一些例子中,邊緣流元件可被設置於交叉流歧管內鄰近基板的周緣。可將邊緣流元件加以形狀設計並定位成促進靠近基板邊緣處之高度電解液流動(例如,交叉流動)。邊緣流元件在某些實施例中可為環形或弧形,且可為方位角上均勻的或非均勻。邊緣流元件在美國專利案第14/924,124號(於2015年10月27日申請,標題為「EDGE FLOW ELEMENT FOR ELECTROPLATING APPARATUS」)中進一步探討,其整體內容併於此作為參考。
在一些例子中,該設備可包含一密封構件,用於暫時性地密封該交叉流歧管。該密封構件可為環形或弧形,且可位於鄰近交叉流歧管之邊緣。環形密封構件可密封整個交叉流歧管,而弧形密封構件可密封該交叉流歧管的一部分(在一些例子中,留下側出口為開通)。在電鍍期間,密封構件可重複地接合及脫開,以將交叉流歧管密封及啟封。藉由移動基板固持件、離子電阻元件、前側插件、或與密封構件接合之該設備的其他部分,可使密封構件接合及脫開。密封構件及調節交叉流的方法在以下美國專利申請案中進一步探討,其每一者整體內容併於此作為參考 : 美國專利申請案第15/225,716號,於2016年8月1日申請,標提為「DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING」;及美國專利申請案第15/161,081號,於2016年5月20日申請,標題為「DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING」。
在諸多實施例中,可設置一或更多電解液噴口,以在離子電阻元件上方輸送額外的電解液。電解液噴口可鄰近基板的周緣、或於較靠近基板中心的位置處、或上述兩者處輸送電解液。電解液噴口可定向於任何方位,且可輸送交叉流電解液、衝擊電解液、或其組合。電解液噴口在美國專利申請案第15/455,011號(於2017年3月9日申請,標題為「ELECTROPLATING APPARATUS AND METHODS UTILIZING INDEPENDENT CONTROL OF IMPINGING ELECTROLYTE」)中進一步描述,其整體內容併於此作為參考。應用
本文所述之製程可在製造具有諸多尺寸特徵部(包括不同尺寸、臨界尺寸、形狀及佈局密度之銅線、重佈線(RDL)及柱)之各種包裝互連件期間用於填充貫穿遮罩特徵部。此等柱可包括 : 微型柱、標準柱及整合高密度扇出(HDFO)及巨型柱。平均特徵部深度可實質上地變化,例如,從約20至70 μm或約50 μm。在一些實施例中,特徵部深度可為至少約5 μm,例如對於RDL,或約270 μm,例如巨型柱。特徵部寬度(或實質上為圓柱形特徵部之例子中的直徑)可實質上地變化, 例如,從約5 µm(RDL)至約200 µm(巨型柱)。一些揭示之方法對電鍍較大特徵部(例如寬度約100-300 µm的特徵部)可能特別有用。例如,可在製造具有寬度為200 μm等級之複數巨型柱之基板期間使用該方法。在一些實施例中,特徵部具有至少約10至約100 μm的平均寬度。特徵部的深寬比可作變化,在一些實施例中約1 : 2(高度比上寬度)至2 : 1、約1 : 2至10 : 1、及更大。一些揭示之方法對高深寬比的特徵部特別有用,例如約4 : 1及更大。另外,所提供之方法對含有不同尺寸特徵部之基板是有用的。例如,基板可含有具有第一寬度之第一特徵部及具有第二寬度之特徵部,第二寬度比第一寬度大至少約1.2倍,例如至少1.5倍、或至少2倍。鑒於此等基板之金屬厚度分佈的變異性,該等揭示的方法實質上有利於具有獨立特徵部及/或具不同寬度之特徵部的基板。
對比於上述將晶圓切成各個電路(稱為“晶粒”)而後對其封裝之習知晶圓製造製程,WLP涉及IC仍是晶圓一部分時之封裝。在WLP應用中經常是高度期望在柱(例如,金屬所製成)之WID、WIW及WIF方面保持嚴格的均勻性,例如保持目標均勻性小於約1 μm共平面性。結論
在前文描述中,闡述若干具體細節,以對所呈現之實施例提供透徹理解。可在沒有此些具體細節之一些或全部者下實踐本文所揭示之實施 例。在其他情況中,不再詳細描述已知製程操作,以免不必要地模糊所揭示之實施例。
雖然前述實施例基於清楚理解之目的而已描述一些細節,但將顯而易見的是,可在所附請求項之範圍內實踐某些改變及修改。應該注意的是,有許多實施本實施例之製程、系統及設備的替代方式。據此,本實施例應視為是說明性而非限制性,且實施例不限於本文所給出的細節。
100:結構
101:層
103:晶種層
105:圖案化光阻
107:特徵部
108:特徵部
110:結構
117:柱
118:柱
120:結構
200:操作
210:操作
220:操作
250:操作
260:操作
300:面板
301:層
302:加速劑分子
303:金屬晶種層
305:圖案化光阻
307:特徵部
308:特徵部
309:表面
310:面板
314:整平劑分子
316:抑制劑分子
320:面板
327:金屬柱
328:金屬柱
330:面板
337:柱
338:柱
340:面板
347:金屬柱
348:金屬柱
350:面板
357:柱
358:柱
360:面板
400:操作
410:操作
420:操作
460:操作
500:操作
510:操作
520:操作
550:操作
560:操作
600:操作
610:操作
620:操作
650:操作
660:操作
810:潤濕工具
812:腔室
814:基板基座
816:基板
818:機構
820:潤濕溶液分佈系統
822:潤濕溶液槽
824:pH控制系統
826:加熱器
828:去離子供應源
830:三通閥
832:噴嘴
834:真空泵
836:閥
838:排放氣體供應源
840:閥
842:排出口
844:排出閥
846:再循環站
848:系統控制器
901:電鍍設備
903:鍍浴
905:位準
907:晶圓
908:振動轉換器
909:基板固持件
911:心軸
913:陽極
914:惰性陽極
915:膜
917:泵
919:擴散板
921:溢流容器
931:參考電極
933:分離腔室
935:功率供應源
939:負極輸出引線
941:正極輸出引線
945:加熱器
947:系統控制器
1000:電沉積設備
1002:電鍍模組
1004:電鍍模組
1006:電鍍模組
1012:模組
1014:模組
1016:模組
1022:化學稀釋模組
1024:中央電沉積腔室
1026:注入系統
1028:過濾及泵送單元
1030:系統控制器
1032:晶圓裝卸站
1040:交遞工具
1042:晶舟
1044:晶舟
1046:交遞工具
1048:對準器
1050:轉移站
1100:電沉積設備
1101:前端裝載FOUP
1102:前端機器人
1102a:機器人軌道
1103:心軸
1104:前端接取站
1106:基板
1107:電鍍槽
1108:前端接取站
1109:安裝架
1201:電鍍槽
1202:基板
1203:基板固持件
1204:陽極
1205:膜
1206:膜框架
1207:離子電阻元件
1208:前側插件
1209:堰壁
1210:交叉流歧管
1211:離子電阻元件歧管
1212:陽極腔室
1213:側入口
1215:肋
1216:入口
1218:陰極液入口
1240:灌槽
圖1示出具有非平面特徵部填充之基板。
圖2示出一示例性實施例之操作的流程圖。
圖3A及3B示出一示例性實施例之說明。
圖4示出一示例性實施例之操作的另一流程圖。
圖5示出一示例實施例之操作的另一流程圖。
圖6示出一示例實施例之操作的另一流程圖。
圖7A及7B示出諸多實施例中可能存在之邊界層情況的圖。
圖8-12為用以執行根據所揭示實施例之方法之製程腔室示例的示意圖。
200:操作
210:操作
220:操作
250:操作
260:操作
Claims (37)
- 一種電鍍金屬至基板之特徵部中之方法,該基板包括部分製成之電子裝置,其具有特徵部於金屬晶種層上之光阻層中,該方法包括 : (a) 將一基板之一表面暴露至包含有一加速劑化合物之一預加速溶液; (b) 將該基板之至少該表面浸入包含有該金屬之離子、一抑制劑及一整平劑的一電鍍溶液,相對於該基板表面之較凹入區域,該整平劑之類型係降低該基板表面之較顯露區域的鍍覆速率; (c) 在該基板之該表面浸入該電鍍溶液中時,將該金屬電鍍至該等特徵部中,以部分地填充該等特徵部;以及 (d) 將該基板從該電鍍溶液移走,其中當由上往下看向該基板時,該光阻層中之該等特徵部具有不同深度、不同負載、不同形狀及/或不同臨界尺寸、及其組合。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中在(a)中該基板之該表面變成被該加速劑化合物所飽和。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中相對於該基板表面之較凹入區域,該整平劑係透過以下來降低該基板表面之較顯露區域的鍍覆速率 : 相對於該基板表面之較凹入區域,極化該基板表面之較顯露區域處的沉積;或相對於該基板表面之較凹入區域,降低該基板表面之較顯露區域處該加速劑化合物的去極化作用。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該整平劑係透過在以下測試中產生電化學響應而進行表徵 : (i) 使具有已知濃度之該整平劑的一測試溶液接觸實質上被該加速劑化合物所飽和之一測試電極的一金屬表面; (ii) 在具有該已知濃度之該整平劑的該測試溶液中鍍覆該測試電極時,測量該電化學響應;以及 (iii) 確定該電化學響應具有至少一閾限量值。
- 如請求項4所述之電鍍金屬至基板之特徵部中之方法,其中該測試溶液具有介於約0.1與約50 ppm之間之已知濃度的整平劑。
- 如請求項4所述之電鍍金屬至基板之特徵部中之方法,其中該測試溶液具有介於約1與約25 ppm之間之已知濃度的整平劑。
- 如請求項4所述之電鍍金屬至基板之特徵部中之方法,其中該測試電極為旋轉盤電極。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該金屬為銅。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該預加速溶液包括0.05至10 g/L之加速劑化合物於去離子水或弱酸中。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該加速劑化合物為巰基磺酸化合物或二巰基磺酸化合物。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該加速劑化合物係選自由巰基丙烷磺酸、二巰基丙烷磺酸、巰基乙烷磺酸、二巰基乙烷磺酸及雙-(3-磺丙基)二硫化物所組成之群組。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該電鍍溶液未包含加速劑或包含濃度小於約1 ppm之加速劑。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該電鍍溶液中之該整平劑係選自由聚乙烯亞胺、聚醯胺基胺、二烷基胺、三烷基胺、芳烷基胺、三唑、咪唑、四唑、苯並咪唑、苯並三唑、哌啶、嗎啉、哌嗪、吡啶、噁唑、苯並噁唑、嘧啶、喹啉、異喹啉、及環氧鹵丙烷所組成之群組。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該電鍍溶液中之該抑制劑係選自由聚乙二醇、聚環氧乙烷、聚丙二醇及聚環氧丙烷所組成之群組。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中將該基板之該表面暴露至包含該加速劑化合物之該預加速溶液之步驟係在一第一腔室中執行,且其中將該金屬電鍍至該等特徵部中以部分地填充該等特徵部之步驟係在一第二腔室中執行。
- 如請求項15所述之電鍍金屬至基板之特徵部中之方法,其中將該基板之該表面暴露至包含有該加速劑化合物之該預加速溶液時,該第一腔室係在次大氣壓下操作。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中在(c)期間形成金屬柱,其頂表面以小於(c)中該電鍍之前該等特徵部之底表面而偏離共平面性。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中在(c)該電鍍期間形成柱,其非均勻性小於(c)中該電鍍之前該光阻層中之該等特徵部。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,進一步包括 : 在該光阻層中之該等特徵部被完全填充之前,停止在(c)中電鍍金屬; 將該基板之至少該表面浸入包含有該金屬之離子及一添加劑組成之一第二電鍍溶液中,該添加劑組成不同於(b)及(c)中所使用之電鍍溶液中之組成;以及 在使該等特徵部接觸該第二電鍍溶液時,將更多該金屬電鍍至該光阻層中之該等特徵部中,以進一步填充該等特徵部。
- 如請求項19所述之電鍍金屬至基板之特徵部中之方法,其中該第二電鍍溶液包括更大濃度的整平劑及加速劑,其大於(b)及(c)中所使用之該電鍍溶液中所存在的。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,進一步包括 : 在該光阻層中之該等特徵部被完全填充之前,停止在(c)中電鍍該金屬; 再次將該基板之該表面暴露於該預加速溶液,並使部分電鍍有該金屬之該基板之該表面變成實質上被該加速劑化合物所飽和;以及 使用一第二電鍍溶液,將額外金屬電鍍至該光阻層中之該等特徵部中。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中(c)中之該電鍍產生金屬柱,其為晶圓級封裝之一構件。
- 如請求項22所述之電鍍金屬至基板之特徵部中之方法,進一步包括於該等金屬柱與錫銀組成間形成一接點。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該基板上之該光阻層中的該等特徵部為孔,且其中操作(c)中電鍍該金屬係在該等孔中形成金屬柱。
- 如請求項24所述之電鍍金屬至基板之特徵部中之方法,其中該等孔之基底包含有一導電晶種層。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之該等特徵部具有至少約20至70 µm的平均深度。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之該等特徵部具有至少約5 µm的平均深度。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之該等特徵部具有最多約270 µm的平均深度。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之該等特徵部具有至少約10至100 µm的平均寬度。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之該等特徵部在最深與最淺特徵部之間具有至少約5 微米的深度差。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之最淺特徵部比該光阻層中之最深特徵部短至少約5%。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中之最淺特徵部比該光阻層中之最深特徵部短至少約10%。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中該光阻層中至少一些該等特徵部具有介於約1 : 2與10 : 1之間的深寬比。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中在(c)中之電鍍期間,最深特徵部在該電鍍溶液中具有厚度小於約50微米之質傳邊界層。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中在(c)中之電鍍期間,該基板表面附近之流體速度介於約0.1與1.0 m/s之間,且該流體流至少部分為層流。
- 如請求項1所述之電鍍金屬至基板之特徵部中之方法,其中在(c)中之電鍍期間,整平劑擴散至淺特徵部快於深特徵部,從而相較於深特徵部,其降低了淺特徵部中的電鍍速率。
- 如請求項36所述之電鍍金屬至基板之特徵部中之方法,其中該等深特徵部之至少一者比該等淺特徵部之至少一者深至少5%。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201962879277P | 2019-07-26 | 2019-07-26 | |
US62/879,277 | 2019-07-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW202129088A true TW202129088A (zh) | 2021-08-01 |
Family
ID=74229313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW109125064A TW202129088A (zh) | 2019-07-26 | 2020-07-24 | 先進封裝應用的差別對比鍍覆 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20220275531A1 (zh) |
KR (1) | KR20220038163A (zh) |
CN (1) | CN114514340A (zh) |
TW (1) | TW202129088A (zh) |
WO (1) | WO2021022292A1 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113430594B (zh) * | 2021-05-31 | 2022-04-01 | 季华实验室 | 一种含氮小分子的应用及电镀液 |
US20240318342A1 (en) * | 2021-08-05 | 2024-09-26 | Macdermid Enthone Inc. | Compositions and methods for the eletrodeposition of nanotwinned copper |
CN113564646A (zh) * | 2021-09-02 | 2021-10-29 | 电子科技大学 | 一种盲孔电镀方法和电镀装置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252196A (en) * | 1991-12-05 | 1993-10-12 | Shipley Company Inc. | Copper electroplating solutions and processes |
US6793796B2 (en) * | 1998-10-26 | 2004-09-21 | Novellus Systems, Inc. | Electroplating process for avoiding defects in metal features of integrated circuit devices |
US20040170753A1 (en) * | 2000-12-18 | 2004-09-02 | Basol Bulent M. | Electrochemical mechanical processing using low temperature process environment |
US7195700B2 (en) * | 2003-01-30 | 2007-03-27 | Novellus Systems, Inc. | Method of electroplating copper layers with flat topography |
US7879218B1 (en) * | 2003-12-18 | 2011-02-01 | Novellus Systems, Inc. | Deposit morphology of electroplated copper |
CN100529750C (zh) * | 2006-01-17 | 2009-08-19 | 欧恩吉亚洲股份有限公司 | 电镀铜加速剂浓度分析方法及其沉积电解液 |
JP5493096B2 (ja) * | 2009-08-06 | 2014-05-14 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US9624592B2 (en) * | 2010-07-02 | 2017-04-18 | Novellus Systems, Inc. | Cross flow manifold for electroplating apparatus |
WO2013090295A1 (en) * | 2011-12-12 | 2013-06-20 | Novellus Systems, Inc. | Monitoring leveler concentrations in electroplating solutions |
US9689083B2 (en) * | 2013-06-14 | 2017-06-27 | Lam Research Corporation | TSV bath evaluation using field versus feature contrast |
US9469912B2 (en) * | 2014-04-21 | 2016-10-18 | Lam Research Corporation | Pretreatment method for photoresist wafer processing |
US9666507B2 (en) * | 2014-11-30 | 2017-05-30 | United Microelectronics Corp. | Through-substrate structure and method for fabricating the same |
US9617648B2 (en) * | 2015-03-04 | 2017-04-11 | Lam Research Corporation | Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias |
US10329683B2 (en) * | 2016-11-03 | 2019-06-25 | Lam Research Corporation | Process for optimizing cobalt electrofill using sacrificial oxidants |
US10094035B1 (en) * | 2017-10-16 | 2018-10-09 | Lam Research Corporation | Convection optimization for mixed feature electroplating |
KR20200060522A (ko) * | 2017-10-19 | 2020-05-29 | 램 리써치 코포레이션 | 단일 금속의 멀티배스 (multibath) 도금 |
-
2020
- 2020-07-22 US US17/597,775 patent/US20220275531A1/en active Pending
- 2020-07-22 WO PCT/US2020/070303 patent/WO2021022292A1/en active Application Filing
- 2020-07-22 KR KR1020227006611A patent/KR20220038163A/ko unknown
- 2020-07-22 CN CN202080067446.XA patent/CN114514340A/zh active Pending
- 2020-07-24 TW TW109125064A patent/TW202129088A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
WO2021022292A1 (en) | 2021-02-04 |
CN114514340A (zh) | 2022-05-17 |
US20220275531A1 (en) | 2022-09-01 |
KR20220038163A (ko) | 2022-03-25 |
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