KR20240021678A - 다이 레벨 전착 두께 분포 제어를 위한 마이크로 불활성 애노드 어레이 - Google Patents
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Abstract
금속은 하나 이상의 다이를 갖는 반도체 기판에 근접하게 포지셔닝된 마이크로 불활성 애노드 어레이를 사용하여 전기 도금 챔버 내에서 반도체 기판 상에 전기 도금될 수도 있다. 마이크로 불활성 애노드 어레이는 독립적으로 제어 가능한 복수의 마이크로 불활성 애노드 엘리먼트들을 포함한다. 마이크로 불활성 애노드 엘리먼트들에 인가된 전류는 반도체 기판 내의 다이 레이아웃에 적어도 부분적으로 기초할 수도 있고 또는 전체 웨이퍼 내 교정들에 적어도 부분적으로 기초할 수도 있는 어레이 내의 전류 분포를 제공한다. 전류 분포는 반도체 기판의 다이 내의 피처들의 불균일한 분포로도 균일한 도금 두께를 달성할 수도 있다. 일부 구현 예들에서, 전류 분포는 반도체 기판의 회전 경로에 따라 기판 회전 동안 어레이에서 조정될 수도 있다.
Description
본 명세서의 구현 예들은 반도체 웨이퍼 상의 금속을 전기 도금하기 위한 방법들 및 장치들에 관한 것이다. 더 구체적으로, 본 명세서에 기술된 방법들 및 장치들은 반도체 웨이퍼들 상의 금속을 전기 도금할 때 다이 레이아웃들 (die layouts) 을 위한 전류 분포를 제어하는 것에 관한 것이다.
반도체 디바이스 제작에서, 구리와 같은 전도성 재료는 종종 반도체 웨이퍼 상의 하나 이상의 리세스된 피처들을 충진하기 위해 금속의 시드 층 상에 전기 도금함으로써 증착된다. 전기 도금은 다마신 (damascene) 프로세싱 동안 웨이퍼의 비아들 및 트렌치들 내로 금속을 증착하기 위한 선택 방법이고, 또한 금속의 필라들 및 라인들을 형성하기 위해 웨이퍼 레벨 패키징 (wafer level packaging; WLP) 적용 예들에서 쓰루-레지스트 도금에서 사용된다. 전기 도금의 또 다른 적용 예는 3D 집적 회로들 및 3D 패키지들에 사용되는 상대적으로 큰 수직 전기적 접속부들인 쓰루-실리콘 비아들 (through-silicon vias; TSV들) 충진이다.
일부 전기 도금 기판들에서, 시드 층은 전기 도금 전에 (통상적으로 다마신 및 TSV 프로세싱에서) 기판의 전체 표면에 걸쳐 노출되고, 금속의 전기 도금은 기판 전체에 걸쳐 발생한다. 다른 전기 도금 기판들에서, 시드 층의 일부는 포토레지스트와 같은 비-전도성 마스크 재료에 의해 커버되는 한편, 시드 층의 또 다른 부분은 노출된다. 부분적으로 마스킹된 시드 층을 갖는 이러한 기판들에서, 시드 층의 노출된 부분들 위에서만 전기 도금이 발생하는 한편, 시드 층의 커버된 부분들은 위에 도금되는 것이 방지된다. 패터닝된 마스크 재료 (예를 들어, 포토레지스트) 로 코팅된 시드 층을 갖는 기판 상의 전기 도금은 마스크 도금으로 지칭되고 통상적으로 WLP 적용 예들에서 사용된다.
반도체 디바이스들의 제조는 일반적으로 미세 라인 (fine line) 상호 연결부들 및 다른 금속 피처들 (features) 을 형성하기 위한 일련의 단계들을 수반한다. 예를 들어, 3D 패키징의 영역에서, WLP 적용 예들은 반도체 기판 상에 전도성 시드 층을 형성하는 것, 전도성 시드 층 상에 포토레지스트 층을 형성하는 것, 내부에 패턴을 규정하기 위해 포토레지스트 층을 노출 및 현상하는 것을 수반할 수도 있고, 패턴은 통상적으로 특정한 사이즈 스케일 및 형상에 걸쳐 반복되고 "다이"로 지칭될 수도 있다. 금속화 동작들 후에, 반도체 웨이퍼는 통상적으로 다른 반도체 웨이퍼들 및 다이를 수반하는 추가 패키징 동작들을 겪기 전에 기능적으로 동일한 엔티티들 ("다이"로 지칭됨) 로 슬라이싱된다 (slice) ("다이싱된다 (dice)"). 그러나, 반도체 웨이퍼 상의 다이가 기능적으로 동일한 엔티티들일 필요는 없다는 것이 이해될 것이다.
라인들, 패드들, 및 필라들은 통상적으로 기판들 사이에 본딩들을 생성하고 상이한 기능들의 다이 내에서 그리고 다이 사이에 상호 연결되는 전기적 접속부들을 생성하도록 도금된다. 일반적으로 전기 도금이 용인할 수 있는 다이 내 (within-die; WID), 웨이퍼 내 (within-wafer; WIW), 및 피처 내 (within-feature; WIF) 도금 불균일도를 생성하는 것이 바람직하다.
본 명세서에 제공된 배경기술은 본 개시의 맥락을 일반적으로 제시할 목적들이다. 이 배경기술에 기술되는 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술 (description) 의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
기판 상의 금속 피처들을 전기 도금하는 방법이 본 명세서에 제공된다. 방법은 전기 도금 챔버 내에 기판을 수용하는 단계로서, 기판은 패터닝된 피처들의 분포를 갖는 하나 이상의 다이스를 포함하는, 기판을 수용하는 단계, 기판을 전기 도금 챔버 내 전해질과 콘택트시키는 단계, 및 복수의 마이크로 불활성 애노드 엘리먼트들을 갖는 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속을 전기 도금하는 단계로서, 전류가 기판의 영역에 걸쳐 불균일한 전류 분포를 제공하기 위해 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가되는, 기판 상의 금속을 전기 도금하는 단계를 포함한다. 일부 구현 예들에서, 기판은 부분적으로 제조된 반도체 기판이다.
일부 구현 예들에서, 전류는 하나 이상의 다이스의 패터닝된 피처 레이아웃들에 적어도 부분적으로 기초하는 불균일한 전류 분포를 제공하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가된다. 일부 구현 예들에서, 전류는 적어도 부분적으로 전체 웨이퍼 내 (within-wafer; WIW) 교정들에 기초하는 불균일한 전류 분포를 제공하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가된다. 일부 구현 예들에서, 전류는 적어도 부분적으로 전체 웨이퍼 내 (WIW) 교정들에 기초하는 불균일한 전류 분포를 제공하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가된다. 일부 구현 예들에서, 하나 이상의 다이스는 패터닝된 피처들의 레이아웃들을 포함하고, 불균일한 전류 분포가 인가되는 영역은 패터닝된 피처들의 반복되는 레이아웃들 사이의 거리를 포함하고, 거리는 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치보다 더 크고 기판과 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈보다 더 크다. 일부 구현 예들에서, 기판과 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치 이상이다. 일부 구현 예들에서, 갭 사이즈는 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치보다 적어도 3 배 더 크고 마이크로 불활성 애노드 엘리먼트 각각의 임계 치수보다 적어도 3 배 더 큰, 기판 상의 금속 피처들을 전기 도금하는 방법. 일부 구현 예들에서, 기판과 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 약 4 ㎜ 이하이다. 일부 구현 예들에서, 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치는 약 500 ㎛ 이하인, 기판 상의 금속 피처들을 전기 도금하는 방법. 일부 구현 예들에서, 기판을 전해질과 콘택트시키는 단계는 기판의 표면을 가로질러 측방향으로 전해질을 교차-플로우하는 (cross-flow) 단계를 포함한다. 일부 구현 예들에서, 방법은 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속을 전기 도금하기 전에 기판의 하나 이상의 다이스에서 패터닝된 피처 레이아웃들을 식별하는 단계를 더 포함한다. 일부 구현 예들에서, 방법은 시뮬레이션된 또는 계산된 전류 분포를 획득하기 위해 시뮬레이션 또는 계산을 통해 균일한 다이 전류 분포로부터 애노드 접지면 (ground plane) 상의 전류 분포를 결정하는 단계, 및 애노드 접지면 상의 시뮬레이션된 또는 계산된 전류 분포에 기초하여 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 각각에 전류 값들을 할당하는 단계를 더 포함한다. 일부 구현 예들에서, 방법은 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속을 전기 도금하는 기판을 회전시키는 단계; 및 회전 후 하나 이상의 다이스의 패터닝된 피처 레이아웃들의 포지셔닝에 적어도 부분적으로 기초하여 새로운 전류 분포를 달성하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가된 전류를 변화시키는 단계를 더 포함한다. 일부 구현 예들에서, 마이크로 불활성 애노드 엘리먼트들 각각은 서로로부터 물리적으로 격리되고, 서로로부터 전기적으로 격리되고, 그리고 전력 소스로부터 전류를 수신하도록 독립적으로 제어 가능하다. 일부 구현 예들에서, 금속은 패터닝된 피처들의 분포를 갖는 하나 이상의 다이스에서 실질적으로 균일한 두께로 전기 도금된다. 일부 구현 예들에서, 기판은 전도성 시드 층 위에 패터닝된 포토레지스트를 갖고, 금속은 패터닝된 포토레지스트에 의해 규정된 리세스된 피처들 내에 그리고 전도성 시드 층의 노출된 부분들 상에 전기 도금된다.
또한, 부분적으로 제조된 반도체 기판을 홀딩하도록 구성된 기판 홀더를 포함하는 전기 도금 장치가 본 명세서에 제공되고, 부분적으로 제조된 반도체 기판은 패터닝된 피처들의 분포를 갖는 하나 이상의 다이스를 포함한다. 전기 도금 장치는 부분적으로 제조된 반도체 기판에 근접한 마이크로 불활성 애노드 어레이로서, 마이크로 불활성 애노드 어레이는 어레이로 배치된 (arrange) 복수의 독립적으로 제어 가능한 마이크로 불활성 애노드 엘리먼트들을 포함하는, 마이크로 불활성 애노드 어레이, 및 마이크로 불활성 애노드 어레이와 부분적으로 제조된 반도체 기판 사이를 흐르는 전해질을 담도록 구성된 교차-플로우 매니폴드로서, 교차-플로우 매니폴드는 부분적으로 제조된 반도체 기판의 표면을 가로지르는 전해질의 교차-플로우를 촉진하는, 교차-플로우 매니폴드를 더 포함한다.
일부 구현 예들에서, 하나 이상의 다이스는 패터닝된 피처들의 불균일한 분포를 갖는다. 일부 구현 예들에서, 부분적으로 제조된 반도체 기판과 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치 이상이다. 일부 구현 예들에서, 갭 사이즈는 약 4 ㎜ 이하이고, 피치는 약 500 ㎛ 이하이다. 일부 구현 예들에서, 마이크로 불활성 애노드 어레이는 적어도 100 개의 마이크로 불활성 애노드 엘리먼트들을 포함한다. 일부 구현 예들에서, 전기 도금 장치는 부분적으로 제조된 반도체 기판 내의 패터닝된 피처들의 레이아웃에 적어도 부분적으로 기초하여 목표된 전류 분포를 제공하도록 어레이 내의 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 전류를 인가하는 동작을 수행하기 위한 인스트럭션들로 구성되는 제어기를 더 포함한다. 일부 구현 예들에서, 제어기는 전해질이 부분적으로 제조된 반도체 기판의 표면을 가로질러 흐르는 동안 부분적으로 제조된 반도체 기판을 회전시키는 동작, 및 회전 후 부분적으로 제조된 반도체 기판 내의 패터닝된 피처들의 레이아웃의 포지셔닝에 적어도 부분적으로 기초하여 새로운 전류 분포를 제공하도록 어레이 내의 2 개 이상의 마이크로 불활성 애노드 엘리먼트들로의 전류를 변경하는 동작을 수행하기 위한 인스트럭션들로 더 구성된다.
반도체 기판을 수용하도록 구성된 기판 로딩/언로딩 스테이션 (substrate load/unload station), 반도체 기판을 전처리하도록 구성된 기판 전처리 스테이션, 및 반도체 기판 상의 금속을 도금하도록 구성된 하나 이상의 전기 도금 스테이션들을 포함하는 전기 도금 장치가 또한 본 명세서에 제공된다. 전기 도금 스테이션 각각은 반도체 기판을 홀딩하도록 구성된 기판 홀더, 복수의 독립적으로 제어 가능한 마이크로 불활성 애노드 엘리먼트들을 포함하는 마이크로 불활성 애노드 어레이로서, 마이크로 불활성 애노드 어레이는 마이크로 불활성 애노드 엘리먼트들 사이의 피치를 초과하는 갭만큼 반도체 기판으로부터 이격되는, 마이크로 불활성 애노드 어레이, 및 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭으로 전해질을 전달하도록 구성된 도금 배스 저장소를 포함한다. 전기 도금 장치는 기판 로딩/언로딩 스테이션과 기판 전처리 스테이션 사이 그리고 기판 전처리 스테이션과 하나 이상의 전기 도금 스테이션들 사이에서 반도체 기판을 이송하도록 구성된 하나 이상의 로봇들을 더 포함한다.
일부 구현 예들에서, 기판 전처리 스테이션은 진공 백필 (backfill) 스테이션 및 산 사전 습윤 (acid pre-wetting) 스테이션 중 하나 또는 모두를 포함한다. 일부 구현 예들에서, 하나 이상의 전기 도금 스테이션들 각각은 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭으로 전달된 전해질의 플로우 및 화학적 도징을 제어하도록 구성된 플로우 제어기, 도금 배스 저장소 내의 전해질의 온도를 제어하도록 구성된 온도 제어기, 및 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭 내로 전달되기 전에 전해질로부터 용존 가스들을 제거하도록 구성된 탈기 장치 (degasser) 를 더 포함한다. 일부 구현 예들에서, 하나 이상의 전기 도금 스테이션들 각각은 전해질 내의 산성화 및 금속 이온 공핍을 완화시키기 위해 금속 옥사이드로 도금 배스 저장소 내의 전해질을 도징하도록 구성된 금속 옥사이드 도즈 제어 유닛을 더 포함한다. 일부 구현 예들에서, 하나 이상의 전기 도금 스테이션들 각각은 전해질 내의 하나 이상의 금속 이온들을 재생하고 전해질 내의 산성화 및 금속 이온 공핍을 방지하도록 구성된 가용성 이온 산화 환원 쌍 (redox couple) 을 더 포함한다. 일부 구현 예들에서, 전기 도금 장치는 마이크로 불활성 애노드 어레이가 없고 반도체 기판 상의 금속을 도금하도록 구성된 하나 이상의 부가적인 전기 도금 스테이션들을 더 포함한다.
마이크로 불활성 애노드 어레이에서 전류 분포를 모델링하는 방법이 또한 본 명세서에 제공된다. 방법은 피처들의 불균일한 분포를 갖는 다이를 갖는 기판을 수용하는 단계, 기판의 다이 내의 균일한 다이 전류 분포로부터 애노드 접지면 상의 전류 분포를 결정하는 단계, 및 애노드 접지면 상의 전류 분포에 기초하여 마이크로 불활성 애노드 어레이 내의 복수의 마이크로 불활성 애노드 엘리먼트들 각각에 전류 값들을 할당하는 단계를 포함한다.
일부 구현 예들에서, 애노드 접지면은 연속적인 전도성 표면을 갖는 상대 전극에 대응한다. 일부 구현 예들에서, 기판은 부분적으로 제조된 반도체 기판이다.
도 1은 기판 상의 패터닝된 금속 피처들을 전기 도금하는 예시적인 방법의 흐름도를 예시한다.
도 2는 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속 피처들을 전기 도금하는 예시적인 방법의 흐름도를 예시한다.
도 3은 일부 구현 예들에 따른 복수의 불활성 애노드 어레이 도금 스테이션들을 포함하는 예시적인 전기 도금 장치의 간략화된 도면을 예시한다.
도 4a는 전기 도금 장치의 고 저항 가상 애노드 (high resistance virtual anode; HRVA) 를 포함하는, 교차-플로우 (cross-flow) 측면 유입구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 4b는 전기 도금 장치의 HRVA를 포함하는 교차-플로우 유출구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 4c는 도 4a 및 도 4b에 도시된 전기 도금 장치의 다양한 부분들의 단면도를 예시한다.
도 4d는 전기 도금 장치의 도금 컵에 대한 플로우 주입 매니폴드의 단면도를 예시한다.
도 5a는 일부 구현 예들에 따른 전기 도금 장치의 마이크로 불활성 애노드 어레이를 포함하는, 교차-플로우 측면 유입구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 5b는 일부 구현 예들에 따른 전기 도금 장치의 마이크로 불활성 애노드 어레이를 포함하는, 교차-플로우 유출구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 5c는 도 5a 및 도 5b에 도시된 전기 도금 장치의 다양한 부분들의 단면도를 예시한다.
도 5d는 일부 구현 예들에 따른 전기 도금 장치의 도금 컵에 대한 플로우 주입 매니폴드의 단면도를 예시한다.
도 6a 및 도 6b는 전해질의 플로우 방향 및 패터닝된 피처 내 도금에 대한 영향의 개략도를 예시한다.
도 7a는 일부 구현 예들에 따른 예시적인 개략적인 마이크로 불활성 애노드 어레이의 사시도를 도시한다.
도 7b는 도 7a의 예시적인 개략적인 마이크로 불활성 애노드 어레이의 평면도를 도시한다.
도 8은 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이 내의 불활성 애노드들의 상이한 형상들 및 배치들을 도시한다.
도 9는 일부 구현 예들에 따른 액티브 매트릭스 (active matrix) 제어 회로를 갖는 예시적인 마이크로 불활성 애노드 어레이 엘리먼트들의 회로도를 예시한다.
도 10은 일부 구현 예들에 따른 원형 반도체 기판을 프로세싱하기 위한 예시적인 마이크로 불활성 애노드 어레이의 개략적인 예시의 평면도를 도시한다.
도 11a는 일부 구현 예들에 따른 일반적인 전기 도금 셀 유체 및 도금 제어들과 조합하여 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다.
도 11b는 일부 구현 예들에 따른 전해질을 위한 유입구 포트를 포함하는 불활성 애노드 어레이 전기 도금 셀의 개략도의 확대도를 예시한다.
도 11c는 일부 구현 예들에 따른 전해질을 위한 출구 포트를 포함하는 불활성 애노드 어레이 전기 도금 셀의 개략도의 확대도를 예시한다.
도 12는 일부 구현 예들에 따른 금속 옥사이드 도즈 제어 유닛과 조합된 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다.
도 13은 일부 구현 예들에 따른 산화 환원 쌍 (redox couple) 과 조합된 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다.
도 14a 내지 도 14d는 일부 구현 예들에 따라 다이 레이아웃 (die layout) 을 식별하는 것에 응답하여 마이크로 불활성 애노드 어레이에서 전류 분포를 결정하기 위한 시뮬레이션 모델을 예시한다.
도 15a 내지 도 15c는 마이크로 불활성 애노드 어레이에서 가변하는 애노드 어레이 엘리먼트 피치들에 대한 피처 전류 밀도 분포의 맵들을 도시한다.
도 16은 일부 구현 예들에 따른 반도체 기판에 대해 포지셔닝된 예시적인 마이크로 불활성 애노드 어레이의 단면 개략도를 예시한다.
도 17a는 HRVA를 사용하는 다이의 패터닝된 피처 레이아웃 상의 예시적인 전류 분포를 예시한다.
도 17b는 HRVA를 사용하는 복수의 다이에 의해 둘러싸인 다이의 패터닝된 피처 레이아웃 상의 예시적인 전류 분포를 예시한다.
도 17c는 일부 구현 예들에 따라 1 ㎜ 갭으로 다이의 패터닝된 피처 레이아웃 상의 마이크로 불활성 애노드 어레이의 예시적인 전류 분포를 예시한다.
도 17d는 일부 구현 예들에 따라 4 ㎜ 갭으로 다이의 패터닝된 피처 레이아웃 상의 마이크로 불활성 애노드 어레이의 예시적인 전류 분포를 예시한다.
도 18은 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭의 함수로서 다이 내 균일도를 도시하는 그래프를 예시한다.
도 19는 일부 구현 예들에 따른 멀티-툴 전기 도금 장치의 간략화된 도면을 도시한다.
도 20은 일부 구현 예들에 따른 상이한 전기 도금 셀들 및 모듈들을 갖는 예시적인 전기 도금 장치의 간략화된 도면을 도시한다.
도 2는 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속 피처들을 전기 도금하는 예시적인 방법의 흐름도를 예시한다.
도 3은 일부 구현 예들에 따른 복수의 불활성 애노드 어레이 도금 스테이션들을 포함하는 예시적인 전기 도금 장치의 간략화된 도면을 예시한다.
도 4a는 전기 도금 장치의 고 저항 가상 애노드 (high resistance virtual anode; HRVA) 를 포함하는, 교차-플로우 (cross-flow) 측면 유입구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 4b는 전기 도금 장치의 HRVA를 포함하는 교차-플로우 유출구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 4c는 도 4a 및 도 4b에 도시된 전기 도금 장치의 다양한 부분들의 단면도를 예시한다.
도 4d는 전기 도금 장치의 도금 컵에 대한 플로우 주입 매니폴드의 단면도를 예시한다.
도 5a는 일부 구현 예들에 따른 전기 도금 장치의 마이크로 불활성 애노드 어레이를 포함하는, 교차-플로우 측면 유입구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 5b는 일부 구현 예들에 따른 전기 도금 장치의 마이크로 불활성 애노드 어레이를 포함하는, 교차-플로우 유출구 및 주변 하드웨어의 사시 확대도를 예시한다.
도 5c는 도 5a 및 도 5b에 도시된 전기 도금 장치의 다양한 부분들의 단면도를 예시한다.
도 5d는 일부 구현 예들에 따른 전기 도금 장치의 도금 컵에 대한 플로우 주입 매니폴드의 단면도를 예시한다.
도 6a 및 도 6b는 전해질의 플로우 방향 및 패터닝된 피처 내 도금에 대한 영향의 개략도를 예시한다.
도 7a는 일부 구현 예들에 따른 예시적인 개략적인 마이크로 불활성 애노드 어레이의 사시도를 도시한다.
도 7b는 도 7a의 예시적인 개략적인 마이크로 불활성 애노드 어레이의 평면도를 도시한다.
도 8은 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이 내의 불활성 애노드들의 상이한 형상들 및 배치들을 도시한다.
도 9는 일부 구현 예들에 따른 액티브 매트릭스 (active matrix) 제어 회로를 갖는 예시적인 마이크로 불활성 애노드 어레이 엘리먼트들의 회로도를 예시한다.
도 10은 일부 구현 예들에 따른 원형 반도체 기판을 프로세싱하기 위한 예시적인 마이크로 불활성 애노드 어레이의 개략적인 예시의 평면도를 도시한다.
도 11a는 일부 구현 예들에 따른 일반적인 전기 도금 셀 유체 및 도금 제어들과 조합하여 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다.
도 11b는 일부 구현 예들에 따른 전해질을 위한 유입구 포트를 포함하는 불활성 애노드 어레이 전기 도금 셀의 개략도의 확대도를 예시한다.
도 11c는 일부 구현 예들에 따른 전해질을 위한 출구 포트를 포함하는 불활성 애노드 어레이 전기 도금 셀의 개략도의 확대도를 예시한다.
도 12는 일부 구현 예들에 따른 금속 옥사이드 도즈 제어 유닛과 조합된 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다.
도 13은 일부 구현 예들에 따른 산화 환원 쌍 (redox couple) 과 조합된 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다.
도 14a 내지 도 14d는 일부 구현 예들에 따라 다이 레이아웃 (die layout) 을 식별하는 것에 응답하여 마이크로 불활성 애노드 어레이에서 전류 분포를 결정하기 위한 시뮬레이션 모델을 예시한다.
도 15a 내지 도 15c는 마이크로 불활성 애노드 어레이에서 가변하는 애노드 어레이 엘리먼트 피치들에 대한 피처 전류 밀도 분포의 맵들을 도시한다.
도 16은 일부 구현 예들에 따른 반도체 기판에 대해 포지셔닝된 예시적인 마이크로 불활성 애노드 어레이의 단면 개략도를 예시한다.
도 17a는 HRVA를 사용하는 다이의 패터닝된 피처 레이아웃 상의 예시적인 전류 분포를 예시한다.
도 17b는 HRVA를 사용하는 복수의 다이에 의해 둘러싸인 다이의 패터닝된 피처 레이아웃 상의 예시적인 전류 분포를 예시한다.
도 17c는 일부 구현 예들에 따라 1 ㎜ 갭으로 다이의 패터닝된 피처 레이아웃 상의 마이크로 불활성 애노드 어레이의 예시적인 전류 분포를 예시한다.
도 17d는 일부 구현 예들에 따라 4 ㎜ 갭으로 다이의 패터닝된 피처 레이아웃 상의 마이크로 불활성 애노드 어레이의 예시적인 전류 분포를 예시한다.
도 18은 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭의 함수로서 다이 내 균일도를 도시하는 그래프를 예시한다.
도 19는 일부 구현 예들에 따른 멀티-툴 전기 도금 장치의 간략화된 도면을 도시한다.
도 20은 일부 구현 예들에 따른 상이한 전기 도금 셀들 및 모듈들을 갖는 예시적인 전기 도금 장치의 간략화된 도면을 도시한다.
본 명세서에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 상부에서 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 또한, 용어들 "전해질", "도금 배스", "배스", 및 "도금 용액"은 상호 교환 가능하게 사용된다. 이하의 상세한 기술은 실시 예들이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 실시 예들은 이렇게 제한되지 않는다. 워크피스 (work piece) 는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시 예들의 장점을 취할 수도 있는 다른 워크피스들은 유리 패널들, 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다. 개시된 실시 예들의 워크피스들은 반도체 웨이퍼들, 인쇄 회로 기판들, 패널들, 등을 포함할 수 있는, 시드 층들 및 마스킹된 표면들을 갖는 기판들을 포함할 수도 있다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
도입
웨이퍼 내 (within-wafer; WIW) 균일도는 웨이퍼에 걸친 피처들의 변동을 측정하는 산업적으로 중요한 메트릭이다. WIW 균일도는 기판에 걸친 복수의 다이의 평균 두께 분포를 비교하고 웨이퍼로부터 오는 다이의 세트에 대해 상이한 위치로부터 상이한 다이에 대한 프로세스의 지표를 제공할 수도 있다. WIW 분포는 가변 플로우, 불균일한 전기장, 및 웨이퍼 에지 콘택트 비보상 (uncompensated) 시드 저항 말단 효과들을 포함하지만 이로 제한되지 않는 다수의 인자들로 인해 불균일할 수 있다. 본 개시의 방법들 및 장치들은 WIW 균일도를 개선할 수 있고, 종래에 채용된 전기 도금 장치들 및 방법들에 비해 개선된 WIW 결과들을 달성하기 위해 하드웨어의 더 신속하고, 덜 수동적 집중되고, 더 단순한 조정들을 제공할 수 있다.
다이 내 (Within-die; WID) 균일도는 다이 내 모든 피처들의 가변 두께의 척도이고 웨이퍼 총 피처 두께 분포에 대해 그리고 다른 다이에 대해 비교될 수 있다. 예를 들어, 작은 WID 가변성 (variability) 은 후속하는 층들의 오버레이 막을 덜 어렵고 더 신뢰할 수 있게 하거나, 2 개의 상이한 다이 사이의 다이를 가로지르는 복수의 피처들의 필라들 및 패드들로의 본딩을 덜 어렵고 더 신뢰할 수 있게 한다. 전기장 및 플로우 필드가 다이에 걸쳐 균일할 때에도, WID 불균일한 도금이 발생할 수도 있다. 다이 내의 다양한 피처들의 두께 분포는 주로 피처들의 다양한 피처들 및 영역들의 노출의 가변성에 의해 구동된다. 이는 때때로 "피처 밀도 분포" 또는 "부하 효과"로 지칭되고, 피처들 주변의 전기 및 질량 이송 (mass transfer) 필드 저항 및 더 낮은 밀도의 피처들의 영역들이 더 치밀한 피처들의 영역들보다 더 작기 때문에 발생한다. 본 개시의 장치들 및 방법들은 WIW 균일도를 개선할 수 있고, 종래에 채용된 장치들 및 방법들에 비해 개선된 WID 결과들을 달성하기 위해 하드웨어의 더 신속하고, 덜 수동적이고, 더 단순한 조정들을 제공할 수 있다.
피처 내 (within-feature; WIF) 균일도는 베이스 평면에 대한 그리고 다른 피처들에 대한 피처의 평탄도의 상단 표면의 형상의 척도이다. 예를 들어, 작은 WIF 균일도는 후속하는 층들의 오버레이 막을 덜 어렵고 더 신뢰할 수 있게 하거나, 2 개의 상이한 다이의 필라들 및 패드들로의 본딩을 덜 어렵고 더 신뢰할 수 있게 한다. 본 개시의 장치들 및 방법들은 WIF 균일도를 개선할 수 있고, 종래에 채용된 장치들 및 방법들에 비해 개선된 WIF 결과들을 달성하기 위해 하드웨어의 더 신속하고, 덜 수동적이고, 더 단순한 조정들을 제공할 수 있다.
리소그래피 마스크, 또는 포토레지스트 (photoresist; PR) 를 통한 전기 도금은 종종 웨이퍼 레벨 패키징 (wafer level packaging; WLP) 적용 예들에서와 같은 발전된 반도체 디바이스 제조에서 금속 범프들 및 필라들을 형성하도록 사용된다. 도 1은 기판 상의 패터닝된 금속 피처들을 전기 도금하는 예시적인 방법의 흐름도를 예시한다. 쓰루-마스크 전기 도금 (through-mask electroplating) 을 사용하는 통상적인 프로세스는 다음의 프로세스 동작들을 수반할 수도 있다.
먼저, 블록 (100) 에서, 기판 (예를 들어, 평면형 노출된 표면을 갖는 반도체 기판) 이 박형 전도성 시드 층 재료 (예를 들어, Cu) 로 코팅된다. 전도성 시드 층은 물리적 기상 증착 (physical vapor deposition; PVD) 과 같은 임의의 적합한 증착 방법에 의해 증착될 수도 있다.
다음에, 블록 (110) 에서, 포토레지스트와 같은 비-전도성 마스크 층이 전도성 시드 층 위에 증착된다. 포토레지스트는 스핀 코팅과 같은 습식 프로세싱 방법들 및 용매들이 증발/건조되게 하는 것을 통해 형성될 수도 있고, 또는 화학적 기상 증착 또는 예를 들어 기판 위에 미리 형성된 포토레지스트 재료의 롤 (roll) 을 도포하는 것 및 열을 가하는 것과 같은 건식 방법들을 통해 형성될 수도 있다.
다음에, 블록 (120) 에서, 포토레지스트는 리세스된 피처들 (예를 들어, 라운드 또는 다각형 홀들) 을 규정하도록 패터닝될 수도 있다. 포토레지스트는 특정한 조사 조건들에 대한 노출을 통해 패터닝될 수도 있다.
그 후, 블록 (130) 에서, 포토레지스트가 현상된다. 기판은 기판 상에 노출된 패턴이 현상되는, 포토레지스트 현상 장치로 이송될 수도 있다. 일 예에서, 포토레지스트는 용해 염 (salt) 을 갖는 용액에 기판을 노출시키는 것을 수반하는 습식 화학적 처리를 통해 현상된다. 이들 패터닝 동작들은 전도성 시드 층의 부분들이 노출된 포토레지스트 내에 리세스된 피처들의 형성을 발생시킨다. 리세스된 피처들은 금속이 후속하여 증착될 선택적인 공간들을 규정한다. 기판은 하나 이상의 다이스 내에 패터닝된 피처들을 갖는 부분적으로 제조된 반도체 기판일 수도 있다.
다음에, 블록 (140) 에서, 기판 상에 남아 있는 잔여 또는 과잉 포토레지스트 재료를 제거하기 위해 디스커밍 (descumming) 동작이 선택 가능하게 (optionally) 수행된다. 기판은 디스커밍을 수행하도록 플라즈마 에칭 장치로 이송될 수도 있다. 일부 실시 예들에서, 디스커밍은 습윤성 (wettability) 을 개선하는 더 소수성인 표면을 생성하는 부가적인 이점을 제공할 수 있다. 일부 실시 예들에서, 디스커밍은 통상적으로 리세스된 피처들의 하단부에서 과잉 포토레지스트를 제거하기 위해 작용하는 산소-함유 플라즈마에 대한 노출을 수반한다. 대안적인 실시 예들에서, 디스커밍은 기판의 표면에 산화제 (예를 들어, 오존) 를 함유하는 수용액을 도포함으로써 달성될 수 있다. 일부 실시 예들에서, 디스커밍을 위한 챔버는 도금 챔버 또는 장치의 일부일 수도 있다. 일부 다른 실시 예들에서, 디스커밍을 위한 챔버는 별도의 툴 또는 도금 툴로부터 별도의 스테이션일 수도 있다. 그러나, 디스커밍을 위해 챔버를 도금 챔버 또는 장치와 통합하는 것은 자본 비용들을 감소시킬 수도 있고, 디스커밍 동작과 도금 동작 사이의 시간을 감소시킬 수도 있고, 주변 조건들에 대한 노출을 감소시킬 수도 있다.
다음에, 블록 (150) 에서, 금속은 패터닝된 포토레지스트에 의해 규정된 기판의 영역들에서 전기 도금된다. 이 프로세스는 패터닝된 포토레지스트에 따라 규정된 금속 피처들을 형성한다. 기판은 도금 스테이션 또는 챔버로 이송될 수도 있다. 선택적으로, 기판은 전기 도금 전에 처리될 수도 있거나 습윤 (wetting) 을 겪을 수도 있다. 도금 스테이션 또는 챔버에서, 기판은 캐소드로 (cathodically) 바이어스되고 전기 도금 용액과 콘택트한다. 금속은 패터닝된 포토레지스트에 의해 규정된 기판 표면들 상에 전착된다 (electrodeposit).
그 후, 블록 (160) 에서, 포토레지스트가 기판으로부터 스트립핑될 수도 있다. 일부 실시 예들에서, 기판은 린싱/건조/세정 스테이션에서 린싱, 건조, 및/또는 세정을 겪을 수도 있다. 기판은 포토레지스트 스트립핑 스테이션으로, 또는 포토레지스트가 스트립핑되는 별도의 툴 또는 장치로 이송될 수도 있다. 포토레지스트는 산소-함유 플라즈마에 포토레지스트를 노출하는 것과 같은 건식 플라즈마 에칭 기법들을 사용하여 스트립핑될 수도 있다. 또는, 포토레지스트는 포토레지스트를 용해시키거나 스웰링하기 (swell) 위해 포토레지스트를 포토레지스트 용매들에 노출시키는 것과 같은 습식 에칭 기법들을 사용하여 스트립핑될 수도 있다. 포토레지스트가 제거된 후, 전도성 시드 층의 부분들이 선택 가능하게 제거된다. 기판은 전도성 시드 층이 패터닝된 포토레지스트에 의해 이전에 보호된 도금되지 않는 영역들에서 제거되는 화학적 에칭 장치로 이송될 수도 있다. 일부 실시 예들에서, 전도성 시드 층은 등방성 (isotropic) 화학적 에칭에 의해 제거될 수도 있다.
쓰루-마스크 전기 도금 (또는, 포토레지스트의 사용의 경우, 쓰루-레지스트 전기 도금 (through-resist electroplating)) 은 전기적 콘택트가 기판의 주변부에서 시드 층에 이루어지도록 전기 도금 장치에서 기판의 포지셔닝을 수반할 수도 있다. 전기 도금 장치는 도금을 위해 사용되도록 의도된 금속의 이온들을 함유하는 전해질 및 애노드를 하우징한다. 다음 방정식에 기술된 바와 같이, 기판은 캐소드로 (cathodically) 바이어스되고 기판의 표면에서 환원되는 금속 이온들을 제공하는 전해질 용액에 침지되고, 여기서 M은 금속 (예를 들어, 구리) 이고, n은 환원 동안 이송된 전자의 수이다.
전도성 시드 층이 리세스된 피처들의 하단 부분들에서만 전해질 용액에 노출되기 때문에, 예를 들어 쓰루-마스크 전기 도금 프로세스에 의해 촉진되는 바와 같이, 전기 화학적 증착은 필드 상, 예를 들어 전해질 용액에 노출된 마스크 또는 포토레지스트의 상단 층이 아니라 리세스된 피처들 내에서만 발생한다. 따라서, 쓰루-마스크 전기 도금은 금속으로 마스크 내의 리세스들을 적어도 부분적으로 충진하도록 사용될 수도 있다. 전기 도금 후, 마스크 또는 포토레지스트는 종래의 스트립핑 방법에 의해 제거되어 다수의 독립된 금속 범프들, 필라들, 라인들, 패드들 또는 기타 금속 피처들을 갖는 기판을 발생시킬 수도 있다.
통상적으로 리세스된 피처들 내 증착 레이트는 균일한 것이 바람직하고, 즉 프로세스의 종료 시 피처 각각은 증착된 금속의 유사한 높이를 갖고 따라서 동일 평면 상에 있다. 동일 평면성 (co-planarity) 은 더 큰 피처들 (예를 들어, 필라들) 의 높이를 감소시키기 위해, 전기 화학적 에칭 또는 폴리싱 프로세스와 같은 에칭 프로세스를 사용하여 개선될 수도 있다. 다이 내의 피처가 서로 그리고 기판에 대해 동일 평면 상에 있다면, 다이는 우수한 (작은) WID 분포 값을 가질 것이다. 일부 실시 예들에서, 포토레지스트를 제거할 수도 있는 필라들을 에칭 백하도록 (etch back) CMP (chemical mechanical planarization) 프로세스가 사용된다. 대안적인 에칭 프로세스는 포토레지스트를 제거하지 않고 동일 평면성을 개선하기 위해 도금된 금속을 제거하도록 사용될 수도 있는 전기-산화 방법이다. 개선된 균일도를 달성하기 위한 대안적인 프로세스는 깊은 피처들에서 (또는 피처들 내에서 깊은 곳에서) 더 빠르게 전기 도금하고 얕은 피처들에서 상대적으로 더 느린 전기 도금 프로세스이다. 이는 증착 조건들, 특히 피처들 내로 평탄화제들 (levelers) 의 대량 수송 (transport) 을 제한하는 조건들 하에서 평탄화제들과 같은 도금 첨가제들의 사용을 주의 깊게 제어함으로써 달성될 수도 있다. 도금 첨가제들의 농도는 동일 평면성을 개선하고 다이 내 또는 웨이퍼 내 금속 피처 높이 차들을 감소시키도록 제어될 수도 있다. 특정한 전기 도금 배스의 사용은 WIW 균일도, WID 균일도, 및 WIF 균일도를 포함하는 프로세스 품질들을 개선하기 위해 피처들 사이에 상이한 도금 레이트들을 발생시킬 수 있다. 본 명세서에 언급된 바와 같이, 용어들 "불균일도" 및 "균일도"는 일반적으로 기판 상의 타깃 피처에 도금된 기판에 대한 금속의 높이의 관찰된 변화를 지칭한다. 따라서, 불균일도의 개선은 적어도 하나의 프로세스 품질, 예를 들어 WID의 원치 않은 변동을 감소시키는 것을 수반한다. 도금 시 금속 피처 높이의 균일도를 달성하는 것이 통상적으로 바람직하지만, 일부 경우들에서 상이한 피처 기하 구조들 및 높이들을 도금하는 것이 바람직할 수도 있다는 것이 이해될 것이다.
마이크로 불활성 애노드 어레이에 의한 전기 도금
본 개시는 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속 피처들을 전기 도금하는 것에 관한 것이다. 마이크로 불활성 애노드 어레이를 사용한 전기 도금은 도금 두께의 공간적 분포에 대한 높은 레벨의 제어를 제공한다. 마이크로 불활성 애노드 어레이는 기판 상의 복수의 다이 레이아웃들에 대해 다이 레벨 상에서 도금 균일도를 개선하도록 사용될 수 있다. 마이크로 불활성 애노드 어레이는 마이크로 불활성 애노드 어레이 내의 복수의 마이크로 불활성 애노드 어레이 엘리먼트들 각각으로 가는 전류의 양을 조작하거나 제어한다. 이는 (예를 들어, 국부적인 피처 밀도의 가변성으로 인해) 더 많거나 더 적은 전류를 필요로 하는 영역들로 더 많거나 적은 전류를 구동함으로써 도금 레이트들을 수정하도록 사용될 수 있는 전류 분포의 패턴을 생성한다. 마이크로 불활성 애노드 어레이가 기판 표면에 매우 근접하게 배치될 때, 전해질의 전기장들은 표준 애노드들에 대해 통상적인 것처럼 전체적으로 보다는 국부적으로 프로그래밍되거나 제어될 수 있다. 이 제어는 특정한 표면 레이아웃 또는 다이 레이아웃의 쓰루-레지스트 패턴에 부분적으로 기초할 수도 있다. 따라서, 기판 상의 다이 레이아웃을 사용하여, 마이크로 불활성 애노드 어레이의 전류 분포가 결정될 수 있다. 부가적으로, 마이크로 불활성 애노드 어레이의 전류 분포는 전기 도금 동안 실시간으로 조정될 수도 있다. 예를 들어, 전류 분포의 조정들은 회전하는 기판의 각도 포지션 및 회전 경로에 적어도 부분적으로 기초하여 이루어질 수도 있다. 부가적으로, 포토레지스트 캐비티 내에서 다양한 피처들이 성장함에 따라, 어레이의 다양한 마이크로 애노드들 및 높은 밀도 대 더 낮은 밀도의 영역들에 인가된 전류는 더 균일한 최종 결과를 획득하기 위해 도금 프로세스 동안 시간에 따라 변화될 수도 있다. 마이크로 불활성 애노드 어레이의 전류 분포에 대한 제어는 WID 불균일도와 같은 다양한 도금 균일도 문제들을 해결한다.
도 2는 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이를 사용하여 반도체 기판 상의 금속 피처들을 전기 도금하는 예시적인 방법의 흐름도를 예시한다. 도 2에 도시된 프로세스의 동작들은 상이한 순서들로 그리고/또는 상이한, 더 적은, 또는 부가적인 동작들로 수행될 수도 있다.
블록 (200) 에서, 반도체 기판이 로딩된다. 도 3에 도시된 바와 같은 일 예로서, 반도체 기판은 기판 로딩/언로딩 스테이션 (substrate load/unload station)(330) 에 로딩될 수도 있다. 반도체 기판은 하나 이상의 도금 스테이션들을 갖는 전기 도금 장치 내에 수용될 수도 있다. 일부 실시 예들에서, 반도체 기판은 하나 이상의 포드들 (pods) 또는 전방 개방 통합 포드들 (front opening unified pods; FOUP들) 에 로딩될 수도 있다. 일부 실시 예들에서, 반도체 기판은 구리 시드 층과 같은 전도성 시드 층을 가질 수도 있다. 전도성 시드 층은 유전체 층과 같은 재료 층 상에 배치될 수도 있다. 패터닝된 비-전도성 마스크 층 또는 패터닝된 포토레지스트가 전도성 시드 층 상에 존재할 수도 있다. 패터닝된 포토레지스트는 전도성 시드 층이 리세스된 피처들의 하단 부분들에서 노출되도록 포토레지스트 재료 내에 형성된 복수의 리세스된 피처들을 가질 수도 있다. 이 리세스된 피처들은 쓰루-레지스트 리세스된 피처들로서 지칭될 수도 있다. 패터닝된 포토레지스트는 상기 기술된 동작들에 따라 형성될 수도 있다. 반도체 기판은 피처들의 분포를 갖는 하나 이상의 다이스를 포함하는 부분적으로 제조된 반도체 기판일 수도 있다.
블록 (210) 에서, 기판 타입 및 레이아웃들이 식별된다. 반도체 기판은 통상적으로 복수의 다이를 포함한다. 다이 각각은 인접한 다이스에 대해 피처들의 동일하거나 상이한 레이아웃을 가질 수도 있다. 일부 실시 예들에서, 다이 각각은 피처들의 치밀한 영역들 및 크게 격리된 피처들의 영역들과 같은 피처 밀도의 상당한 가변성을 가질 수도 있다. 일부 다이는 상이한 폭들의 범위를 갖는 피처들을 가질 수도 있다. 일부 다이는 깊은 피처들 및 얕은 피처들을 포함하는 상이한 깊이들의 피처들을 가질 수도 있다. 피처 밀도, 깊이, 폭, 등의 이 가변성은 일반적으로 전기 도금 동안 이온 저항의 가변성 및 발생되는 전류 분포로 인해 전기 도금 후 금속 두께 분포의 가변성을 야기한다.
WLP 상호 접속부들, 즉 솔더 범프들, 통상적으로 솔더로 캡핑된 필라들, 및/또는 재분포 라인들 (redistribution lines; RDLs) 은 통상적으로 쓰루-레지스트 도금에 의해 형성된다. 그러나, 다이 레이아웃 및 다이에 걸친 변동들에 따라, 쓰루-레지스트 도금은 일반적으로 균일하지 않고 다이 설계 레이아웃을 따른다. 다이 설계 레이아웃의 변동들은 설계 규칙들 및 칩 성능에서 비롯될 수도 있다. 일부 다이 영역들은 함께 단단히 (더 작은 피치로) 패킹된 피처들 (예를 들어, 범프들) 을 포함할 수도 있다. 일부 다이 영역들은 피처 수를 더 증가시키기 위해 더 작은 직경의 피처들을 포함할 수도 있다. 이에 더하여, 일부 다이 영역들은 도금 관점으로부터 더 낮은 면적 밀도로서 나타나는 다이 스트리트들 (다이들 사이의 도금 불가능한 빈 공간) 을 포함할 수도 있고; 따라서 플레이트의 국부적으로 더 두꺼운 다이 에지 영역들 (즉, "핫 영역들") 을 관찰하는 것이 종종 통상적이다. 본 개시에서, 다이 설계 레이아웃을 처리하고 (account for) 피처 변동들 (예를 들어, 국부적인 피처 밀도의 변동) 을 보상하도록 기판 근방에 충분히 전류 분포를 생성하여, 전체 반도체 기판 전체적으로 다이 레벨에서 목표된 최종 금속화 두께 균일도를 생성하는 것이 바람직하다. 본 개시가 주로 쓰루-레지스트 전기 도금 적용 예들과 맥락에서 기술되고 구현될 수도 있지만, 본 개시는 이러한 적용 예들로 제한되지 않는 것이 이해될 것이다. 예를 들어, 본 개시는 다마신 (damascene) 또는 쓰루-실리콘 비아 (through-silicon via; TSV) 피처 충진 적용 예들과 같은 비WLP 적용 예들에 적용될 수도 있다.
블록 (220) 에서, 반도체 기판은 선택 가능하게 기판 전처리를 겪을 수도 있다. 반도체 기판의 전처리는 옥사이드를 환원시키거나 유기 불순물과 같은 불순물을 제거할 수도 있다. 이에 더하여, 전처리는 진공 표면 사전 습윤을 수반할 수도 있다. 도 3에 도시된 일 예로서, 반도체 기판은 기판 로딩/언로딩 스테이션 (330) 으로부터 로봇 (350) 을 통해 기판 전처리 스테이션 (310) 으로 이송될 수도 있다. 일부 경우들에서, 기판 전처리 스테이션 (310) 은 진공 백필 스테이션으로서 구성된다. 일부 경우들에서, 기판 전처리 스테이션 (310) 은 산 사전 습윤 (acid pre-wetting) 스테이션으로서 구성된다.
블록 (230) 에서, 반도체 기판은 애노드 어레이 도금 스테이션의 전해질에 침지된다. 도금 스테이션은 또한 전기 도금 용기, 전기 도금 셀, 또는 도금 챔버로 지칭될 수도 있다. 도금 챔버는 기판 상의 금속을 전기 도금하는 동안 전해질 및 하나 이상의 애노드들을 포함하도록 구성된다. 도 3에 도시된 일 예로서, 반도체 기판은 기판 전처리 스테이션 (310) 으로부터 로봇 (350) 을 통해 애노드 어레이 도금 스테이션 (320a) 으로 이송될 수도 있다. 애노드 어레이 도금 스테이션 (320a) 은 이하에 기술된 바와 같이 마이크로 불활성 애노드 어레이를 사용하여 반도체 기판 상에서 전기 도금을 수행할 수도 있다. 전기 도금 동작들은 하나 이상의 애노드 어레이 도금 스테이션들 (320a, 320b, 320c, 및 320d) 에서 수행될 수도 있다. 하나 이상의 애노드 어레이 도금 스테이션들 (320a, 320b, 320c, 및 320d) 중 임의의 것이 마이크로 불활성 애노드 어레이가 없는 도금 스테이션에 의해 대체될 수도 있다는 것이 이해될 것이다. 결국, 도금 스테이션들 (320a, 320b, 320c, 및 320d) 중 일부는 마이크로 불활성 애노드 어레이들을 포함할 수도 있고 도금 스테이션들 (320a, 320b, 320c, 및 320d) 중 일부는 마이크로 불활성 애노드 어레이들을 생략할 수도 있다.
반도체 기판은 전도성 시드 층에 이루어진 전기적 콘택트들을 통해 캐소드로 바이어스되고, 기판 표면은 도금될 금속의 이온들을 포함하는 전해질에 침지된다. 예를 들어, 전해질은 구리 설페이트, 구리 메탄 설포네이트, 구리 파이로포스페이트, 구리 프로판 설포네이트, 등과 같은 구리 염으로부터 구리 이온들을 함유할 수도 있다. 전해질은 전해질 전도도를 증가시키는 산을 포함할 수도 있다. 예시적인 산들은 황산 및 메탄술폰산을 포함하지만, 이에 제한되지 않는다. 일부 실시 예들에서, 전해질은 도금 첨가제들을 포함한다. 도금 첨가제들은 표면 반응 동역학을 수정하고 종종 부재 시 발생하는 전류 분포 (피처 형상 및 두께 분포) 를 개선하는 데 유용하다 (1 차 또는 전해질-저항-구동 전류 분포에 비해 개선됨). 마스크 층의 존재 시, 이온 전류 분포는 주로 기판 표면 상의 전도성 시드 층의 노출된 부분들의 분포에 의해 주로 좌우된다. 불균일한 이온 전류 분포의 결과로서, 리세스된 피처들은 상이하게 충진될 것이다.
일부 구현 예들에서, 전해질은 촉진제들, 억제제들 및 평탄화제들과 같은 도금 첨가제들을 포함한다. 다른 도금 첨가제들은 캐리어들 및/또는 덕틸라이저들 (ductilizers) 을 포함할 수도 있다. 일부 실시 예들에서, 촉진제는 적어도 하나의 메르캅토산기 (mercapto acid group) 및 하나의 설폰산기 (sulfonic acid group) 를 갖는 알칸 사슬, 또는 산-염 (acid-salt) 을 포함할 수도 있다. 예를 들어, 촉진제는 메르캅토프로판 설폰산 또는 메르캅토에탄 설폰산을 포함할 수도 있다. 일부 실시 예들에서, 억제제는 폴리에틸렌-글리콜 및 폴리프로필렌-글리콜 및 옥사이드들의 유도체들을 포함할 수도 있다. 이들 또는 다른 경우들에서, 억제제는 폴리에틸렌 옥사이드, 폴리프로필렌 옥사이드, 폴리에틸렌 글리콜, 폴리프로필렌 글리콜, 적어도 하나의 S-함유 작용기 및/또는 N-함유 작용기를 갖는 폴리에틸렌 및 적어도 하나의 S-함유 작용기 및/또는 N-함유 작용기를 갖는 폴리프로필렌 옥사이드로 구성된 그룹으로부터 선택된 적어도 하나의 재료를 포함할 수도 있다. 전해질의 첨가제들의 조성은 전기 도금 프로세스에서 마이크로 불활성 애노드 어레이와 함께 사용하도록 최적화될 수도 있다.
도금 챔버는 반도체 기판에 평행한 플로우를 생성하도록 설계된 전해질 주입 플로우 시스템으로 설계될 수도 있다. 반도체 기판의 표면을 가로지르는 전해질의 플로우는 고속들로 발생할 수도 있다. 또한, 전해질 주입 플로우 시스템은 전해질의 플로우가 마이크로 불활성 애노드 어레이에 평행하도록 설계된다. 마이크로 불활성 애노드 어레이는 마이크로 불활성 애노드 어레이와 반도체 기판 사이에 얇은 갭이 있도록 도금 챔버 내에 포지셔닝될 수도 있다.
도금 챔버는 기판 표면을 가로지르는 전해질의 교차-플로우 (cross-flow) 를 촉진하도록 교차-플로우 매니폴드를 포함할 수도 있다. 교차-플로우 매니폴드는 마이크로 불활성 애노드 어레이와 기판 표면 사이를 흐르는 전해질을 담도록 구성될 수도 있다. 교차-플로우 매니폴드는 또한 플로우 주입 매니폴드로 지칭될 수도 있다. 플로우 주입 매니폴드는 주변부 둘레에 그리고 교차-플로우 한정 (confinement) 링 하에 일련의 유출 홀들을 갖는 캐비티일 수도 있다. 플로우 주입 매니폴드는 교차-플로우 갭 내로 플로우의 방위각으로 (azimuthally) 균일한 주입을 생성하도록 기능할 수도 있다. 대안적인 실시 예에서, 공간적으로 분포된 전해질 쓰루 홀들은 마이크로 불활성 애노드 어레이 내에 배치되고, 새로운 전해질의 주입으로 하여금 마이크로 불활성 애노드 엘리먼트들 사이의 공간들 및 홀들로부터의 갭에 그리고 반도체 기판으로부터의 이 갭 반대편에 들어가게 하고, 그리고 일반적인 주변부로부터 갭을 빠져 나가게 할 수도 있다.
교차-플로우 매니폴드들을 갖는 반도체 기판 도금 챔버들에서, 도금 챔버들은 역사적으로 (본 개시의 마이크로 불활성 애노드 어레이 대신) 채널형 이온 저항성 플레이트 (channeled ionically resistive plate; CIRP) 또는 반도체 기판에 매우 근접하게 배치되는 고 저항 가상 애노드 (high resistance virtual anode; HRVA) 와 같은 이온 저항성 엘리먼트를 포함할 것이다. 이온 저항성 플레이트는 통상적으로 전기적으로 절연된 재료로 이루어진 저 다공성 플레이트 (5 ％ 미만의 다공성) 이고, 전기적으로 절연된 재료의 기공들 (pores) 은 다공성 (porous) 플레이트를 통해 캐소드로 바이어스된 반도체 기판을 향한 이온들의 이동을 허용한다. 이온 저항성 엘리먼트 또는 HRVA의 기공들 또는 홀들은 균일하거나 규칙적으로 분포되고 이격될 것이다. 이온 저항성 엘리먼트는 캐소드로 바이어스된 반도체 기판을 향한 이온 전류의 경로 상에 부가적인 저항을 제공할 수 있다.
도 4a는 전기 도금 장치의 교차-플로우 측면 유입구 및 주변 하드웨어의 사시 확대도를 예시한다. 도 4b는 전기 도금 장치의 교차-플로우 유출구 및 주변 하드웨어의 사시 확대도를 예시한다. 도 4c는 도 4a 및 도 4b에 도시된 전기 도금 장치의 다양한 부분들의 단면도를 예시한다. 도 4d는 전기 도금 장치의 도금 컵에 대한 플로우 주입 매니폴드의 단면도를 예시한다.
종종 (역사적으로 교차-플로우 매니폴드들을 갖는 도금 챔버들에서), 전기 도금 장치 또는 전기 도금 셀은 캐소드 챔버 및 분리된 애노드 챔버를 포함한다. 캐소드 챔버의 하단 표면은 캐소드 챔버로부터 애노드 챔버를 분리하는 멤브레인 프레임 (474) 및 멤브레인 (402) (매우 얇기 때문에, 멤브레인은 실제로 도시되지 않지만, 그 위치는 멤브레인 프레임 (474) 의 하부 표면에 위치되는 것으로 도시됨) 를 포함할 수도 있다. 멤브레인 프레임 (474) 은 통상적으로 캐소드 챔버로부터 애노드 챔버를 분리하는 역할을 하는 이온 교환 멤브레인인 멤브레인 (402) 을 홀딩하기 위한 강성 구조적 부재이다.
기판은 기판 홀더 (454) 내에 포지셔닝될 수도 있다. 기판 홀더 (454) 는 종종 컵, 컵 어셈블리, 또는 컵 및 콘 어셈블리로 지칭되고, 기판 홀더는 기판을 지지하고 그 주변에서 기판에 전류를 피딩할 수도 있다.
전해질의 플로우는 교차-플로우 매니폴드 또는 교차-플로우 매니폴드 영역 (426) 에서 제어된다. 이 교차-플로우 매니폴드 영역 (426) 은 또한 웨이퍼 대 HRVA 갭 또는 단지 웨이퍼 갭으로 지칭될 수도 있다. 교차-플로우 매니폴드 영역 (426) 을 흐르는 전해질은 유입구 캐비티 (450) (유입구) 로부터 출구 포트 (434) (유출구) 로 통과한다. 전해질은 다공성 플로우 분포 플레이트 (442) 의 반-환형 교차-플로우 주입 매니폴드 영역 (422) 내로 종결되는 하나 이상의 피드 채널들 (458) 로부터 교차-플로우 매니폴드 영역 (426) 으로 들어간다. 유체는 전기 도금 셀의 일 측면의 주변부 둘레에 배치된 플로우 분포 (또는 샤워헤드) 플레이트 (442) 내의 복수의 분포 홀들 (446) 을 통해 흐른다. 그 후, 유체 플로우는 기판에 평행한 방향으로 회전하고 교차-플로우 한정 링 (410) (또한 상단 측면 인서트로 공지됨) 과 샤워헤드 플레이트 (442) 사이의 교차-플로우 매니폴드 영역 (426) 내의 채널과의 충돌 및 한정에 의해 교차-플로우 매니폴드 영역 (426) (또는 교차-플로우 매니폴드 웨이퍼 갭) 내로 통과한다. 교차-플로우 한정 링 (410) 은 기판 아래에서 직선으로 흐르는 평행한 궤적으로 교차-플로우 매니폴드 웨이퍼 갭 (426) 내로 그리고 이를 가로지르게 유체 플로우를 지향시키는 것을 돕는 방사상으로 지향된 핀들 (radially-directed fins) 또는 지향성 핀들 (466) 의 세트를 갖는다. 지향성 핀들 (466) 은 교차-플로우 샤워헤드 플레이트 (442) 의 분포 홀들 (446) 과 유체로 연통한다 (fluid communication). 지향성 핀들 (466) 은 교차-플로우 한정 링 (410) 의 표면 아래 그리고 인접한 지향성 핀들 (466) 사이에 대체로 분리된 유체 통로들을 규정한다. 그 결과, 교차-플로우 개시 구조체들을 통해 교차-플로우 매니폴드 영역 (426) 에 도달하는 전해질은 기판의 면에 평행하거나 실질적으로 평행하게 지향된다. 전해질이 교차-플로우 매니폴드 영역 (426) 을 떠나고, 배기 포트 (434) (유출구) 가 교차-플로우 한정 링 (410) 의 반대편 측면 상에 있고, 전해질이 외부 격납 (containment) 컵 (476) 및 그 상단 위어 (weir) 표면 (482) 에 의해 형성된 전기 도금 셀의 최외측 주변 유체 격납 영역 (484) 에서 수집되고, 지향되고, 복구될 (reclaim) 수 있다.
도 4a 내지 도 4d에서, 이온 저항성 플레이트 또는 HRVA (406) 는 기판 (작업 전극) 과 애노드 (상대 전극) 사이에 포지셔닝된다. 애노드는 보통 멤브레인 (402) 에 의해 기판으로부터 분리된다. 교차-플로우 매니폴드 영역 (426) 은 HRVA (406) 위 그리고 기판 아래에 있고, 여기서 기판은 기판 홀더 (454) 에 의해 홀딩된다. HRVA (406) 는 전해질로 하여금 기판 상에 충돌하도록 HRVA (406) 를 통해 이동하게 하는 개구부들을 포함한다. 통상적으로, 전해질은 2 개의 상이한 플로우 경로들 또는 스트림들로 분리될 수 있다. 일 스트림은 HRVA (406) 의 개구부들을 통해 그리고 교차-플로우 매니폴드 영역 (426) 내로 전해질을 흘린다. 다른 스트림은 교차-플로우 주입 매니폴드 (422) 로부터 분포 홀들 (446) 을 통해 전해질을 흘리고 교차-플로우 매니폴드 영역 (426) 의 기판 표면을 가로질러 측방향으로 흐르도록 재지향된다. 일부 실시 예들에서, HRVA 홀 경로를 통한 플로우가 없다.
HRVA (406) 는 기판 (캐소드) 근방에서 거의 일정하고 균일한 이온 전류 소스에 가깝다 (approximate). 일반적으로, HRVA (406) 는 기판에 매우 근접하게 배치된다. 대조적으로, 기판에 대해 동일한 근접 위치에 있는 애노드는 거의 일정한 전류를 공급하지 않을 것이지만, 애노드 금속 표면에서 거의 일정한 전위 평면을 나타내고, 이에 따라 애노드 평면에서 종단 (terminus) 까지 (예를 들어, 기판의 에지 및 기판 상의 주변 콘택트 지점들에 대한 짧은 경로까지) 순 저항이 더 작은 곳에서 전류가 최대가 되게 한다.
도 4d에서, 특정한 엘리먼트들의 관련 기하 구조들 및 높이들이 도시된다. 거리 (a) 는 교차-플로우 매니폴드 영역 (426) 의 높이를 나타낸다. 이는 웨이퍼를 시일링하는 위치 (웨이퍼는 도 4d에 도시되지 않음) 에서 립 시일의 상단부 (도 4d에서 점선) 와 HRVA (406) 의 최상부 표면 (즉, 웨이퍼 및 컵에 가장 가까운 표면) 의 평면 사이의 거리이다. 일부 실시 예들에서, 거리 (a) 는 약 1 ㎜ 내지 약 10 ㎜이다. 거리 (b) 는 노출된 기판 표면과 기판 홀더 (454) 의 최하단 표면 사이의 거리를 나타낸다. 특정한 실시 예들에서, 거리 (b) 는 약 1 ㎜ 내지 약 4 ㎜이다. 거리 (c) 는 교차-플로우 한정 링 (410) 의 상부 표면과 기판 홀더 (454) 의 하단 사이의 전해질 갭의 높이를 나타낸다. 이 전해질 갭 (교차-플로우 한정 링 (410) 의 경우들에서 통상적으로 0임) 은 기판 홀더 (454) 로 하여금 도금 동안 회전하게 하는 공간을 제공하고 통상적으로 전해질이 누설되는 것을 방지하도록 작다. 일부 경우들에서, 클램핑 링을 통해 교차-플로우 한정 링 (410) 에 부착되고, 플로우 링 (미도시) 은 교차-플로우 한정 링 (410) 과 기판 홀더 (454) 의 하단 표면 사이의 전해질 갭을 시일링하는 (seal) 것이다. 이는 출구 포트 (434) 를 제외하고 갭으로부터 유체의 누설이 없음을 보장한다. 일부 실시 예들에서, 갭의 거리 (c) 는 약 0.5 ㎜ 이하이다. 일부 경우들에서 교차-플로우 한정 링 (410) 및 기판 홀더 (454) 는 도금 동안 콘택트하고 미끄러진다. 거리 (d) 는 교차-플로우 한정 링 (410) 의 높이를 나타낸다. 특정한 실시 예들에서, 거리 (d) 는 약 1 ㎜ 내지 약 4 ㎜이다.
본 개시에서, 마이크로 불활성 애노드 어레이는 반도체 기판, 기판 홀더 (454), 및 도금 셀에 대해 동일한 상대적인 포지션에 있고; 그리고 교차-플로우 매니폴드 영역 (426) 이 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 공간/갭을 규정하도록, 이온 저항성 엘리먼트 (예를 들어, HRVA (406)) 및 HRVA (406) 아래의 전류 공급 하드웨어를 대체하는 것으로 보일 수 있다. 즉, 마이크로 불활성 애노드 어레이는 HRVA가 통상적으로 위치되는 도금 셀에서 반도체 기판에 근접한 위치에 배치될 수 있다. 통상적으로, HRVA 또는 이온 저항성 엘리먼트는 리모트 애노드와 반도체 기판 사이에 이온 저항을 제공하도록 채용되지만, 일련의 기공들 또는 홀들을 가짐으로써 유체 전류에 전도성이다. 또한, HRVA는 반도체 기판과 HRVA 사이의 갭 내에 남아 있도록 유체 플로우를 실질적으로 한정하고 교차-플로우 주입 매니폴드와 배기 포트 사이의 직접적인 경로를 따르는, 엘리먼트 내로 그리고 엘리먼트를 통한 플로우에 대한 저항을 제공한다. HRVA는 균일한 분포 전류 소스에 가까운 반도체 기판 옆에 이온 저항성 영역을 생성함으로써 말단 효과를 보상하고, 이는 에지-대-중심으로부터 균일한 도금을 용이하게 한다. 이는 금속 피처들을 도금하는 것에 대한 전체 제어 또는 WIW 균일도를 개선한다. 그러나, HRVA는 규칙적인/고정된 패턴의 홀들을 갖기 때문에, HRVA는 피처들의 불균일한 분포를 갖는 다이에 대해 전류를 유리하게 분포하지 않는다. 그 결과, HRVA는 다이 레이아웃들에 특정한 WID 균일도를 해결하지 않는다. 본 개시의 마이크로 불활성 애노드 어레이는 목표된 전류 분포를 생성하기 위해 일련의 독립적으로 제어 가능한 마이크로-스케일 애노드 전극들을 제공하고, 마이크로-애노드 전극들 각각에 대한 전류 분포는 적어도 부분적으로 다이 레이아웃들 및/또는 웨이퍼 레벨 전류 분포 말단 효과에 기초하여 결정될 수도 있다. 따라서, 마이크로 불활성 애노드 어레이는 다이 레이아웃들에 특정한 WID 균일도 및 글로벌 WIW 보상들을 동시에 해결할 수 있다.
본 개시의 마이크로 불활성 애노드 어레이를 사용하여, 도금 셀은 HRVA, 또는 분리된 애노드 또는 분리된 애노드 챔버를 더 이상 필요로 하지 않는다. HRVA들을 채용하는 종래의 도금 셀들은 종종 HRVA 아래에 분리된 애노드 챔버를 포함하고, 분리된 애노드 챔버는 애노드 (예를 들어, 활성 구리 금속 애노드) 및 멤브레인을 포함할 것이다. 그러나, HRVA가 다공성이기 때문에, 일부 전해질 교차-플로우는 HRVA의 홀들을 통해 아래로 누설될 것이고 주위의 교차-플로우 채널을 우회할 것이다. HRVA의 홀들은 일부 유체가 아래로 이동하는 경로를 제공한다. HRVA의 표면을 직접적으로 가로지르는 전해질 교차-플로우를 촉진하도록 다양한 댐들 및 시일들을 엔지니어링하는 (engineer) 대신, 마이크로 불활성 애노드 어레이는 재료(들)의 비-다공성 블록을 제공하도록 HRVA를 대체한다. 따라서, (HRVA를 대체하는) 마이크로 불활성 애노드 어레이를 갖는 도금 셀은 별도의 애노드 또는 애노드 챔버 없이 설계되고 마이크로 불활성 애노드 어레이의 표면을 가로질러 더 균일한 전해질 교차-플로우를 제공한다.
도 5a는 일부 구현 예들에 따른 전기 도금 장치의 마이크로 불활성 애노드 어레이를 포함하는, 교차-플로우 측면 유입구 및 주변 하드웨어의 사시 확대도를 예시한다. 도 5b는 일부 구현 예들에 따른 전기 도금 장치의 마이크로 불활성 애노드 어레이를 포함하는, 교차-플로우 유출구 및 주변 하드웨어의 사시 확대도를 예시한다. 도 5c는 도 5a 및 도 5b에 도시된 전기 도금 장치의 다양한 부분들의 단면도를 예시한다. 도 5d는 일부 구현 예들에 따른 전기 도금 장치의 도금 컵에 대한 플로우 주입 매니폴드의 단면도를 예시한다.
전해질의 플로우는 교차-플로우 매니폴드 또는 교차-플로우 매니폴드 영역 (526) 에서 제어된다. 이 교차-플로우 매니폴드 영역 (526) 은 또한 웨이퍼 대 HRVA 갭 또는 단지 웨이퍼 갭으로 지칭될 수도 있다. 교차-플로우 매니폴드 영역 (526) 을 흐르는 전해질은 유입구 캐비티 (550) (유입구) 로부터 출구 포트 (534) (유출구) 로 통과한다. 전해질은 다공성 플로우 분포 플레이트 (542) 의 반-환형 교차-플로우 주입 매니폴드 영역 (522) 내로 종결되는 하나 이상의 피드 채널들 (558) 로부터 교차-플로우 매니폴드 영역 (526) 으로 들어간다. 유체는 전기 도금 셀의 일 측면의 주변부 둘레에 배치된 플로우 분포 (또는 샤워헤드) 플레이트 (542) 내의 복수의 분포 홀들 (546) 을 통해 흐른다. 그 후, 유체 플로우는 기판에 평행한 방향으로 회전하고 교차-플로우 한정 링 (510) (또한 상단 측면 인서트로 공지됨) 과 샤워헤드 플레이트 (542) 사이의 교차-플로우 매니폴드 영역 (526) 내의 채널과의 한정 및 충돌에 의해 교차-플로우 매니폴드 영역 (526) (또는 교차-플로우 매니폴드 웨이퍼 갭) 내로 통과한다. 교차-플로우 한정 링 (510) 은 기판 아래에서 직선으로 흐르는 평행한 궤적으로 교차-플로우 매니폴드 웨이퍼 갭 (526) 내로 그리고 이를 가로지르게 유체 플로우를 지향시키는 것을 돕는 방사상으로 지향된 핀들 또는 지향성 핀들 (566) 의 세트를 갖는다. 지향성 핀들 (566) 은 교차-플로우 샤워헤드 플레이트 (542) 의 분포 홀들 (546) 과 유체로 연통한다. 지향성 핀들 (566) 은 교차-플로우 한정 링 (510) 의 표면 아래 그리고 인접한 지향성 핀들 (566) 사이에 대체로 분리된 유체 통로들을 규정한다. 그 결과, 교차-플로우 개시 구조체들을 통해 교차-플로우 매니폴드 영역 (526) 에 도달하는 전해질은 기판의 면에 평행하거나 실질적으로 평행하게 지향된다. 배기 포트 (534) (유출구) 가 교차-플로우 한정 링 (510) 의 반대편 측면 상에 있고, 여기서, 전해질이 교차-플로우 매니폴드 영역 (526) 을 떠나고, 여기서 전해질이 외부 격납 컵 (576) 및 그 상단 위어 표면 (582) 에 의해 형성된 전기 도금 셀의 (584) 의 최외측 주변 유체 격납 영역 (584) 에서 수집되고, 지향되고, 복구될 수 있다.
교차-플로우 개시 구조체 개구부 또는 유입구 (550) 를 통해 교차-플로우 매니폴드 영역 (526) 에 도달하는 전해질은 기판의 면에 평행하거나 실질적으로 평행하게 지향된다. 일부 경우들에서, 교차-플로우 매니폴드 영역 (526) 은 약 0.5 ㎜ 내지 약 15 ㎜, 약 0.5 ㎜ 내지 약 8 ㎜, 또는 약 1 ㎜ 내지 약 4 ㎜의 높이를 가질 수도 있다. 교차-플로우 매니폴드 영역 (526) 은 교차-플로우 매니폴드 영역 (526) 내에 교차-플로우 전해질을 담도록 작용하는 교차-플로우 한정 링 (510) 에 의해 측면들 상에 규정된다. 교차-플로우 매니폴드 영역 (526) 의 설계는 기판을 가로질러 균일한 선형 플로우 속도를 달성할 수 있다.
기판은 기판 홀더 (554) 내에 포지셔닝될 수도 있다. 기판 홀더 (554) 는 종종 컵, 컵 어셈블리, 또는 컵 및 콘 어셈블리로 지칭되고, 기판 홀더는 그 주변에서 기판을 지지할 수도 있다. 에지 (엘라스토머 (elastomeric)) 시일 및 기판의 전면에 콘택트하도록 구성된 전기적 콘택트 엘리먼트들을 갖는 기판 홀더 (554) 는 마이크로 불활성 애노드 어레이 (506) 와 대면한다. 기판 홀더 (554) 는 마이크로 불활성 애노드 어레이 (506) 의 상단 표면에 평행한 포지션 및 짧은 거리 (small distance) 에 기판을 홀딩한다. 마이크로 불활성 애노드 어레이 (506) 와 기판을 분리하는 거리 또는 갭은 통상적으로 약 4 ㎜ 이하이다. 전해질은 마이크로 불활성 애노드 어레이 (506) 와 기판 홀더 (554) 에 의해 홀딩된 기판 사이의 갭 영역에서 흐른다. 갭 내부의 강한 (intense) 평행한 플로우는 도금 프로세스에서 질량 이송에 대한 저항을 감소시킨다. 교차-플로우 한정 링 (510) 은 기판의 주변부에 근접하게, 마이크로 불활성 애노드 어레이 (506) 위에 포지셔닝된다. 교차-플로우 한정 링 (510) 은 링 형상이고 방위각으로 불균일할 수도 있다.
교차-플로우 매니폴드 영역 (526) 은 마이크로 불활성 애노드 어레이 (506) 위 그리고 기판 아래에 있다. 도금 동작 동안, 전해질은 교차-플로우 주입 매니폴드 (522) 내로 흐른다. 여기서부터, 전해질은 교차-플로우 샤워헤드 플레이트 (542) 의 분포 홀들 (546) (특정 실시 예들에서 100 개 초과일 수도 있음) 을 통과한다. 분포 홀들 (546) 을 떠난 후, 전해질의 플로우 방향은 (a) 기판에 수직인 것에서 (b) 기판에 평행한 것으로 변화한다. 플로우 방향의 이러한 변화는 플로우가 교차-플로우 한정 링의 (510) 유입구 캐비티 (550) 에 충돌하고 이에 의해 한정될 때 발생한다. 전해질은 기판 아래에 수평으로 배향된 교차 플로우로서 들어가는 교차-플로우 매니폴드 영역 (526) 으로 직접 전달된다. 교차-플로우 매니폴드 영역 (526) 으로 가는 도중에, 전해질은 교차-플로우 주입 매니폴드 (522) 및 교차-플로우 샤워헤드 플레이트 (542) 를 통과하고, 교차-플로우 한정 링의 (510) 유입구 캐비티 (550) 의 작용들 및 기하 구조들에 의해 수직으로 상향 플로우로부터 기판 표면에 평행한 플로우로 재지향된다.
일부 실시 예들에서, 전해질이 이어서 교차-플로우 매니폴드 영역 (526) 으로 전달되는 반-환형 교차-플로우 주입 매니폴드 영역 (522) 에 전해질을 직접 전달하기 위한 하나 이상의 피드 채널들 (558) 이 있을 수도 있다. 이들 피드 채널들 (558) 은 (예를 들어, 플로우 분포 샤워헤드 플레이트 (542) 로부터의 플로우의 분포를 개선하기 위해) 방위각으로 불균일한 방식으로 교차-플로우 매니폴드 영역 (526) 내로 나갈 수도 있다. 구체적으로, 피드 채널들 (558) 은 교차-플로우 매니폴드 영역 (526) 의 특정한 측면 또는 방위각 영역 (예를 들어, 유입구 측면) 에서 교차-플로우 매니폴드 영역 (526) 에 들어간다. 교차-플로우 주입 매니폴드 (522) 는 다양한 위치된 피드 채널들 (558) 로부터 교차-플로우 분포 플레이트 (샤워헤드) (542) 의 다양한 복수의 플로우 분포 홀들 (546) 로 전해질을 분포할 수 있는 플레이트 내에서 파낸 (dig out) 채널일 수도 있는 방위각 캐비티일 수도 있다. 이 교차-플로우 주입 매니폴드 (522) 는 마이크로 불활성 애노드 어레이 (506) 의 주변부 또는 에지 영역의 각도 섹션을 따라 위치된다. 전해질 플로우는 때때로 교차 플로우 유출구 또는 측면 유출구로 지칭되는 교차 플로우 한정 링 출구 포트 (534) 로부터 흐를 수도 있다.
일부 실시 예들에서, 교차-플로우 샤워헤드 (542) 로부터 나오는 전해질의 방향은 교차-플로우 한정 링 (510) 에 의해 더 제어된다. 일부 실시 예들에서, 교차-플로우 한정 링 (510) 은 마이크로 불활성 애노드 어레이 (506) 의 표면 영역 위로 연장한다. 일부 실시 예들에서, 도 5a 내지 도 5d에 도시된 바와 같이, 교차-플로우 한정 링 (510) 의 상단은 L-형상을 갖는다. 이 형상은 기판 홀더 (554) 의 하단 표면의 윤곽과 매칭하도록 선택될 수도 있다. 특정한 실시 예들에서, 교차-플로우 한정 링 (510) 은 지향성 핀들 또는 스트레이트닝 (straighten) 핀들 (566) 과 같은 일련의 플로우 지향 엘리먼트들을 포함한다. 지향성 핀들 (566) 은 교차-플로우 샤워헤드 (542) 의 분포 홀들 (546) 과 유체로 연통한다. 지향성 핀들 (566) 은 교차-플로우 한정 링 (510) 의 표면 아래 그리고 인접한 지향성 핀들 (566) 사이에 대체로 분리된 유체 통로들을 규정한다. 일부 예들에서, 지향성 핀들 (566) 의 목적은 플로우 궤적 분포 홀들 (546) 로부터 나가는 플로우를 달리 방사상 내측 방향으로부터 "좌측에서 우측으로의" 플로우 궤적 (좌측이 유입구 (550) 이고 우측이 유출구 (534)) 으로 재지향시키고 한정하는 것이다. 이는 선형 또는 실질적으로 선형인 교차 플로우 패턴을 확립하는 것을 돕는다. 일부 실시 예들에서, 교차-플로우 한정 링 (510) 의 모든 지향성 핀들 (566) 은 서로 평행하다.
교차-플로우 매니폴드 영역 (526) 내에서 흐르는 전해질은 유입구 캐비티 (550) (유입구) 로부터 교차-플로우 한정 링 출구 포트 (534) (유출구) 로 통과한다. 교차-플로우 한정 링 (510) 의 유출구 측면에서, 유입구 측면에서 지향성 핀들 (566) 과 평행하고 정렬되는 지향성 핀들 (566) 이 있을 수도 있다. 교차 플로우는 유출구 (534) 에서 지향성 핀들 (566) 에 의해 생성된 채널들을 통과한다. 이어서 전해질은 수집 및 재순환을 위해 위어 벽 (582) 위로 흐르기 전에 위어 벽 (582) 에 의해 수집되고 일시적으로 유지되고, 기판 홀더 (554) 및 교차-플로우 한정 링 (510) 을 넘어 일반적으로 방사상으로 외향으로 도금 챔버의 다른 영역 내로 통과할 수 있다. 교차-플로우 매니폴드 영역 (526) 에서 나오는 전해질은 작은 홀들을 통과하지 않거나 유입구 (550) 에서 피드 채널 (558) 과 유사한 채널을 다시 통과하지 않지만, 그보다는 전술한 영역에 축적될 때 일반적으로 기판에 평행한 방향으로 외향으로 통과한다.
도 5d에서, 특정한 엘리먼트들의 관련 기하 구조들 및 높이들이 도시된다. 거리 (a) 는 교차-플로우 매니폴드 영역 (526) 의 높이를 나타낸다. 이는 웨이퍼를 시일링하는 위치 (웨이퍼는 도 5d에 도시되지 않음) 에서 립 시일의 상단부 (도 5d에서 점선) 와 마이크로 불활성 애노드 어레이 (506) 의 최상부 표면 (즉, 웨이퍼 및 컵에 가장 가까운 표면) 의 평면 사이의 거리이다. 일부 실시 예들에서, 거리 (a) 는 약 1 ㎜ 내지 약 10 ㎜이다. 거리 (b) 는 노출된 기판 표면과 기판 홀더 (554) 의 최하단 표면 사이의 거리를 나타낸다. 특정한 실시 예들에서, 거리 (b) 는 약 1 ㎜ 내지 약 4 ㎜이다. 거리 (c) 는 교차-플로우 한정 링 (510) 의 상부 표면과 기판 홀더 (554) 의 하단 사이의 전해질 갭의 높이를 나타낸다. 이 전해질 갭 (교차-플로우 한정 링 (510) 의 경우들에서 통상적으로 0임) 은 기판 홀더 (554) 로 하여금 도금 동안 회전하게 하는 공간을 제공하고 통상적으로 전해질이 누설되는 것을 방지하도록 작다. 일부 경우들에서, 클램핑 링을 통해 교차-플로우 한정 링 (510) 에 부착되고, 플로우 링 (미도시) 은 교차-플로우 한정 링 (510) 과 기판 홀더 (554) 의 하단 표면 사이의 전해질 갭을 시일링하는 (seal) 것이다. 이는 출구 포트 (534) 를 제외하고 갭으로부터 유체의 누설이 없음을 보장한다. 일부 실시 예들에서, 갭의 거리 (c) 는 약 0.5 ㎜ 이하이다. 일부 경우들에서 교차-플로우 한정 링 (510) 및 기판 홀더 (554) 는 도금 동안 콘택트하고 미끄러진다. 거리 (d) 는 교차-플로우 한정 링 (510) 의 높이를 나타낸다. 특정한 실시 예들에서, 거리 (d) 는 약 1 ㎜ 내지 약 4 ㎜이다.
마이크로 불활성 애노드 어레이 (506) 는 기판 상에 배치된 마이크로 불활성 애노드 엘리먼트들 (MIA-elements) 의 어레이를 포함한다. 마이크로 불활성 애노드 엘리먼트들 각각은 마이크로 불활성 애노드 어레이 (506) 의 표면에 백금 (Pt), 이리듐 (Ir), 금 (Au), 또는 니오븀 (Nb) 과 같은 하나 이상의 귀금속 층 또는 반-귀금속 층들을 포함할 수도 있다. 추가적으로 또는 대안적으로, 마이크로 비활성 애노드 엘리먼트 각각은 마이크로 비활성 애노드 어레이 (506) 의 표면에 티타늄 옥사이드 (TiO2), 루테늄 옥사이드 (RuO2), 이리듐 옥사이드 (IrO2) 또는 백금 옥사이드 (PtO2) 와 같은 혼합 금속 산화물 전극 ("치수적으로 안정한 (dimensionally stable) 애노드들") 을 포함할 수도 있다. 마이크로 불활성 애노드 엘리먼트들 각각은 서로 물리적으로 그리고 전기적으로 격리될 수 있다. 개별 마이크로 불활성 애노드 엘리먼트의 치수 (예를 들어, 폭, 길이, 또는 직경) 는 약 5 ㎜ 이하, 더 바람직하게 약 500 ㎛ 미만, 예를 들어 약 100 ㎛일 수도 있다. 개별 마이크로 불활성 애노드 엘리먼트들은 원형, 직사각형, 정사각형, 오각형, 육각형, 팔각형, 또는 다른 다각형 기하학적 구조와 같은 임의의 적합한 형상일 수도 있다. 전류는 예컨대 TFT 연결 아키텍처를 통해 공통 전력 소스로부터 개별 마이크로 불활성 애노드 엘리먼트들 각각으로 제어될 수도 있다. 그 결과, 마이크로 불활성 애노드 어레이 (506) 에 걸친 전류는 공간적으로 제어되고 가변될 수도 있다. 전류 플로우를 조절하고 전류를 다양한 마이크로 불활성 애노드 엘리먼트들로 지향시킴으로써, 다이-레벨에서 국부화된 전류 분포가 더 정밀하게 제어될 수도 있다. 따라서, 피처 사이즈, 피치, 형상, 등의 불규칙한 패턴들과 무관하게, 기판의 다이 각각에 걸친 도금 프로세스를 제어하기 위해 국부화된 전류 밀도가 더 높거나 더 낮은 영역들을 타깃팅할 수도 있다. 예를 들어, 더 많은 전류가 더 높은 밀도의 다이 패턴들에 대해 국부화될 수도 있고 더 적은 전류가 더 낮은 밀도의 다이 패턴들에 대해 국부화될 수도 있다. 마이크로 불활성 애노드 어레이 (506) 의 양태들은 이하에 더 상세히 논의된다.
전기 도금 장치는 특정한 적용 예를 위해 필요에 따라 다양한 부가적인 엘리먼트들을 포함할 수도 있다. 일부 경우들에서, 에지 플로우 엘리먼트는 교차 플로우 매니폴드 영역 내에서, 기판의 주변부에 근접하게 제공될 수도 있다. 에지 플로우 엘리먼트는 기판의 에지들 근방에서 고차의 전해질 플로우 (예를 들어, 교차 플로우) 를 촉진하도록 성형되고 포지셔닝될 수도 있다. 에지 플로우 엘리먼트는 특정한 실시 예들에서 링 형상 또는 호 형상일 수도 있고, 방위각으로 균일하거나 불균일할 수도 있다. 에지 플로우 엘리먼트들은 2015년 10월 27일에 출원된, 명칭이 "EDGE FLOW ELEMENT FOR ELECTROPLATING APPARATUS"인 미국 특허 출원 제 14/924,124 호에서 더 논의되고, 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
일부 경우들에서, 전기 도금 장치는 교차 플로우 매니폴드 영역을 일시적으로 시일링하기 위한 시일링 부재를 포함할 수도 있다. 시일링 부재는 링 형상 또는 호 형상일 수도 있고, 교차 플로우 매니폴드 영역의 에지들에 근접하게 포지셔닝될 수도 있다. 링-형상 시일링 부재는 전체 교차 플로우 매니폴드 영역을 시일링할 수도 있는 한편, 호 형상 시일링 부재는 (일부 경우들에서 측면 유출구를 개방된 채로 남겨둔) 교차 플로우 매니폴드 영역의 일부를 시일링할 수도 있다. 전기 도금 동안, 시일링 부재는 교차 플로우 매니폴드 영역을 시일링 및 언시일링하도록 (unseal) 반복적으로 인게이지 (engage) 및 디스인게이지될 (disengage) 수도 있다. 시일링 부재는 기판 홀더, 마이크로 불활성 애노드 어레이, 전면 인서트, 또는 시일링 부재와 인게이지하는 전기 도금 장치의 다른 부분을 이동시킴으로써 인게이지 및 디스인게이지될 수도 있다. 일부 실시 예들에서, 기판 홀더의 하단 표면과 기판 홀더 아래의 엘리먼트의 상단 표면 사이에 작은 누설 갭이 있다. 이 누설 갭은 통상적으로 기판이 자유롭게 회전되게 하도록 전기 도금 동안 유지된다. 시일이 기판 홀더의 하단부와 기판 홀더 아래의 엘리먼트의 상단 표면 사이에 제공될 수도 있고, 이는 교차-플로우 한정 링일 수 있다. 일부 실시 예들에서, 시일은 기판 홀더, 예를 들어, 기판 홀더의 하단 표면에 (고정 또는 해제 가능하게) 부착된다. 일부 실시 예들에서, 시일은 교차-플로우 한정 링, 예를 들어, 교차-플로우 한정 링의 상단 표면에 (고정 또는 해제 가능하게) 부착된다. 일부 실시 예들에서, 시일은 플루오로 중합체 엘라스토머 (fluoropolymer elastomer) 와 같은 압축성 재료이다. 시일은 측면 유출구 (예를 들어, 출구 포트) 이외의 교차-플로우 매니폴드 영역으로 하나 이상의 유출구들을 전체적으로 또는 부분적으로 시일링하도록 구성되고, 시일은 기판 홀더 아래에 적어도 부분적으로 포지셔닝되고, 시일은 시일링된 상태에서 인게이지되거나 언시일링된 상태에서 디스인게이지된다. 제어기는 전기 도금 동안 시일링된 상태와 언시일링된 상태 사이에서 간헐적인 (intermittent) 스위칭을 유발하도록 구성된다. 일부 구현 예들에서, 제어기는 언시일링된 상태에 있는 동안 기판의 회전을 유발하도록 더 구성된다. 교차-플로우 한정 링은 마이크로 불활성 애노드 어레이와 기판 홀더 사이에 위치되고, 누설 갭은 기판 홀더의 하단 표면과 교차-플로우 한정 링의 상단 표면 사이에 있다. 교차-플로우 한정 링은 교차-플로우 매니폴드 영역에서 주변에 포지셔닝될 수도 있다. 시일링 부재들 및 교차 플로우를 조절하는 방법들은 다음의 미국 특허 출원들에서 더 논의되고, 이들 각각은 전체가 참조로서 모든 목적들을 위해 본 명세서에 인용된다: 2016년 8월 1일 출원된, 명칭이 "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING"인 미국 특허 출원 번호 제 15/225,716 호; 및 2016년 5월 20일 출원된, 명칭이 "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING"인 미국 특허 출원 번호 제 15/161,081 호.
다양한 실시 예들에서, 하나 이상의 전해질 제트들이 마이크로 불활성 애노드 어레이 위로 부가적인 전해질을 전달하도록 제공될 수도 있다. 전해질 제트(들)는 기판의 주변부에 근접하게, 또는 기판의 중심에 더 가까운 위치에, 또는 둘 다로 전해질을 전달할 수도 있다. 전해질 제트(들)는 임의의 포지션으로 배향될 수도 있고, 교차-플로우하는 전해질을 전달할 수도 있다. 전해질 제트들은 2017년 3월 9일 출원된, 명칭이 "ELECTROPLATING APPARATUS AND METHODS UTILIZING INDEPENDENT CONTROL OF IMPINGING ELECTROLYTE"인 미국 특허 출원 제 15/455,011 호에 더 기술되고, 전체가 참조로서 모든 목적들을 위해 본 명세서에 인용된다.
기판 위의 상이한 플로우들은 기판을 도금하는 동안 상이한 시간들에 발생할 수도 있다. 예를 들어, 전기 도금 장치는 (a) 예를 들어, 주로 제 1 측면 유입구로부터 유래된 전해질을 갖는 교차-플로우하는 전해질을 기판 표면으로 전달하는 제 1 플로우 패턴, 및 (b) 예를 들어, 주로 제 2 측면 유입구로부터 유래된 전해질과 함께 교차-플로우하는 전해질을 기판 표면으로 전달하는 제 1 플로우 패턴 사이에서 주기적으로 또는 간헐적으로 스위칭할 수도 있다. 상이한 플로우 패턴들은 도금 프로세스 동안 상이한 플로우 필드들을 달성하도록 사용될 수도 있고, 이에 따라 금속 피처들의 더 균일한 도금을 야기할 수 있는 시간에 걸쳐 목표된 질량 이송 노출을 달성한다. 상이한 플로우 패턴들 및 방향들은 예를 들어, 전체 도금 프로세스에 걸쳐 고정된 선형 교차 플로우 패턴에 대해 웨이퍼를 회전시킴으로써 달성될 수 있다.
도 6a 및 도 6b는 전해질의 플로우 방향 및 패터닝된 피처 내 도금에 대한 영향의 개략도를 예시한다. 플로우가 균일하고 기판이 회전하지 않는다면, 마스크 (예를 들어, 포토레지스트) 에 의해 규정된 리세스된 피처들 내부의 대류는 단방향으로 바이어스될 것이다. 도 6a 및 도 6b에서, 포토레지스트 내의 리세스된 피처의 단면 개략도가 도시되고, 리세스된 피처의 하단부는 전도성 시드 층의 노출된 부분들을 포함한다. 화살표들은 전해질에 대한 플로우 필드의 플로우 및 방향을 나타낸다. 전해질 플로우가 좌측에서 우측으로 진행될 때, 플로우 필드는 도 6a에 도시된 바와 같이 리세스된 피처 내부에 플로우의 시계 방향 회전 (와류 (eddy)) 을 생성한다. 전해질 플로우가 우측에서 좌측으로 진행될 때, 플로우 필드는 도 6b에 도시된 바와 같이 리세스된 피처 내부에 플로우의 반시계 방향 회전을 생성한다. 금속의 증착이 전해질 내에 증착되는 금속 이온의 질량 이송 제한들 하에서 진행될 수 있다는 것을 고려하면, 와류의 베이스에서 다운스트림 포지션은 와류의 베이스에서 업스트림 포지션보다 더 보충되고 더 높은 농도의 금속 이온 플로우를 수용한다. 이는 전해질 금속 이온들이 먼저 다운스트림 포지션에서 더 많이 소비되고 따라서 업스트림 포지션의 방향을 향해 이동하기 전에 고갈되기 때문이다. 도 6a에 도시된 바와 같이, 증착은 포지션 1에서보다 포지션 2 (다운스트림 포지션) 에서 더 빠른 레이트로 발생하고, 포지션 2에서 두께는 더 크고, 불균일한 피처 프로파일을 야기한다. 도 6b에 도시된 바와 같이, 증착은 포지션 2에서보다 포지션 1 (다운스트림 포지션) 에서 더 빠른 레이트로 발생하고, 포지션 1에서 두께는 더 크고, 도 6a와 반대 방향인 불균일한 피처 프로파일을 야기한다. 도금 동작 동안, 플로우의 방향이 동일한 지속 기간 동안 좌측에서 우측으로 그리고 우측에서 좌측 모두라면, 전술한 질량 이송 바이어스 및 바람직하지 않은 불균일한 피처 프로파일이 회피될 (avoid) 수도 있다. 이는 2-차원뿐만 아니라 3-차원에도 적용된다. 따라서, 2-차원들에서만 양방향 플로우 (예를 들어, 좌측에서 우측 그리고 우측에서 좌측) 를 적용하는 것은 제 3 차원의 바이어스를 남긴다. 페이지 내외의 플로우 방향을 인에이블하면, 전부는 아니지만 일부 바이어스가 제 3 차원에서 제거된다. 모든 방향에서 동일한 플로우 속도를 포함하도록 시간에 걸쳐 플로우의 방향을 연속적으로 변화시킴으로써, 균일한 질량 이송 노출이 달성될 수 있다. 각도 균일한 질량 이송 노출을 인에이블하는 일 방식은 전기 도금 프로세스 동안 도금 갭의 선형 플로우 필드를 중심으로 고정된 회전 레이트로 기판을 회전시키는 것이다. 대안적으로, 회전 레이트 및/또는 방향은 전기 도금 프로세스 동안 변화될 수 있다. 일부 실시 예들에서, 회전 속도는 전기 도금 프로세스의 지속 기간에 비해 작은 시간 기간에 걸쳐 급속하게 변화할 수 있거나, 회전 속도는 전기 도금 프로세스의 전체 지속 기간에 걸쳐 연속적으로 (예를 들어, 천천히 램핑된 회전 레이트로) 변화할 수 있다. 본 개시에서, 마이크로 불활성 애노드 어레이의 전류 분포는 다양한 엘리먼트들에 걸친 마이크로 애노드 어레이의 전류 분포가 기판의 피처 및 다이 위치 요건들 및 일반적인 회전 경로를 따르도록 기판이 회전함에 따라 동적으로 변화할 수도 있다.
도 7a는 일부 구현 예들에 따른 예시적인 개략적인 마이크로 불활성 애노드 어레이의 사시도를 도시한다. 도 7b는 도 7a의 예시적인 개략적인 마이크로 불활성 애노드 어레이의 평면도를 도시한다. 마이크로 불활성 애노드 어레이 (700) 는 마이크로 전자 임베딩된 엘리먼트들 (720) 및 전기 배선 (wiring) (730) 을 갖는 기판 (710) 을 포함할 수도 있다. 기판 (710) 은 유리, 플라스틱, 세라믹, 실리콘, 또는 다른 유전체 재료와 같은 임의의 적합한 기판 재료를 포함할 수도 있다. 예를 들어, 기판 (710) 은 폴리이미드 유전체 층과 같은 유전체 층을 포함할 수 있다. 마이크로 전자 임베딩된 엘리먼트들 (720) 은 기판 (710) 의 표면에서 불활성 애노드들 또는 치수적으로 안정한 애노드들일 수도 있다. 이들 불활성 애노드들 (720) 은 또한 마이크로-애노드 전극들, 마이크로 불활성 애노드 엘리먼트들 (MIA 엘리먼트들), 애노드 엘리먼트들, 또는 마이크로-애노드들로 지칭될 수도 있다. 불활성 애노드들 (720) 은 기판 (710) 상에 어레이로 배치될 수도 있다. 불활성 애노드들 (720) 은 서로 물리적으로 그리고 전기적으로 격리될 수도 있다. 불활성 애노드들 (720) 각각은 Pt, Ir, Au, Nb, TiO2, RuO2, IrO2, 또는 PtO2와 같은 재료를 포함할 수도 있다. 전류는 전도성 배선 (730) (예를 들어, 구리 배선) 을 통해 불활성 애노드들 (720) 각각으로 전달될 수도 있다. 전력 소스 (미도시) 는 전도성 배선 (730) 을 통해 하나 이상의 불활성 애노드들 (720) 로 전류를 전달한다. 도 7a 및 도 7b에 도시된 바와 같이, 불활성 애노드들 (720) 각각은 독립적인 튜닝 가능 제어를 위해 전도성 배선 (730) 에 개별적으로 연결될 수도 있다.
일부 실시 예들에서, 불활성 애노드들 (720) 은 엘리먼트들의 M x N 어레이로 배치될 수도 있다. 예를 들어, 엘리먼트들의 M x N 어레이는 정사각형 또는 직사각형 패턴으로 배치될 수도 있다. 일부 다른 실시 예들에서, 불활성 애노드들 (720) 은 육각형 또는 삼각형 패킹 배치들과 같은 대안적인 배치들로 배치될 수도 있다. 불활성 애노드들 (720) 의 사이즈 및 간격은 ㎜ 미만 (sub-㎜) 스케일이거나 약 1 ㎜ 미만일 수도 있다. 불활성 애노드들 (720) 사이의 간격은 피치에 의해 규정될 수도 있고, 여기서 복수의 불활성 애노드들의 피치는 약 1000 ㎛ 이하, 약 500 ㎛ 이하, 약 300 ㎛ 이하일 수도 있고, 또는 약 100 ㎛ 내지 약 400 ㎛일 수도 있다. 불활성 애노드 (720) 각각의 사이즈 (예를 들어, 직경) 는 피치와 비슷할 수도 있다. 일부 실시 예들에서, 마이크로 불활성 애노드 어레이 (700) 의 불활성 애노드 (720) 의 직경은 약 800 ㎛ 이하, 약 500 ㎛ 이하, 약 300 ㎛ 이하, 또는 약 300 ㎛ 이하일 수도 있다. 50 ㎛ 내지 약 200 ㎛일 수도 있다. 본질적으로, 마이크로-사이즈 불활성 애노드들 (720) 은 서로 밀접하게 패킹되어 거의 무한한 수의 매우 작은 애노드들로 모델링된다. 이는 마이크로 불활성 애노드 어레이 (700) 의 전류 분포에 대한 더 미세하거나 더 정밀한 제어를 가능하게 한다. 일부 경우들에서, 마이크로-사이즈 불활성 애노드들 (720) 의 수는 적어도 100, 적어도 200, 적어도 500, 적어도 1000, 또는 적어도 2000일 수도 있다.
도 8은 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이 내의 불활성 애노드들의 상이한 형상들 및 배치들을 도시한다. 상이한 형상들은 원형, 정사각형, 육각형, 또는 다른 다각형을 포함할 수 있다. 상이한 배치들은 정사각형 또는 삼각형 배치들을 포함할 수 있다. 일부 실시 예들에서, 마이크로 불활성 애노드 엘리먼트들 (820a) 은 원형일 수도 있고 정사각형/직사각형 배치 또는 어레이로 배치될 수도 있다. 일부 실시 예들에서, 마이크로 불활성 애노드 엘리먼트들 (820b) 은 정사각형일 수도 있고 정사각형/직사각형 배치 또는 어레이로 배치될 수도 있다. 일부 실시 예들에서, 마이크로 불활성 애노드 엘리먼트들 (820c) 은 육각형일 수도 있고 정사각형/직사각형 배치 또는 어레이로 배치될 수도 있다. 일부 실시 예들에서, 마이크로 불활성 애노드 엘리먼트들 (820d) 은 육각형일 수도 있고 육각형 배치 또는 어레이로 배치될 수도 있다.
불활성 애노드들 각각에 대한 전류를 턴 온 또는 턴 오프하거나 달리 조절하기 위한 회로는 도 7a, 도 7b 및 도 8에 도시되지 않지만, 유리하게는 마이크로 불활성 애노드 어레이 (700) 와 물리적으로 통합된다. 도 9는 일부 구현 예들에 따른 액티브 매트릭스 (active matrix) 제어 회로를 갖는 예시적인 마이크로 불활성 애노드 어레이 엘리먼트들의 회로도를 예시한다. 일부 실시 예들에서, 마이크로 불활성 애노드 어레이 (900) 의 불활성 애노드들 (920) 각각은 공통 전력 소스로부터 라인 (예를 들어, 전도성 배선) 을 연결하거나 격리하는 스위치 디바이스 (910) 에 직렬로 연결된다. 선택 가능하게, 스위치 디바이스 (910) 는 연결되는 애노드로 전달될 전류의 크기를 가변할 수 있는 전류 레귤레이터에 의해 대체되거나 직렬로 연결될 수도 있다. 도 9에 도시된 바와 같이, 스위치 디바이스 (910) 는 "엘리먼트 제어 회로"로 지칭되고 불활성 애노드 (920) 는 "마이크로 애노드"로 지칭된다. 마이크로 불활성 애노드 어레이 (900) 내의 불활성 애노드들 (920) 중 일부 또는 전부에 대한 공통 전력 소스 (930) 는 전기 버스 ("전력 버스들"로 라벨링됨) 를 포함할 수도 있다. 스위치 디바이스 (910) 또는 엘리먼트 제어 회로에 더하여, 불활성 애노드들 (920) 각각으로의 전류 플로우의 양을 모니터링하고 조절하기 위한 회로가 포함될 수도 있다.
스위치 디바이스 (910) 또는 엘리먼트 제어 회로는 스위칭 엘리먼트 및 트랜지스터 중 하나 이상을 포함할 수도 있다. 엘리먼트 제어 회로는 트랜지스터, 다이오드, 및 스위치 (예를 들어, MEMS 또는 NEMS 스위치) 중 하나 이상을 포함할 수도 있는 액티브 매트릭스 엘리먼트일 수도 있다. 엘리먼트 제어 회로는 불활성 애노드 (920) 에 커플링된다. 엘리먼트 제어 회로는 열 드라이버 (column driver) (950) 에 연결되는 열 라인들 및 행 드라이버 (row driver) (940) 에 연결되는 행 라인들에 연결된다.
프로세서 (미도시) 는 어레이 드라이버와 통신하도록 구성될 수도 있고, 어레이 드라이버는 열 드라이버 (950) (또는 열 드라이버 회로) 및 행 드라이버 (940) (또는 행 드라이버 회로) 를 포함한다. 열 드라이버 (950) 및 행 드라이버 (940) 는 불활성 애노드들 (920) 의 어레이로 신호들을 제공한다. 행 드라이버 (940) 및 열 드라이버 (950) 는 액티브 매트릭스 어드레싱 스킴에 의해 특정한 불활성 애노드 또는 복수의 불활성 애노드들 (920) 을 해결한다. 프로세서는 행 드라이버 (940) 및 열 드라이버 (950) 와 물리적으로 통합되거나 함께 위치되지 않을 수도 있다. 프로세서 및 행 드라이버 (940) 및 열 드라이버 (950) 는 이로 제한되는 것은 아니지만, 박막 트랜지스터 (thin film transistor; TFT) 기술, 실리콘-기반 상보적 금속 옥사이드 반도체 (complementary metal oxide semiconductor; CMOS) 기술, 유기 일렉트로닉스, 또는 다른 인쇄 일렉트로닉스 제조 기술을 포함하는, 몇몇 공통 마이크로 일렉트로닉스 생산 방법들 또는 재료 세트들 중 하나를 통해 제조될 수도 있다. 마이크로 불활성 애노드 (920) 각각으로 전달된 전류는 연속적으로 제공되거나 펄싱될 수도 있다. 프로세서 및 행 드라이버 (940) 및 열 드라이버 (950) 는 모든 픽셀들에 동시에, 또는 임의의 순간에 픽셀들의 서브 세트로 전력을 전달하도록 구성될 수도 있다. 일부 실시 예들에서, 프로세서 및 드라이버들은 언제든지 마이크로 불활성 애노드 어레이 (900) 의 일 분율 (fraction), 예를 들어, 16 분의 1로 전력을 전달할 수 있고, 전력은 펄스 모드에서 상이한 분율들, 블록들 또는 서브-어레이들에 순차적으로 전력을 공급함으로써 시간 평균을 기준으로 전체 어레이에 전달된다. 또 다른 실시 예에서, 마이크로 불활성 애노드 어레이 (900) 에 대한 전력은 전체 어레이를 가로질러 래스터링될 (raster) 수도 있고, 또는 전력은 하나 이상의 블록들 또는 서브-어레이들 내에서 래스터링될 수도 있다. 이러한 펄싱된 또는 래스터링 구현 예들은 잠재적으로 본 개시의 구현 비용을 감소시키지만, 대부분의 경우들에서 금속 증착 레이트의 비용이 든다.
전기 버스 및 다른 전력/전류 플로우 조절 디바이스들과 같은 불활성 애노드들 각각으로의 전류의 플로우를 제어하고 전력을 공급하기 위한 컴포넌트들 중 일부 또는 전부는 어레이 영역의 주변부 또는 어레이 영역 외부에 위치될 수도 있다. 도 10은 일부 구현 예들에 따른 원형 반도체 기판을 프로세싱하기 위한 예시적인 마이크로 불활성 애노드 어레이의 개략적인 예시의 평면도를 도시한다. 일부 예들에서, 제작된 마이크로 불활성 애노드 어레이 (1000) 는 정사각형 또는 직사각형 영역에서 생성된다. 그 결과, 어레이 영역은 원형 워크피스 또는 원형 기판보다 더 크다. 예를 들어, 300 ㎜ 반도체 기판 상에 전기 도금할 때, 마이크로 불활성 애노드 어레이 (1000) 는 바람직하게 적어도 직경이 300 ㎜만큼 큰 영역을 가질 것이다. 도 10에 도시된 바와 같이, 일부 실시 예들에서, 마이크로 불활성 애노드 어레이 (1000) 는 형상이 정사각형일 수도 있다. 전력 및 제어 입력부들 (1030) 은 어레이 영역의 주변을 따라 포지셔닝될 수도 있다. 전기 버스 및 행 입력 제어부 (1040) 및 열 입력 제어부 (1050) 를 포함하는 전력 및 제어 입력부들 (1030) 은 중심 원형 영역 외부의 어레이 영역의 평면 내에 그리고 주변에 포지셔닝된다. 도 10의 주변 코팅된 영역 (1010) 은 마이크로 불활성 애노드 어레이 (1000) 에 대한 어레이 영역을 지정한다. 도 10에서 중심 원형 영역 (1020) 은 300-㎜ 기판을 노출하는 마이크로 불활성 애노드 어레이 (1000) 에 대한 어레이 영역을 나타낸다. 일부 경우들에서, 주변 코팅된 영역 (1010) 은 중심 원형 영역 (1020) 을 둘러싼다. 일부 경우들에서, 중심 원형 영역 (1020) 외부의 불활성 애노드들은 사용되지 않는다. 일부 실시 예들에서, 전력 및 연결들은 일반적으로 에지로부터 어레이의 중심으로 통과할 수도 있다. 일부 다른 실시 예들에서, 전력 및 연결들은 불활성 애노드들의 평면 아래로부터 만들어진 연결들 및 버스 전력을 갖는 마이크로 불활성 애노드 어레이 (1000) 의 기판 아래로부터 통과할 수도 있다. 그럼에도 불구하고, 노출된 불활성 애노드들과 전기 도금될 반도체 기판 사이의 갭 영역은 금속 이온들 또는 다른 산들 및 염들을 함유하는 전해질을 포함할 것이고, 전해질은 일반적으로 부식성 용액이다.
도 11a는 일부 구현 예들에 따른 일반적인 전기 도금 셀 유체 및 도금 제어들과 조합하여 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다. 불활성 애노드 어레이 전기 도금 셀 (1110) 은 엘라스토머 시일 및 하나 이상의 전기적 콘택트 부재들을 갖는 컵 어셈블리를 포함한다. 컵 어셈블리는 주변부에서 기판을 홀딩하고 기판에 전류를 제공하는 역할을 한다. 불활성 애노드 어레이 전기 도금 셀 (1110) 은 기판에 인접한 마이크로 불활성 애노드 어레이를 더 포함하고, 마이크로 불활성 애노드 어레이 및 기판은 작은 갭에 의해 분리된다. 복수의 스트레이트닝 핀들은 (기판 바로 아래가 아닌) 기판 둘레에 포지셔닝될 수도 있고, 복수의 스트레이트닝 핀들은 작은 갭에 의해 규정된 높이를 가질 수 있다. 전해질 유체가 주입 매니폴드로부터 나올 때, 전해질 유체는 기판의 표면 위에 측방향 플로우를 제공하도록 90 ° 회전한다. 이는 스트레이트닝 핀들의 도움으로 발생한다.
일부 실시 예들에서, 불활성 애노드 어레이 전기 도금 셀 (1110) 은 순환 플로우 루프를 생성하도록 유입구 및 유출구 배관 라인들 (plumbing lines) 에 의해 도금 용액 저장소 (1190) 에 유체로 커플링된다. 전기 도금 시스템 (1100) 은 불활성 애노드 어레이 전기 도금 셀 (1110) 및 도금 용액 저장소 (1190) 를 포함한다. 전기 도금 시스템 (1100) 은 재순환 펌프 (1130), 유량계 (1134), 탈기 장치 (1136), 레벨 센서 (1170) 와 같은 셀 및 저장소 레벨 모니터들, 열 교환기들 및/또는 침지 히터들 (1160), 열전대 (1150), 열전대 (1150) 및 열 교환기들 및/또는 침지 히터들 (1160) 에 커플링된 온도 제어기 (1180) 및 하나 이상의 배기 포트들 (예를 들어, 측면 유출구들) 을 더 포함할 수도 있다. 일부 실시 예들에서, 전기 도금 시스템 (1100) 은 밀도, pH, 및/또는 전도도 미터들을 더 포함하고, 이러한 미터들은 배스 유지 보수 (1140) 를 위해 활용될 수도 있다. 전술한 하드웨어 컴포넌트들에 더하여, 전기 도금 시스템 (1100) 은 전해질 유체의 플로우, 온도, 첨가제, 산, 염기, 등의 화학적 도징을 수정하고 제어하기 위한 플로우 제어기 (1132) 및/또는 마이크로 불활성 애노드 어레이 제어기 (1120) 와 같은 제어기들을 더 포함할 수도 있다. 전력 공급부는 마이크로 불활성 애노드 어레이로 전류를 공급하기 위해 마이크로 불활성 애노드 어레이 제어기 (1120) 에 전기적으로 커플링될 수도 있다. 제어기는 인스트럭션들로 구성되거나 본 명세서에 기술된 하나 이상의 프로세스들을 제어하도록 프로그래밍될 수도 있다. 이러한 프로세스들은 플로우 방향, 타이밍, 기판 회전, 기판 및 다이 레이아웃 식별, 및 마이크로 불활성 애노드 어레이에 대한 전류 분포 제어와 관련될 수도 있다. 일부 실시 예들에서, 전기 화학적 금속 양이온 재생 시스템은 도금 용액 저장소 내에 하우징되거나 유체로 커플링된다.
도 11b 및 도 11c는 일부 구현 예들에 따른 마이크로 불활성 애노드 어레이를 포함하는 예시적인 도금 셀의 개략도를 예시한다. 도 11b 및 도 11c는 기판 홀더 또는 컵 어셈블리 (1112) 내에 포지셔닝된 기판 (1113) 을 갖는 도금 셀 (1110) 을 도시한다. 컵 어셈블리 (1112) 는 주변부에서 기판 (1113) 을 지지할 수도 있다. 컵 어셈블리 (1112) 는 기판 (1113) 의 전면에 콘택트하도록 구성된 에지 (엘라스토머) 시일 및 전기적 콘택트 엘리먼트들을 가질 수도 있고, 여기서 기판 (1113) 은 마이크로 불활성 애노드 어레이 (1116) 와 대면한다. 기판 홀더 (1112) 는 마이크로 불활성 애노드 어레이 (1116) 의 상단 표면에 평행한 포지션 및 작은 거리에 기판 (1113) 을 홀딩한다. 교차-플로우 매니폴드 영역 (1114) 은 마이크로 불활성 애노드 어레이 (1116) 의 상단 표면과 기판 (1113) 사이의 갭에 의해 규정될 수도 있고, 여기서 전해질은 마이크로 불활성 애노드 어레이 (1116) 와 기판 (1113) 사이의 갭 내로 흐른다.
전해질은 유입구 포트 (1111) 로부터 교차-플로우 매니폴드 영역 (1114) 내로, 그리고 출구 포트 (1117) 밖으로 이동한다. 스트레이트닝 핀들 (1115) 은 플로우가 기판 (1113) 의 표면에 평행하거나 실질적으로 평행한 횡방향으로 발생하도록 유입구 포트 (1111) 로부터 나오는 전해질의 플로우를 재지향시킬 수도 있다. 즉, 스트레이트닝 핀들 (1115) 은 전해질이 선형 방식으로 그리고 매니폴드의 호 대칭 접선에 대해 직각으로 교차-플로우 매니폴드 영역 (1114) 내로 전달되도록 유입구 포트 (1111) 로부터 나오는 전해질의 플로우를 재지향시킨다. 일부 실시 예들에서, 교차-플로우 매니폴드 영역의 에지들에 근접하게 포지셔닝된 시일링 부재 (미도시) 가 교차-플로우 매니폴드 영역 (1114) 을 시일링하도록 채용될 수도 있다.
임의의 전기 화학적 셀에서와 같이, 산화 전기 화학적 반쪽 반응 (half-reaction) 이 마이크로 불활성 애노드 엘리먼트들에서 발생할 것이다. 일부 실시 예들에서, 이 반쪽 반응은 물이 수소 이온들 및 산소 가스로 분해되는 (2H2O → O2 + 4H+ + 4e-) 산소 발생 (oxygen evolution) 을 발생시킬 수도 있다. 이 실시 예에서, 산소 가스가 생성되고, 전해질은 수소 이온들이 생성됨에 따라 더 산성이 된다. 금속 이온들 (예를 들어, 구리 이온들) 은 캐소드/기판 상에 증착될 때 용액으로부터 소모된다 (2Cu+2 + 4e- → 2Cu). 모든 기판들이 거의 동일한 조성의 전해질로부터 프로세싱되는 일부 실시 예들에서, 구리 이온의 고갈 및 증가된 수소 이온들로부터 발생하는 pH의 감소는 기판 상의 금속 도금에 부정적으로 (adversely) 영향을 줄 수도 있다. 산소 생성으로부터 기포 생성은 또한 기판 상의 금속 도금에 부정적으로 영향을 줄 수도 있다. 생성된 산소로부터 기포 생성 및 연관된 결함들은 마이크로 불활성 애노드 어레이 근방의 비-산소 포화된 전해질의 높은 플로우에 의해, 예를 들어 진공에 연결되고 용액으로부터의 용존 가스들을 제거하는 플로우 루프에서 콘택터/멤브레인 탈기 장치를 사용함으로써 완화될 수 있다. 산성화 및 구리 고갈은 전해질 농도를 조정함으로써 완화될 수 있다. 이는 도 12 및 도 13에 대해 이하에 기술된 2 개의 방법들 중 하나에서 행해질 수 있다.
도 12는 일부 구현 예들에 따른 금속 옥사이드 도즈 제어 유닛과 조합된 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다. 전기 도금 시스템 (1200) 은 도금 용액 저장소 (1270) 와 유체로 연통하는 도금 셀 (1210) 을 포함한다. 도금 셀 (1210) 은 마이크로 불활성 애노드 어레이 (1220) (애노드) 및 반도체 기판 또는 워크피스 (1230) (캐소드) 를 포함한다. 반도체 기판 또는 워크피스 (1230) 는 하나 이상의 다이스 내에 패터닝된 피처들을 포함할 수도 있다. 마이크로 불활성 애노드 어레이 (1220) 는 반도체 기판 또는 워크피스 (1230) 의 영역에 걸쳐 목표된 전류 분포를 제공하도록 구성된 마이크로-사이즈 불활성 애노드들의 어레이를 포함할 수도 있다. 마이크로 불활성 애노드 어레이 (1220) 및 워크피스 (1230) 는 플로우 갭에 의해 분리될 수도 있고, 플로우 갭은 약 0.5 ㎜ 내지 약 8 ㎜, 또는 약 0.5 ㎜ 내지 약 4 ㎜일 수도 있다. 전해질은 교차-플로우 매니폴드 영역에서 워크피스 (1230) 와 마이크로 불활성 애노드 어레이 (1220) 사이에서 흐를 수도 있다. 전해질은 셀 플로우 유입구 (1212) 를 통해 교차-플로우 매니폴드 영역으로 들어갈 수도 있고 셀 플로우 유출구 (1214) 를 통해 교차-플로우 매니폴드 영역을 나갈 수도 있다. 도금 셀 (1210) 은 셀 플로우 유입구 (1212) 로의 배관 라인 및 셀 플로우 유출구 (1214) 로의 배관 라인에 의해 도금 용액 저장소 (1270) 에 유체로 커플링되어, 순환 플로우 루프를 생성한다. 전해질은 재순환 펌프 (1240) 를 통해 도금 용액 저장소 (1270) 로부터 도금 셀 (1210) 로 재순환될 수도 있다. 전기 도금 시스템 (1200) 은 전해질 유체의 플로우, 온도, 첨가제, 산, 염기, 등의 화학적 도징을 수정하고 제어하기 위한 플로우 제어기 (1250) 및/또는 마이크로 불활성 애노드 어레이 제어기와 같은 제어기들을 더 포함할 수도 있다. 전력 공급부는 마이크로 불활성 애노드 어레이 (1220) 로 전류를 공급하기 위해 제어기 (1250) 에 전기적으로 커플링될 수도 있다. 제어기 (1250) 는 본 명세서에 기술된 하나 이상의 프로세스들을 제어하도록 인스트럭션들로 구성되거나 프로그래밍될 수도 있다. 이러한 프로세스들은 플로우 방향, 타이밍, 기판 회전, 기판 및 다이 레이아웃 식별, 및 마이크로 불활성 애노드 어레이 (1220) 에 대한 전류 분포 제어와 관련될 수도 있다.
도 12에 도시된 바와 같이, 산화 전기 화학적 반쪽 반응들은 마이크로 불활성 애노드 어레이 (1220) 의 마이크로 불활성 애노드 엘리먼트들에서 발생하는 물의 분해 (2H2O → O2 + 4H+ + 4e-) 에 의해 감소된 pH 및 증가된 산소 생성을 발생시킬 수도 있다. 동시에, 금속 이온들 (예를 들어, 구리 이온들) 은 환원 전기 화학적 반쪽 반응들 (2Cu+2 + 4e- → 2Cu) 에 의해 워크피스 (1230) 에서 공핍된다. 산성화 및 구리 공핍은 전해질의 공지된 농도들 및 체적들 (바람직하게는 사용된 도금 전해질보다 더 높은 구리 농도 및 더 낮은 산 농도) 로 용액을 투여하고 시스템의 전체 체적을 유지하기 위해 초과 용액을 주기적으로 제거함으로써 완화될 수도 있다 (종종 "블리드 앤 피드 (bleed and feed)" 동작으로 지칭됨). 대안적인 실시 예에서, 생성된 과잉 산과 반응하고 프로세스에서 구리 이온들을 방출하는 재료가 첨가될 수 있다. 도 12에서, 구리 옥사이드와 같은 고체 금속 옥사이드는 전체 도금 시스템 배스 조성 제어의 일부로서 도징된다. 금속 옥사이드 도즈 제어 유닛 (1260) 은 도금 용액 저장소 (1270) 에 유체로 커플링된다. 반응과 연관된 화학량론적 (stochiometric) 비의 금속 옥사이드를 사용하는 것은 균형 잡힌 전체 배스 조성을 유도한다. 예를 들어, 구리 옥사이드를 도징하는 것은 구리 이온들 및 물을 생성하도록 수소 이온들과 반응한다 (4H+ + 2CuO → 2Cu+2 + 2H2O). 이는 도금 전해질의 구리 고갈 및 산성화를 보상한다. 도금될 금속과 동일한 산화 상태의 옥사이드 (Cu+2/CuO, Ni+2/NiO, 또는 Sn+2/SnO) 는 생성된 산과의 반응이 소모된 금속 이온 및 물 및 제거된 산소를 대체하기 때문에 유리한 결과를 가져온다.
도 13은 일부 구현 예들에 따른 산화 환원 쌍 (redox couple) 과 조합된 예시적인 불활성 애노드 어레이 전기 도금 셀의 개략도를 예시한다. 전기 도금 시스템 (1300) 은 도금 용액 저장소 (1375) 와 유체로 연통하는 도금 셀 (1310) 을 포함한다. 도금 셀 (1310) 은 마이크로 불활성 애노드 어레이 (1320) (애노드) 및 반도체 기판 또는 워크피스 (1330) (캐소드) 를 포함한다. 워크피스 (1330) 는 하나 이상의 다이스 내에 패터닝된 피처들을 포함할 수도 있다. 마이크로 불활성 애노드 어레이 (1320) 는 워크피스 (1330) 의 영역에 걸쳐 목표된 전류 분포를 제공하도록 구성된 마이크로-사이즈 불활성 애노드들의 어레이를 포함할 수도 있다. 마이크로 불활성 애노드 어레이 (1320) 및 워크피스 (1330) 는 플로우 갭에 의해 분리될 수도 있고, 플로우 갭은 약 0.5 ㎜ 내지 약 8 ㎜, 또는 약 0.5 ㎜ 내지 약 4 ㎜일 수도 있다. 전해질은 교차-플로우 매니폴드 영역에서 워크피스 (1330) 와 마이크로 불활성 애노드 어레이 (1320) 사이에서 흐를 수도 있다. 전해질은 셀 플로우 유입구 (1312) 를 통해 교차-플로우 매니폴드 영역으로 들어갈 수도 있고 셀 플로우 유출구 (1314) 를 통해 교차-플로우 매니폴드 영역을 나갈 수도 있다. 도금 셀 (1310) 은 셀 플로우 유입구 (1312) 로의 배관 라인 및 셀 플로우 유출구 (1314) 로의 배관 라인들에 의해 도금 용액 저장소 (1375) 에 유체로 커플링되어, 순환 플로우 루프를 생성한다. 전해질은 재순환 펌프 (1340) 를 통해 도금 용액 저장소 (1375) 로부터 도금 셀 (1310) 로 재순환될 수도 있다. 전기 도금 시스템 (1300) 은 플로우, 온도, 전해질 유체의 첨가제들, 산들, 염기들, 등의 화학적 도징, 및/또는 마이크로 불활성 애노드 어레이 제어기를 개질하고 제어하기 위한 제어기 (1350) 와 같은 제어기들을 더 포함할 수도 있다. 전력 공급부는 전류를 마이크로 불활성 애노드 어레이 (1320) 로 공급하기 위해 제어기 (1350) 에 전기적으로 커플링될 수도 있다. 제어기 (1350) 는 인스트럭션들로 구성되거나 본 명세서에 기술된 하나 이상의 프로세스들을 제어하도록 프로그래밍될 수도 있다. 이러한 프로세스들은 플로우 방향, 타이밍, 기판 회전, 기판 및 다이 레이아웃 식별, 및 마이크로 불활성 애노드 어레이 (1320) 에 대한 전류 분포 제어와 관련될 수도 있다.
도 13에 도시된 바와 같이, 가용성 이온 산화 환원 쌍이 사용될 수도 있다. 예를 들어, 철 이온들 (Fe+2) 은 마이크로 불활성 애노드 어레이 (1320) 의 다양한 마이크로 불활성 애노드 전극 표면들에서 철 이온들 (Fe+3) 로 산화될 수 있다. 이 실시 예에서, 가스가 생성되지 않고 전해질 pH는 산소 가스 또는 수소 이온들이 생성되지 않기 때문에 변하지 않고 남아 있다. 그러나, Fe+3 이온들의 농도는 이를 완화시키는 수단이 포함되지 않는다면 시간이 흐름에 따라 증가할 것이다. 이는 상기 기술된 바와 같이 공지된 농도를 갖는 용액을 도징함으로써 ("블리드 앤 피드"), 또는 주 도금 전해질 (1375) 을 담는 전기 화학적 셀에서 역 전기 화학적 반응 (2Fe+3 + Cu → 2Fe+2 + Cu+2) 을 구동함으로써 해결될 수 있다. 이는 도 13에 도시된 바와 같이 재순환 루프의 일부로서, 또는 별도의 장치로 전해질을 제거하고 주기적으로 또는 연속적으로 주 저장소로 전해질을 리턴함으로써 이루어질 수 있다. 도 13에 더 도시된 바와 같이, 양이온 멤브레인 (1380) 과 같은 멤브레인은 활성 금속 애노드 (1390) (2Cu → Cu+2 + 2e-) 및 재생 애노드 전해질(1395) 을 재생 시스템 캐소드 (1370) (2Fe+3 + 2e- → 2Fe+2) 및 주요 도금 전해질 (1375) 로부터 분리하기 위해 선택적으로 사용될 수 있다. 이는 가용성 금속 애노드 (1390) 에서 생성될 수도 있는 금속 입자들이 워크피스 (1330) 에 도달하는 것을 방지하고, 활성 금속 애노드 (1390) 의 산화 표면에 대한 이들의 노출에 의한 유기 첨가제 분해를 회피하는 데 유용할 수 있다.
도 2를 다시 참조하면, 블록 (240) 에서, 마이크로 불활성 애노드 어레이의 애노드들은 식별된 기판 타입 및 레이아웃들에 적어도 부분적으로 기초하여 에너자이징된다 (energize). 하나 이상의 프로세서들을 포함하는 제어기는 마이크로 불활성 애노드 어레이의 다양한 마이크로 불활성 애노드 엘리먼트들로 전류를 조절하고 지향시킬 수도 있다. 마이크로 불활성 애노드 엘리먼트들 각각은 독립적으로 제어 가능하고 튜닝 가능할 수도 있다. 이와 같이, 마이크로 불활성 애노드 엘리먼트들은 독립적으로 제어 가능한 마이크로 불활성 애노드 엘리먼트들로 지칭될 수도 있다. 구동 회로와 커플링된 마이크로 불활성 애노드 어레이는 전류 소스들의 미세하게 공간적으로 분해된 튜닝 가능한 어레이를 제공한다. 반도체 기판은 피처들의 불균일한 분포를 갖는 다이 레이아웃들을 가질 수도 있다. 그러나, 일부 실시 예들에서, 반도체 기판은 피처들의 균일한 분포를 갖는 다이 레이아웃들을 가질 수도 있다는 것이 이해될 것이다. 일부 경우들에서, 반도체 기판은 복수의 다이를 가질 수도 있고, 여기서 다이 각각은 피처들의 패턴 (예를 들어, 격리된 피처들의 영역 및 치밀한 피처들의 영역) 을 갖는다. 다이 각각 상의 피처 패턴들은 가변하는 밀도, 가변하는 피처 사이즈들, 형상들 및 깊이들을 나타낼 수도 있고, 일 다이 상에 나타나는 패턴들은 인접한 다이들 상의 패턴들로부터 가변할 수도 있다. 반도체 기판에 근접하게 배치된 마이크로 불활성 애노드 어레이는 반도체 기판의 영역에 걸친 불균일한 전류 분포와 같은 전류 분포를 생성할 수 있다. 전류는 목표된 전류 분포를 생성하도록 적어도 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가될 수도 있다. 일부 경우들에서, 마이크로 불활성 애노드 어레이는 피처들의 분포를 갖는 다이 레이아웃들에 대응하는 전류 분포를 생성할 수 있다. 따라서, 전해질이 기판 및 마이크로 불활성 애노드 어레이와 콘택트하여 측방향으로 흐를 때, 전기장은 다이 패턴과 매칭하도록 제어될 수 있다. (예를 들어, 국부적인 피처 밀도의 가변성으로 인해) 더 많거나 더 적은 전류를 필요로 하는 영역들에 더 많거나 더 적은 전류가 제공되고, 이는 달리 가능할 것보다 더 균일한 도금 두께 분포를 제공한다. 아주 간단하게, 반도체 기판 상의 금속 피처들을 전기 도금하는 것은 전류가 공간적으로 제어되고 가변되는 마이크로 불활성 애노드 어레이를 사용하여 발생하고, 기판 표면으로부터 단일 애노드가 (예를 들어, 약 8 ㎜ 초과) 멀어지는 것에 비해 또는 균일한 전류 분포 저항 패턴을 갖는 HRVA에 비해 도금 분포의 균일도를 개선한다. 그 결과, 금속은 피처들의 분포를 갖는 하나 이상의 다이스에서 실질적으로 균일한 두께로 도금된다.
웨이퍼-레벨 전류 분포의 제어는 또한 예를 들어, 중심에서 에지로 방사상으로 전류를 수정하고, 말단 효과를 보상하거나 불균일한 포토레지스트 두께 프로파일의 영향을 보상함으로써 달성될 수 있다. 전류 분포는 또한 예를 들어 다이 스트리트들 또는 웨이퍼 에지 누락된 (missing) 다이와 피처 영역들 사이의 "누락된 다이" 영역들로 또한 지칭될 수도 있는, 패터닝된 영역들을 보상하도록 제어될 수 있다. "누락된 다이" 영역들을 방지하기 위해 전류를 제어할 수 있는 특정한 이점은 국부적인 전류 부하를 방지하기 위해 "더미 (dummy)" 다이로 공간을 충진할 필요성을 제거한다는 것이다. 이러한 더미 에지 다이스의 제거는 (이러한 다이스를 생성하기 위해) 포토리소그래피 프로세싱을 감소시키고, 누락된 다이 영역의 웨이퍼 에지에서 시일링 실패 가능성을 제거하고, 재료 소비를 감소시키고, 이 영역의 주석 및 주석-은 립 시일 도금의 가능성을 감소시킨다. 따라서, 일부 경우들에서, 마이크로 불활성 애노드 어레이의 불활성 애노드들에 인가된 전류는 하나 이상의 다이스 내의 피처들의 불균일한 분포에 기초하여 전류 분포를 제공할 수도 있다. 대안적으로 또는 부가적으로, 마이크로 불활성 애노드 어레이의 불활성 애노드들에 인가된 전류는 전체적인 웨이퍼 내 교정들에 기초하여 전류 분포를 제공할 수도 있다.
고분해능 다이 레벨 전류 분포 제어는 적어도 (a) 마이크로 불활성 애노드 엘리먼트들 사이의 피치 (거리), 및 (b) 반도체 기판과 마이크로 불활성 애노드 어레이 사이의 갭을 제어하거나 결정함으로써 다이 패턴들에 대해 달성될 수도 있다. 더 작은 마이크로 불활성 애노드 엘리먼트 사이즈들 및 간격이 사용될 수 있지만, 그렇게 하는 것은 증가된 설계, 제작, 및 전류 분포 제어 복잡성, 및 마이크로 불활성 애노드 어레이와 기판 사이에 작은 갭들에 대한 필요성을 절충할 수도 있다. 갭들은 더 큰 피처를 사용하는 것에 비해 개선된 결과들을 야기하도록 마이크로 불활성 애노드 엘리먼트 피처 사이즈의 약 4 배 이하일 수도 있다. 일 예로서, 0.25 ㎜ 스케일의 전류 제어를 위해, 마이크로 불활성 애노드 엘리먼트는 약 50 ㎛의 사이즈 (예를 들어, 직경) 및 피치를 가질 수도 있고, 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭은 약 200 ㎛일 수도 있다.
본 개시가 주로 쓰루-레지스트 전기 도금 적용 예들과 맥락에서 기술되고 구현될 수도 있지만, 본 개시는 이러한 적용 예들로 제한되지 않는 것이 이해될 것이다. 일부 구현 예들에서, 본 개시는 다마신 적용 예들 또는 TSV 적용 예들과 같은 비-WLP 적용 예들에 적용될 수도있다. 다마신 및 TSV 프로세스들은 기판의 전체 시딩되고 (seeded) 노출된 표면 (마스크는 없지만, 리세스 금속화된 표면들을 가짐) 에 걸쳐 발생하는 도금을 수반하고, 피처 패턴들은 여전히 본 개시의 마이크로 불활성 애노드 어레이로 해결될 수도 있는 피처 밀도의 가변성을 가질 수 있다. 더 구체적으로, 마이크로 불활성 애노드 어레이 및 마이크로 불활성 애노드 어레이의 전류 분포 제어는 다마신 및 TSV 적용 예들 또는 마이크로스코픽 (macroscopic) 전류 분포의 국부적인 제어가 유리한 유사한 적용 예들에서 금속을 도금하는 데 적용될 수도 있다. 더욱이, 방사상 포지션의 함수로서 전류량을 가변시키고 웨이퍼 레벨 애노드 어레이 전류 소스 최적화된 프로파일을 프로그래밍함으로써, 이 새로운 하드웨어 및 프로세서로 박형 시드 층의 효과들 (소위 "말단 효과") 를 보상할 수 있다. 프로세스는 다마신 및 TSV 도금 적용 예들에 대해 매우 동적일 수 있다 (일반적으로 도금된 피처들 주변의 대부분의 표면들이 포토레지스트 코팅에 의해 커버된 원래 두께로 남아 있는, 쓰루-레지스트 적용 예들에 대해 더 적다). 금속이 일반적인 표면 위에 도금됨에 따라, 시간이 흐름에 따라 베이스 층 (시드 + 도금된 필드 막) 의 저항이 감소되고, 따라서 말단 효과 교정의 크기의 감소가 요구된다. 따라서, 국부적 (예를 들어, 다이 레벨) 피처 밀도 효과들을 보정하는 프로세스와 중첩된, 변화하는 말단 효과들을 보상하기 위해 시간에 따라 전류들을 모두 변화시키는 프로세스가 구상된다. 통상적으로, 중심에 인가된 전류 대 웨이퍼 에지에 인가된 전류의 차는 시간이 흐름에 따라 감소할 것이고; 베이스 금속 층이 충분히 두꺼워질 때 (이론적으로 무한히 두꺼울 때) 교정이 필요하지 않고 마이크로 불활성 애노드 어레이는 일반적으로 균일한 중심 대 에지 전류를 인가할 것이다 (다이 내 제어된 거동에 대해 여전히 다이 내 변동이 적용됨).
도 14a 내지 도 14d는 일부 구현 예들에 따라 다이 레이아웃 (die layout) 을 식별하는 것에 응답하여 마이크로 불활성 애노드 어레이에서 전류 분포를 결정하기 위한 시뮬레이션 모델을 예시한다. 하나 이상의 프로세서들을 포함하는 제어기는 기판 내의 다이 레이아웃(들)을 결정하거나 식별하도록 프로그래밍되거나 인스트럭션들로 구성될 수도 있다. 기판 내의 다이 레이아웃(들)을 식별하는 것은 카메라 또는 다른 공간적 특성화 기구의 도움으로 획득될 수도 있고, 또는 미리 공지되고 제어기에 별도로 제공될 수도 있다. 도 14a에서, 다이 (1410) (예를 들어, "모델 다이") 는 사이즈가 각각 100 ㎛인 총 1974 개의 피처들을 포함하는, 길이 28 ㎜ x 폭 4 ㎜의 치수들을 가질 수도 있다. 피처들은 적어도 2 개의 영역들, (1) 150 ㎛ 피치를 갖는 제 1 영역 (타이트 피치, 고밀도) 및 (2) 500 ㎛ 피치를 갖는 제 2 영역 (저 피치, 저 밀도) 에서 다이 (1410) 상에 배치된다. 블랙 아웃된 영역들은 제 1 영역에 대응하고 점선 영역들은 제 2 영역에 대응한다. 기판의 다이 레이아웃을 결정한 후, 마이크로 불활성 애노드 어레이로부터 도금된 전류 분포를 결정하도록 컴퓨터 모델이 사용될 수 있다. 컴퓨터 모델은 마이크로 불활성 애노드 어레이의 다양한 물리적 구성들 및 기판으로의 간격 (갭 사이즈) 에 기초하여 거동의 예상된 경향들을 모델링할 수 있다. 이러한 컴퓨터 모델을 개발하기 위해, 시뮬레이션들이 수행될 수도 있다. 시뮬레이션 각각에서, 고유의 인가된 전류 및 모든 어레이에 걸친 결과적인 전류 분포가 마이크로 불활성 애노드 엘리먼트들 각각에 부과되고 (impose), 기판 위에 전류의 분포를 구동한다. 시뮬레이션 각각에 대해 제어되는 변수들은 (a) 마이크로 불활성 애노드 엘리먼트들 사이의 피치 (거리), 및 (b) 마이크로 불활성 애노드 어레이와 기판 표면 사이의 갭을 포함한다. 도 14a 내지 도 14d에 도시된 바와 같이, 마이크로 불활성 애노드 엘리먼트들은 직사각형 패턴의 어레이로서 배치된다. 마이크로 불활성 애노드 엘리먼트들 각각의 사이즈는 피치 간격의 절반일 수도 있다 (예를 들어, 1 ㎜ 피치 애노드는 0.5 ㎜ 직경의 마이크로 불활성 애노드 엘리먼트를 갖는다).
기법들 및 절차들은 구성 각각에 대한 최적의 결과를 근사화하도록 (approximate) 사용될 수도 있다. 예를 들어, 제 1 모델은 동일한 전류 (즉, 0 ％ 불균일도 또는 이상적으로는 편평한 (flat) 전류 밀도 분포) 를 갖는 다이의 피처들 각각으로 실행되고, 상대 전극은 타깃 갭 포지션에서 연속적인 전도성 표면이다. 이러한 상대 전극은 무한한 수의 매우 작은 불활성 애노드 엘리먼트들을 갖는 마이크로 불활성 애노드 어레이와 등가이다. 상대 전극은 도 14b에 도시된 바와 같이 애노드 접지면 (ground plane) (1420) 일 수도 있다. 이것으로부터, 제 1 시뮬레이션으로부터 애노드 접지면 (1420) 상의 전류 분포는 도 14c의 제 2 시뮬레이션에서 마이크로 불활성 애노드 엘리먼트 (1430) 각각에 동일한 크기의 대응하는 전류를 할당하도록 사용된다. 제 2 시뮬레이션을 계산하기 위해 ("결과들" 시뮬레이션), 제 1 시뮬레이션으로부터 마이크로 불활성 애노드 엘리먼트 (1430) 의 영역의 전류의 평균 값은 개별 마이크로 불활성 애노드 엘리먼트 (1430) 각각의 전류 값, 및 전위로서 할당되고 모든 다이 피처 표면들의 전위는 접지 전위로 설정될 수도 있다. 유한한 수의 마이크로 불활성 애노드 엘리먼트들 (1430) 및 시뮬레이션된 애노드 접지면 (1420) 에서와 동일한 분포로 전류를 공급할 수 없는 엘리먼트들 사이에 데드 존들 (dead zones) 이 있다는 사실 때문에, 제 2 시뮬레이션의 결과들은 피처 각각에 대한 유한한 불균일도 및 불일치 (non-identical) 전류를 갖는다. 마이크로 불활성 애노드 어레이 및 갭의 특정한 구성들에 따라, 개선된 더 균일한 다이 전류 분포는 마이크로 불활성 애노드 엘리먼트들에 (즉, 시뮬레이션에 의해 예측된 것과 상이한) 변경된 마이크로 어레이 인가된 전류 분포를 사용함으로써 달성될 수도 있다. 전반적으로, 최적화된 모델은 2-단계 절차로 달성될 수도 있다: 제 1 단계는 다이 피처들을 동일한 전류 밀도로 설정함으로써 최적의 전류 분포를 획득하고, 여기서 애노드 접지면 (1420) 은 연속적인 전도성 표면을 시뮬레이션하기 위해 접지 전위로 설정되므로 전류 밀도가 애노드 접지면 (1420) 으로부터 추출될 수 있고; 제 2 단계는 마이크로 불활성 애노드 어레이에 대한 모델을 획득하고, 마이크로 불활성 애노드 엘리먼트들 (1430) 각각은 절연체에 의해 둘러싸인 그리드에서 전류 소스들로서 처리되고, 마이크로 불활성 애노드 엘리먼트 (1430) 각각에는 애노드 접지면 (1420) 으로부터 취해진 최적 전류 밀도로부터 계산된 전류 밀도가 할당된다. 마지막으로, 제 1 마이크로 애노드 어레이 테스트-전류 분포, 이어서 웨이퍼 결과들의 분석, 그리고 최적의 전류 분포를 달성하도록 타깃팅된 분포 패턴에 대한 상대적으로 작은 수정들을 갖는 하나 이상의 후속 테스트 실행들을 프로그램으로서 사용하는, 이 2-단계 시뮬레이션 프로세스를 결합하는 프로세스가 구상된다. 이는 도 14d에 도시된 불균일한 도금 분포 (1440) 를 발생시키고, 이는 온-웨이퍼 (on-wafer) 도금 성능에 가깝다.
최적의 마이크로 불활성 애노드 엘리먼트 전류 분포를 결정하기 위한 대안적인 절차는 초기 시뮬레이션을 생략하고, 대신 마이크로 불활성 애노드 엘리먼트 각각에 할당된 균일한 전류를 사용하여 "결과들" 시뮬레이션을 직접 계산한다. 이 시뮬레이션의 결과에 기초하여, 마이크로 불활성 어레이 엘리먼트 각각에 할당된 전류가 교란되고 (perturb) (예를 들어, 기판 상의 전류 밀도가 낮은 영역들에서 증가되고) 시뮬레이션이 재실행된다. 이어서 이 절차는 기판 상의 전류 밀도가 최소 결과, 또는 목표된 균일도 사양을 충족할 때까지 반복된다.
본 개시의 모델은 먼저 기판과 마이크로 불활성 애노드 어레이 사이의 체적 및 기판의 기하학적 구조를 근사화함으로써 구성될 수 있다. 이러한 모델의 일 예는 도 14a에서 볼 수 있다. 모델은 단일 다이 또는 반복 유닛만을 고려하고, 동일한 개방 영역을 유지하면서 더 큰 피처들의 균일한 영역들로서 작은 피처들의 균일한 영역들을 근사화하거나, 또는 원형, 타원형 (oblong), 또는 정사각형들 (squares) 과 같이 달리 복잡한 피처 형상들을 근사함으로써 단순화될 수도 있다. 후자의 2 개의 근사치는 사용 전에 정확도에 대해 더 상세한 모델 또는 경험적 데이터에 대한 정확도에 대해 체크될 수 있다. 표면 저항들은 도금 표면에 저항을 할당함으로써 또는 모델링된 피처에 저항도를 할당함으로써 근사화될 수도 있고, 이 값은 실험으로부터 도출되거나 다른 공지된 값들로부터 계산될 수 있다. 금속 이온들의 대량 수송은 모델에서 완전히 표현될 수도 있고, 확산 경계 층 두께 및 이것이 부과하는 부가적인 저항의 계산에 의해 근사화될 수도 있고, 또는 우려되지 않는 경우들에서 완전히 생략될 수도 있다.
이어서 경계 조건들이 결정되고, 라플라스 (Laplace) 방정식이 도메인 내 전류 및 전위를 결정하기 위해 이 기하 구조에 대해 풀린다. 마이크로 불활성 애노드 어레이의 전극 각각이 생성해야 하는 전류를 결정하기 위해, 부과된 경계 조건들은 다음과 같을 수 있다: 첫째로, (피처 각각의) 도금 표면에는 모든 지점들에서 동일한 전류 밀도가 할당되고; 둘째로, 불활성 애노드 어레이를 갖는 표면은 연속적인 전도성 접지 표면으로서 처리된다. (예를 들어, 인접한 다이스로 인한) 대칭 평면들 또는 주기성을 나타내는 부가적인 경계 조건들은 기하학적 구조에 대해 적절하게 설정된다. 이 모델에 대한 해 (solution) 는 "이상적인" 전류 분포를 제공하고, 이는 불활성 애노드 어레이에 부과된다면 거의 0 ％의 불균일도를 제공해야 한다. 예시적인 다이에 대한 이 결과는 도 14b에 도시된다. 전기 도금 동안, 불활성 애노드 각각은 도 14c에 입증된 바와 같이 이 이상적인 전류 분포의 위치에 기초하여 전류가 할당될 수 있다.
결과들은 부가적으로 검증될 수 있고, 실제 불균일도는 피처 각각의 도금 표면이 연속적인 전도성 접지된 표면이고 불활성 애노드들 각각이 이전에 계산된 이상적인 전류 분포에 의해 좌우되는 (dictate) 전류 밀도를 갖도록 동일한 모델의 경계 조건들을 설정함으로써 예측된다. 예시적인 다이에 대해 도 14d에 예시된 바와 같이, 이 모델에 대한 해는 예상되는 실제 온-웨이퍼 성능에 근접하다.
도 15a 내지 도 15c는 마이크로 불활성 애노드 어레이에서 가변하는 애노드 어레이 엘리먼트 피치들에 대한 피처 전류 밀도 분포의 맵들을 도시한다. 결과들은 임계 치수들이 애노드 대 웨이퍼 갭보다 더 작은 마이크로 불활성 애노드 엘리먼트들을 사용할 때, 다이 레이아웃의 목표된 영역들로 더 효과적으로 전류를 지향시킬 수 있다는 것을 보여준다. 대조적으로, 더 큰 마이크로 불활성 애노드 엘리먼트들을 사용할 때, 전위 및 전류는 개별 애노드 엘리먼트 각각과 연관된 이미징과 함께 갭에서 바람직하지 않은 방식으로 분포될 것이다. 바 각각은 특정한 조건에 대해 모델링된 다이 상의 국부적인 전류 분포를 나타내는 그레이 스케일의 경사도 맵 (gradient map) 이다. 도 15a에서, 마이크로 불활성 애노드 어레이는 인접한 마이크로 불활성 애노드 엘리먼트들 (1510a) 사이에 1 ㎜의 작은 피치를 갖는다. 마이크로 불활성 애노드 어레이와 웨이퍼 사이의 갭 사이즈는 1 ㎜이다. 도 15b에서, 마이크로 불활성 애노드 어레이는 인접한 마이크로 불활성 애노드 엘리먼트들 (1510b) 사이에서 4 ㎜의 더 큰 피치를 갖는다. 마이크로 불활성 애노드 어레이와 웨이퍼 사이의 갭 사이즈는 1 ㎜이다. 도 15c에서, 마이크로 불활성 애노드 어레이는 또한 인접한 마이크로 불활성 애노드 엘리먼트들 (1510c) 사이에서 4 ㎜의 더 큰 피치를 갖지만, 정전류를 사용하고, 균일한 4 ㎜ 피치 HRVA를 사용하는 상황에 가깝다. 기판과 마이크로 불활성 애노드 어레이 사이의 갭은 1 ㎜로 동일하다. 도 15a 내지 도 15c에 도시된 바와 같이, 감소된 피치는 다이 레이아웃의 목표된 영역들로 더 효과적으로 전류를 지향시킬 수 있고, (공간적으로 튜닝된 전류보다는) 더 균일한 정전류는 다이 레이아웃의 목표된 영역들로 전류를 지향시키지 못한다.
도 15b와 도 15c 사이의 2 개의 4 ㎜ 피치 경우들을 비교하면, 약 4 ㎜ 미만의 갭들에 대해, 가변 분포된 마이크로 불활성 애노드 어레이 전류들은 정전류 경우보다 상당히 더 타이트한 전류 분포를 나타낼 수 있다. 일부 경우들에서, 다이 피처들은 갭보다 더 큰 거리로 분리되고 (4 ㎜ 피치 > 2 ㎜ 갭), 개별 마이크로 불활성 애노드 엘리먼트의 위치에 대응하는 고 전류의 영역이 보인다. 이들 동일한 더 작은 갭들에 대해 더 작은 피치들에서, 전류 분포는 더 공간적으로 균일하다. 일반적으로, 최적의 도금된 다이 분포들을 달성하기 위해, 마이크로 불활성 애노드 어레이 피치는 어레이-대-기판 갭, 또는 관계식 P/G <1보다 더 작아야 하고, 여기서 P는 피치이고 G는 갭이다. 따라서, 불균일한 다이 패턴들에서 도금 두께의 균일도는 마이크로 불활성 애노드 엘리먼트 사이즈 및 피치가 갭 사이즈보다 더 작은 한 더 작은 갭들로 개선된다.
약 5 ㎜를 초과하지만 연속적인 애노드 소스가 불균일도의 점근선 (asymptote) 에 도달하는 거리보다 더 작은 갭들의 범위에서, 모든 마이크로 불활성 애노드 어레이 경우들의 불균일도는 이 값보다 더 높은 불균일도를 갖고 그리고 멀리 떨어진 단일 애노드는 이들 갭 사이즈들에서 마이크로 불활성 애노드 어레이보다 더 우수할 것이다. 그러나, 약 5 ㎜ 미만 갭에서, 도시된 모든 애노드 피치 경우들은 가장 작은 갭 및 가장 작은 피치 (1 ㎜ 갭/피치) 에 대해 약 4 ％ 또는 3 배보다 큰 값으로 이 기준선 경우보다 더 낮은 불균일도를 갖는다. 이전과 같이, 4 ㎜ 피치 경우는 갭이 피치보다 작고 개별 마이크로 불활성 애노드 엘리먼트들이 다이 레이아웃 상의 투사된 포지션 주변에 전류의 집중을 생성하기 때문에 1 ㎜ 갭 경우에서 불균일도의 경미한 상승 (uptick) 을 갖는다. 약 1 ㎜ 미만의 갭 (P/G = 1) 에 대해, 불균일도의 추가 개선이 획득되지 않는다. 더 우수한 불균일도를 위해, 더 작은 피치와 함께 더 작은 갭이 요구된다. 더 작은 갭을 사용하는 것과 더 작은 피치를 사용하는 것 사이의 경우 각각에 대해 고려할 실질적인 제한들 및 트레이드 오프들이 있다: 피치가 작을수록, 어레이가 더 고가이고 및 포물선 모양으로 (parabolically) 더 많은 수의 마이크로 불활성 애노드 엘리먼트들의 제어가 더 복잡하다. 더 작은 갭들은 특히 회전과 결합될 때, 동일 평면성을 유지하고 설정하기가 기계적으로 더 어렵고, 최소 질량 이송 도금 저항들을 가능하게 하는 큰 시스템 압력들 및 갭을 통한 유체 플로우가 점점 더 문제가 될 수 있다.
도 16은 일부 구현 예들에 따른 반도체 기판에 대해 포지셔닝된 예시적인 마이크로 불활성 애노드 어레이의 단면 개략도를 예시한다. 마이크로 불활성 애노드 어레이 (1620) 는 복수의 마이크로 불활성 애노드 엘리먼트들 (1625) 을 포함한다. 반도체 기판 (1630) 은 피처들 (1660) 의 패턴을 갖는 부분적으로 제조된 반도체 기판일 수도 있다. 피처들의 패턴 (1660) 은 하나 이상의 다이스에 불균일하게 분포될 수도 있다. 피처들의 패턴 (1660) 은 반도체 기판 (1630) 의 전도성 시드 층 (1640) 상에 배치될 수도 있다. 금속-함유 전해질은 전기 도금 셀에서 반도체 기판 (1630) 과 마이크로 불활성 애노드 어레이 (1620) 사이에서 흐를 수도 있다.
인접한 마이크로 불활성 애노드 엘리먼트들 (1625) 사이의 피치는 p로 규정될 수도 있다. 마이크로 불활성 애노드 엘리먼트들 각각은 d로 규정된 임계 치수 (예를 들어, 직경) 를 가질 수도 있다. 반도체 기판 (1630) 과 마이크로 불활성 애노드 어레이 (1620) 사이의 갭 사이즈는 g로 규정될 수도 있다. 피처들의 (1660) 의 패턴에서 반복되는 기판 패턴들 사이의 거리는 L로 규정될 수도 있다.전류는 피처들 (1660) 의 패턴을 갖는 반도체 기판 (1630) 의 영역에 걸쳐 특정 전류 분포를 제공하도록 마이크로 불활성 애노드 어레이 (1620) 내의 마이크로 불활성 애노드 엘리먼트들 (1625) 에 인가된다. 영역은 패터닝된 피처들의 반복되는 레이아웃들 또는 반복되는 기판 패턴들의 영역을 포함할 수도 있고, 반복되는 기판 패턴들은 거리 L만큼 분리될 수도 있다.효과적인 전류 분포 제어를 위해, 치수들 p (피치), g (갭 사이즈), d (임계 치수), 및 L (반복되는 기판 패턴들 사이의 거리) 이 최적화된다. 일반적으로 말하면, 반도체 기판 (1630) 의 상이한 영역들로 가변 전류를 타깃팅하기 위한 효과적인 전류 분포 제어를 위해, p는 L 미만으로 구성되고, p는 g 미만으로 구성되고, 그리고 d는 L보다 미만으로 구성된다.일부 실시 예들에서, g는 또한 L미만이 되도록 구성된다.따라서, 상이한 패턴 밀도의 영역들 내로 가변 전류들을 효과적으로 타깃팅하는 능력에 대해, g/L 및 p/L 및 d/L의 무차원 (dimensionless) 비들은 각각 1 미만이다. 향상된 전류 제어를 위해 마이크로 불활성 애노드 엘리먼트들 (1625) 을 더 효과적으로 사용하기 위해, p는 g보다 적어도 3 배 작게 구성되고, 그리고 d는 g보다 적어도 3 배 작게 구성된다. 즉, p/g 및 d/g의 무차원 비는 1/3 미만이다. 이러한 치수들에서, 이 레벨의 전류 분포 제어는 이미지들 및 개별 애노드들을 방지한다.
도 15a 내지 도 15c에 대해 이전에 기술된 절차는 단순한 다이 패턴 상의 마이크로 불활성 애노드 어레이의 성능을 시뮬레이션하도록 사용되었다. 또 다른 예시적인 다이 패턴은 15 ㎜ x 15 ㎜ 다이 상의 정사각형 프레임 패턴의 200 ㎛ 피처들로 구성된다. 이 시뮬레이션의 결과들은 도 17a 내지 도 17d 및 도 18에서 찾을 수 있다.
도 17a는 HRVA를 사용하는 다이의 패터닝된 피처 레이아웃 상의 예시적인 전류 분포를 예시한다. 단일 다이만이 도시되지만, 시뮬레이션은 이러한 다이스의 반복되는 어레이를 에뮬레이트하도록 (emulate) 설계된다. 균일한 전류 소스를 사용하여, 피처들은 다이의 코너들에 비해 다이의 측면들에서 더 두껍게 도금되는 경향이 있다. 이는 적어도 부분적으로 더 낮은 국부적 개방 영역 또는 측면들에서의 더 낮은 피처 밀도 부하로 인한 것이다. 이러한 다이스들의 반복되는 어레이를 갖는 도 17b에 도시된 바와 같이, 피처들은 다이 각각의 측면들에서보다 다이 각각의 코너들에 더 밀접하게 집중된다. HRVA는 반복되는 다이스 어레이에 걸쳐 균일한 전류 밀도를 용이하게 하기 때문에, 피처들의 불균일한 분포로 인해 측면들에서보다 코너들에서 더 적은 도금이 발생한다.
도 17c는 일부 구현 예들에 따라 1 ㎜ 갭으로 다이의 패터닝된 피처 레이아웃 상의 마이크로 불활성 애노드 어레이의 예시적인 전류 분포를 예시한다. 도 17d는 일부 구현 예들에 따라 4 ㎜ 갭으로 다이의 패터닝된 피처 레이아웃 상의 마이크로 불활성 애노드 어레이의 예시적인 전류 분포를 예시한다. 4 ㎜ 갭으로 마이크로 불활성 애노드 어레이를 갖는 다이의 다이 내 (WID) 불균일도는 HRVA (실질적으로 균일한 전류 소스) 를 사용하여 도금할 때 WID 불균일도와 유사하다. 여기서, 마이크로 불활성 애노드 어레이와 다이 사이의 4 ㎜ 갭은 전류가 10 ㎜-폭 다이 위에 자유롭게 재분포되게 하도록 충분히 크므로, 마이크로 불활성 애노드 어레이가 도금 표면에서 전류 밀도를 효과적으로 제어하는 데 사용될 수 없다. 그러나, 마이크로 불활성 애노드 어레이가 다이에 더 가깝게 이동됨에 따라, 도금 표면에서 전류 밀도를 제어하는 능력이 개선되고, 더 많은 전류가 WID 불균일도를 감소시키기 위해 다이의 코너들로 지향될 수 있다. 도 17c에 도시된 바와 같이, 피처들은 다이의 측면들 및 다이의 코너들에서 실질적으로 균일하게 도금되는 경향이 있다. 도 17d에서, 피처들은 다이의 코너들에 비해 다이의 측면들에서 더 두껍게 도금되는 경향이 있다. 이들 시뮬레이션들은 전류가 다이 내에서 효과적으로 재지향될 수 있는 거리가 마이크로 불활성 애노드 어레이와 다이 사이의 갭 사이즈와 관련된다는 것을 나타낸다.
도 18은 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭의 함수로서 다이 내 균일도를 도시하는 그래프를 예시한다. 도 17a 내지 도 17d에 기술된 바와 같이 마이크로 불활성 애노드 어레이와 하나 이상의 다이스를 갖는 반도체 기판 사이의 4 ㎜ 갭 사이즈에서, WID 불균일도는 대략 3 ％이다. 이러한 갭으로 WID 불균일도는 HRVA로 도금할 때 WID 불균일도와 유사하다. 도 17a 내지 도 17d에 기술된 바와 같이 마이크로 불활성 애노드 어레이와 하나 이상의 다이스를 갖는 반도체 기판 사이의 1 ㎜ 갭 사이즈에서, WID 불균일도는 대략 1 ％이다. WID 불균일도는 이전 값의 대략 1/4로 감소된다. 6 ㎜를 초과하는 갭 사이즈에서, WID 불균일도의 변화가 거의 없다. 8 ㎜를 초과하는 갭 사이즈에서 (도 8에 도시되지 않음), WID 불균일도의 변화가 본질적으로 없다. 4 ㎜ 미만인 갭 사이즈에서, WID 불균일도는 갭 사이즈에 따라 상대적으로 빠르게 감소한다. 다른 다이 레이아웃들을 사용한 시뮬레이션들은 다음의 관찰을 확인한다: WID 불균일도에 기여하는 피처 높이들에 대한 어떤 특징적인 거리가 있다면, 갭 사이즈는 갭 사이즈가 특징적인 거리 이상일 때 WID 불균일도에 거의 영향을 주지 않는다. 갭 사이즈가 피처 높이들에 대해 이 특징적인 거리의 0.5 내지 1 배일 때, 갭 사이즈는 WID 불균일도에 약한 영향을 준다. 갭 사이즈가 피처 높이들에 대해 이 특징적인 거리의 0.5 배 미만일 때, 갭 사이즈는 WID 불균일도에 강한 영향을 준다. 일부 실시 예들에서, 피처 높이들 사이의 이 특징적인 거리는 다이 폭의 대략 절반인, 다이 상의 최대 높이와 최소 높이 사이의 거리일 수 있다. 일부 실시 예들에서, 피처 높이들 사이의 이 특징적인 거리는 패턴 밀도들의 가변의 길이를 구성할 수 있다. 도 17a 내지 도 17d에서, 특징적인 거리 또는 다이 폭의 절반은 대략 7 내지 8 ㎜이다. 따라서, 갭 사이즈는 WID 불균일도에 강한 영향을 주도록 이 특징적인 거리의 0.5 배 미만 (즉, 4 ㎜ 미만) 으로 구성될 수 있다. 마이크로 불활성 애노드 어레이가 애노드들의 개별 어레이이기 때문에, 전류 제어는 마이크로 불활성 애노드 엘리먼트들의 피치보다 더 작은 사이즈 스케일에서 가능하지 않다는 것을 주의한다. 따라서, 마이크로 불활성 애노드 엘리먼트들의 피치는 WID 불균일도에 대한 갭 사이즈의 영향들에 하한을 부과한다. 이 하한보다 더 낮은 더 작은 갭으로 가는 것은 WID 불균일도의 추가 개선들을 산출하지 않을 것이다.
본 개시에서, 목표된 전류 분포는 제어기 상에서 구현된 드라이버 시스템 (예를 들어, 어레이 드라이버) 및 컴퓨터 프로그래밍 소프트웨어를 사용하여 인가되도록 프로그래밍될 수 있다. 상이한 다이 레이아웃들을 갖는 상이한 기판들을 프로세싱하더라도, 도금 툴 하드웨어의 물리적 변화가 필요하지 않다. 이는 HRVA가 상이한 다이 레이아웃들을 갖는 상이한 기판들을 프로세싱하기 위해 새로운 피처 패턴에 적합한 상이한 설계를 갖는 상이한 물리적 부품에 대해 스위칭 아웃되어야 (switch out) 하기 때문에, 홀들의 공간적 배치을 갖는 HRVA를 사용하고 국부적 저항도를 가변하여 목표된 전류 분포를 달성하려는 시도와 대조적이다. 어레이에 대한 기판의 상대적인 배향은 전기 도금 프로세스 내내 결정되고 유지될 수 있다. 기판이 컵과 같은 기판 홀더 내에 배치되면, 어레이에 대한 기판의 포지션은 일반적으로 갭 사이즈보다 더 우수한 정밀도, 예컨대 갭 사이즈의 약 20 ％ 또는 심지어 약 5 ％의 정밀도로 이루어질 수 있다. 따라서, 이들 허용 오차들 내부에 기판을 재현 가능하게 배치하기 적합한 하드웨어가 채용될 수도 있고, 또는 대안적으로, 이들 허용 오차들로 도금 셀 내로 배치된 기판 각각의 포지션을 결정할 수 있는 하드웨어가 사용될 수도 있다.
도 2를 다시 참조하면, 블록 (250) 에서, 전해질은 기판 표면을 가로질러 측방향으로 흐르고 반도체 기판은 목표된 공간적 및 시간적 전류 분포 패턴을 달성하도록 마이크로 불활성 애노드 어레이가 에너자이징되는 동안 회전된다. 상기 논의된 바와 같이, 기판 회전은 시간 평균 지향성 플로우 균일도, 그리고 결과적으로 WIF 균일도를 달성하고 고르지 않은 형상의 피처들을 회피하도록 채용될 수도 있다. 예를 들어, 도 6a 및 도 6b에서, 플로우 필드가 일 방향으로 발생하면, 리세스된 피처들에서 불균일한 피처 프로파일들이 생성된다. 플로우 필드들이 복수의 방향들로 발생하더라도, 리세스된 피처들에서 불균일한 피처 프로파일들이 여전히 발생할 수 있다. 전기 도금 프로세스 동안 플로우 필드 변화를 갖는 것은 피처 프로파일들의 불균일도를 감소시킬 수 있지만, 일부 불균일도는 여전히 자명할 (evident) 수도 있다. 피처들 내에서 개선된 균일도를 달성하기 위한 일 기법은 일 측면 상의 마이크로 불활성 애노드 어레이와 반도체 기판 사이의 갭으로 들어가고 반도체 기판을 회전시키는 플로우를 갖는 것이다. 따라서, 본 개시에서, 전해질은 반도체 기판의 도금 면에 실질적으로 평행하게 측방향으로 흐르도록 도금 챔버 내에 제공될 수도 있다. 이러한 실시 예들에서, 전해질은 챔버의 주변부에 근접한 방위각으로 반대되는 포지션들에서 도금 챔버로 들어가고 나가는 실질적으로 일 방향으로 흐른다. 전해질이 측방향으로 흐를 때, 반도체 기판은 회전된다. 그러나, 반도체 기판과 마이크로 불활성 애노드 어레이 사이의 갭으로 들어가는 플로우가 일련의 또는 연속적으로 상이한 방향들로부터 오는 것을 인에이블하는 것과 같이, 피처들 내에서 개선된 균일도를 달성하기 위해 대안적인 기법들이 채용될 수도 있다는 것이 이해될 것이다.
반도체 기판이 회전된다면, 어레이의 마이크로 불활성 애노드 엘리먼트들 각각에 인가된 전류는 다이 피처들의 위치들을 따를 수도 있다. 즉, 마이크로 불활성 애노드 어레이의 전류 분포는 반도체 기판이 회전될 때에도 반도체 기판의 다이 피처들의 포지션에 따라 동적으로 변화할 수 있다. 어레이-부과된 전류 패턴은 기계적 회전 중심 주변의 반도체 기판의 회전과 함께, 최적화된 타깃 분포의 시간-변수 분포를 따를 수 있다. 회전 중심이 이동할 수도 있기 때문에 (즉, 웨이퍼 중심에 대한 마이크로 불활성 애노드 어레이의 회전의 동심도 (concentricity) 가 완벽하지 않을 수도 있기 때문에), 회전 중심에 대한 비-동심도 (non-concentricity) 의 크기 및 방향이 결정될 수 있고, 프로그래밍된 시변 (time-varying) 어레이 전류 분포는 시간에 따라 수정될 수도 있다. 일 예로서, 전기 도금 프로세스를 시작하기 전에, 마이크로 불활성 애노드 어레이에 대한 반도체 기판의 상대적인 중심 포지션이 결정될 수 있고 비-동심도 크기 및 방향이 또한 결정될 수 있다. 반도체 기판이 인덱싱되고, 반도체 기판의 회전이 시작되고 컴퓨터 프로그램 또는 제어기가 이어진다. 반도체 기판은 도금 용액 내로 침지되고 도금 용액은 반도체 기판과 마이크로 불활성 애노드 어레이 사이의 갭을 충진한다. 컴퓨터 프로그램 또는 제어기는 반도체 기판 및 다이 피처 포지션들이 그 시점에 있는 곳을 알고 전력 소스에서 전력을 턴온하도록 구성된다. 이후에 설정된 시간에 (예를 들어, 10 ㎳ 후), 반도체 기판은 공지된 양만큼 회전될 것이고, 반도체 기판의 중심 포지션은 공지된 양만큼 시프트될 것이고, 제어기로 하여금 마이크로 불활성 애노드 어레이에 대한 새로운 다이 피처 포지션을 계산하게 한다. 제어기는 또한 새로운 최적의 마이크로 불활성 애노드 엘리먼트 전류 분포를 계산할 수 있고, 계산된 요건들에 따라 다양한 엘리먼트 인가된 전류를 감소시키거나 증가시킬 수 있고, 새로운 전류 분포로 전류 분포를 수정할 수 있다. 이 프로세스는 타깃 시간 및/또는 타깃 막 두께가 달성될 때까지 전체 전기 도금 프로세스 동안 기판이 회전하고 도금이 발생하면서 반복된다.
일부 실시 예들에서, 반도체 기판은 시간 베이스 에지 차폐, 또는 "스마트" 스핀 기법에 따라 회전될 수도 있다. 이러한 기법들은 2014년 9월 11일에 출원되고 명칭이 "ELECTROPLATING APPARATUS FOR TAILORED UNIFORMITY PROFILE"인 Mayer 등의 미국 특허 제 9,260,793 호에서 더 논의되고, 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다. 반도체 기판의 에지에서 다이 레이아웃들이 균일하지 않을 수도 있고 다이의 일부 부분들이 "누락된 다이스"를 가질 수도 있기 때문에, 특정한 방위각 위치들에서, 반도체 기판은 다이 레이아웃 또는 다이 패턴에 따라 HRVA의 쉴드되거나 누락된 영역에 걸쳐 감속되거나 가속될 수도 있다. 이 프로세스는 때때로 "스마트 스핀" 기법으로 지칭된다. 반도체 기판이 회전됨에 따라, 이러한 공간들에서 더 적은 전류를 얻거나 전류를 갖지 않아야 하는 반도체 기판의 일부 (예를 들어, 누락된 다이) 를 직면할 (encounter) 수도 있다. 기판 회전은 처음에 느릴 수도 있지만, 전류를 덜 필요로 하거나 전혀 필요로 하지 않는 반도체 기판의 부분을 직면하면 신속하게 가속된다. 따라서, 반도체 기판의 회전은 회전 동안 특정한 다이 패턴들을 직면하는 것에 응답하여 동적으로 변화될 수도 있다. "스마트 스핀" 기법의 구현 예들은 마이크로 불활성 애노드 어레이의 특정한 주변 영역들이 활성 애노드 엘리먼트들을 누락하게 함으로써, 또는 이들을 차단하거나 달리 차폐함으로써, 마이크로 불활성 애노드 어레이 도금 방법들 및 장치들로 확장될 수 있다. 그러나, 마이크로 불활성 애노드 어레이 엘리먼트들이 턴 오프되고 그리고/또는 전류 강도가 조절될 수 있기 때문에, 일부 예들에서, "스마트" 스핀 기법들에 따른 기판 회전이 불필요할 수도 있다는 것이 이해될 것이다. 구체적으로, 마이크로 불활성 애노드 어레이는 누락된 다이 영역들이 이들 영역들로 전류를 공급하는 불활성 애노드들을 갖지 않도록 프로그래밍되도록 프로그래밍될 수도 있다. 회전이 발생할 때, 누락된 다이의 저 전류 패턴은 부품의 각도 회전을 추적한다. 이 기법은 일 영역에 체류하는 (dwell) 것과 연관된 고유의 시간-기반 플로우 방향 바이어스 및 발생할 수 있는 관련된 피처 형상 불규칙들이 방지될 수 있다는 점에서 차폐 및 회전 속도 변조 ("스마트 스핀") 기법에 비해 이점을 갖는다.
도금될 피처들은 실질적으로 깊은 포토레지스트 깊이에서 시작될 수도 있다. 예를 들어, 20 ㎛ 직경 피처는 20 ㎛ 또는 40 ㎛ 깊이일 수도 있다. 깊은 피처 내부의 도금에 대한 질량 이송 및 이온 (옴) 저항은 도금된 금속 피처들의 어레이에 대한 전류의 분포를 지배하는 저항에 상대적으로 상당할 수 있다. 따라서 금속 피처들이 반도체 기판 상에 도금될 때, 애노드 소스 포지션 및 소스 분포가 변하지 않고 유지된다면, 마이크로 불활성 애노드 어레이에 걸친 전류 분포는 또한 질량 이송 전기 (이온) 저항으로부터 직렬 저항의 감소로 인해 변화할 것이다. 더 크거나 더 작은 피처들 및 고밀도 대 더 저 밀도의 피처들은 이들 저항의 상이한 상대적인 변화를 경험할 것이다. 따라서, 20 ㎛ 깊이 조건의 피처에 대해 최적으로 적용된 마이크로 불활성 애노드 어레이 전류 분포는 피처들이 10 ㎛ 또는 5 ㎛ 깊이일 때 최적으로 적용된 마이크로 불활성 애노드 어레이 전류 분포일 가능성이 없다. 따라서, 도금 프로세스 동안, 마이크로 불활성 애노드 어레이 프로그래밍된/적용된 전류 분포를 변화시키는 것과 같이 순간적으로 최적의 프로파일을 유지하기 위한 파라미터들을 변화시키는 것, 또는 어레이-대-기판 갭을 변화시키는 것은 목표된 시간-통합된 도금 불균일도 결과를 얻기 위해 사용될 수 있다.
블록 (260) 에서, 반도체 기판은 기판 후 처리를 겪을 수도 있다. 일부 실시 예들에서, 기판 후처리는 린싱/건조/세정 스테이션에서 린싱, 건조, 및/또는 세정 동작들을 포함할 수 있다. 일부 실시 예들에서, 기판 후 처리는 에칭 모듈에서 에칭을 포함할 수 있다. 에칭은 포토레지스트를 선택적으로 제거하도록 수행될 수도 있고, 또는 에칭은 패터닝된 피처들 또는 패터닝되지 않은 피처들을 선택적으로 제거하기 위해 사용될 수도 있다. 패터닝된 피처들의 제거는 동일 평면성을 달성하기 위해 패터닝된 피처들의 부분들만을 제거할 수도 있다. 따라서, 프로세스는 도금 동작 및 에칭 동작 모두를 포함할 수도 있다.
전기 도금 시스템들
본 명세서에 기술된 방법들은 임의의 적합한 시스템/장치에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시 예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
도 19는 일부 구현 예들에 따른 멀티-툴 전기 도금 장치의 간략화된 도면을 도시한다. 전착 장치 (1900) 는 3 개의 별개의 전기 도금 모듈들 (1902, 1904 및 1906) 을 포함할 수 있다. 전착 장치 (1900) 는 또한 다양한 프로세스 동작들을 위해 구성된 3 개의 별개의 모듈들 (1912, 1914 및 1916) 을 포함할 수 있다. 예를 들어, 일부 실시 예들에서, 모듈들 (1912, 1914 및 1916) 중 하나 이상은 스핀 린스 건조 (Spin Rinse Drying; SRD) 모듈일 수도 있다. 다른 실시 예들에서, 모듈들 (1912, 1914 및 1916) 중 하나 이상은 전기충진-후 모듈들 (Post-Electrofill Modules; PEMs)일 수도 있고, 각각은 기판이 전기 도금 모듈들 (1902, 1904, 및 1906) 중 하나에 의해 프로세싱된 후 에지 베벨 제거, 배면 에칭 및 기판들의 산 세정과 같은, 기능을 수행하도록 구성된다.
전착 장치 (1900) 는 중앙 전착 챔버 (1924) 를 포함한다. 중앙 전착 챔버 (1924) 는 전기 도금 모듈들 (1902, 1904, 1906) 에서 전기 도금 용액으로 사용된 화학적 용액을 홀딩하는 챔버이다. 전착 장치 (1900) 는 또한 전기 도금 용액에 대한 첨가제들을 저장할 수도 있고 전달할 수도 있는 도징 시스템 (1926) 을 포함한다. 화학적 희석 모듈 (1922) 이 에천트 (etchant) 로 사용될 화학 물질들을 저장할 수도 있고 혼합할 수도 있다. 여과 및 펌핑 유닛 (1928) 이 중앙 전착 챔버 (1924) 에 대한 전기 도금 용액을 필터링할 수도 있고, 이를 전기 도금 모듈들로 펌핑할 수도 있다.
시스템 제어기 (1930) 가 전착 장치 (1900) 를 동작시키기 위해 필요한 전자 제어 및 인터페이스 제어를 제공한다. (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (1930) 는 전착 장치 (1900) 의 일부 또는 모든 속성들을 제어한다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (1930) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비-한정적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouples), 광학 포지션 센서들, 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터와 함께 사용될 수도 있다.
핸드-오프 툴 (1940) 은 카세트 (1942) 또는 카세트 (1944) 와 같은 기판 카세트로부터 기판을 선택할 수도 있다. 카세트들 (1942 또는 1944) 은 FOUP들일 수도 있다. FOUP는 제어된 환경에서 기판을 단단하고 안전하게 홀딩하고, 기판들로 하여금 적절한 로드 포트들 및 로봇 핸들링 시스템들을 구비한 툴들에 의해 프로세싱 또는 측정을 위해 제거되게 하도록 설계된 인클로저 (enclosure) 이다. 핸드-오프 툴 (1940) 은 진공 부착 또는 일부 다른 부착 메커니즘을 사용하여 기판을 홀딩할 수도 있다.
핸드-오프 툴 (1940) 은 웨이퍼 핸들링 스테이션 (1932), 카세트들 (1942 또는 1944), 이송 스테이션 (1950), 또는 정렬기 (1948) 와 인터페이싱할 (interface) 수도 있다. 이송 스테이션 (1950) 으로부터, 핸드-오프 툴 (1946) 은 기판으로의 액세스를 얻을 수도 있다. 이송 스테이션 (1950) 은 핸드-오프 툴들 (1940 및 1946) 이 정렬기 (1948) 를 통과하지 않고 기판들을 통과할 수도 있는 슬롯 또는 포지션일 수도 있다. 그러나, 일부 실시 예들에서, 기판이 전기 도금 모듈로의 정밀 전달을 위해 핸드-오프 툴 (1946) 에 적절하게 정렬되는 것을 보장하기 위해, 핸드-오프 툴 (1946) 은 정렬기 (1948) 로 기판을 정렬할 수도 있다. 핸드-오프 툴 (1946) 은 또한 기판을 전기 도금 모듈 (1902, 1904, 또는 1906) 중 하나로 또는 다양한 프로세스 동작들을 위해 구성된 3 개의 별개의 모듈들 (1912, 1914 및 1916) 중 하나로 전달할 수도 있다.
상기 기술된 방법들에 따른 프로세스 동작의 일 예는 다음과 같이 진행된다: (1) 전기 도금 모듈 내에 기판을 수용하는 단계로서, 기판은 피처들의 불균일한 분포를 갖는 하나 이상의 다이스를 포함하는, 기판을 수용하는 단계; (2) 전기 도금 모듈의 전해질과 기판을 콘택트시키는 단계; 및 (3) 복수의 마이크로 불활성 애노드 엘리먼트들을 갖는 마이크로 불활성 애노드 어레이를 사용하여 기판 상의 금속을 전기 도금하는 단계로서, 전류는 하나 이상의 다이스의 피처 레이아웃들 상에 적어도 부분적으로 기초하여 전류 분포를 달성하도록 하나 이상의 마이크로 불활성 애노드 엘리먼트들에 인가되는, 기판 상의 금속을 전기 도금하는 단계. 일부 실시 예들에서, 기판과 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치 이상이다. 일부 실시 예들에서, 상기 기판을 상기 전해질과 콘택트시키는 단계는 상기 기판의 표면을 가로질러 측방향으로 상기 전해질을 교차-플로우하는 단계를 포함한다.
순차적인 도금, 린싱, 건조 및 PEM 프로세스 동작들을 통해 기판들의 효율적인 사이클링을 허용하도록 구성된 장치가 제작 환경에서 사용하기 위한 구현 예들에 유용할 수도 있다. 이를 달성하기 위해, 모듈 (1912) 은 스핀 린스 건조기 및 에지 베벨 제거 챔버로 구성될 수 있다. 이러한 모듈 (1912) 에서, 기판은 구리 도금 및 EBR 동작들을 위해 전기 도금 모듈 (1904) 과 모듈 (1912) 사이로만 수송되어야 할 것이다. 일부 실시 예들에서, 본 명세서에 기술된 방법들은 전기 도금 장치 및 스텝퍼를 포함하는 시스템에서 구현될 것이다.
도 20은 일부 구현 예들에 따른 상이한 전기 도금 셀들 및 모듈들을 갖는 예시적인 전기 도금 장치의 간략화된 도면을 도시한다. 전착 장치 (2000) 의 대안적인 실시 예가 도 20에 개략적으로 예시된다. 이 실시 예에서, 전착 장치 (2000) 는 전기 도금 셀들 (2007) 의 세트를 갖고, 각각은 쌍을 이루거나 복수의 "듀엣" 구성으로, 전기 도금 배스를 포함한다. 전기 도금 그 자체에 더하여, 전착 장치 (2000) 는 예를 들어, 다양한 다른 전기 도금 관련 프로세스들 및 하위 단계들, 예컨대 스핀-린싱, 스핀-건조, 금속 및 실리콘 습식 에칭, 무전해 증착, 사전 습윤 및 사전 화학 처리, 환원, 어닐링, 전기 에칭 및/또는 전기 폴리싱, 포토레지스트 스트립핑, 및 사전-가속화 용액으로 표면 사전 활성화를 수행할 수도 있다. 전착 장치 (2000) 는 도 20에 위에서 아래로 보는 것으로 개략적으로 도시되고, 단일 레벨 또는 "플로어"만이 도면에 드러나지만, 이러한 장치, 예를 들어, Lam SabreTM 3D 툴이 서로 상단 상에 "스택된" 2 개 이상의 레벨들을 가질 수 있고, 각각은 잠재적으로 프로세싱 스테이션들의 동일하거나 상이한 타입들을 갖는 것이 당업자에 의해 쉽게 이해된다.
도 20을 다시 참조하면, 전기 도금될 기판 (2006) 은 일반적으로 프론트 엔드 로딩 FOUP (2001) 를 통해 전착 장치 (2000) 에 피딩되고, 이 예에서, 이는 액세스 가능한 스테이션들의 일 스테이션으로부터 또 다른 스테이션으로 복수의 차원들에서 스핀들 (spindle) (2003) 에 의해 구동된 기판 (2006) 을 철회하고 (retract) 이동시킬 수 있는, 프론트-엔드 로봇 (2002) 을 통해 FOUP로부터 전착 장치 (2000) 의 메인 기판 프로세싱 영역에 전달된다―2 개의 프론트-엔드 액세스 가능한 스테이션들 (2004) 및 또한 2 개의 프론트-엔드 액세스 가능한 스테이션들 (2008) 이 이 예에서 도시된다. 프론트-엔드 액세스 가능한 스테이션들 (2004 및 2008) 은 예를 들어, 전처리 스테이션들 및 SRD (spin rinse drying) 스테이션들을 포함할 수도 있다. 프론트-엔드 로봇 (2002) 의 좌우 (from side-to-side) 측방향 이동은 로봇 트랙 (2002a) 을 활용하여 달성된다. 기판들 (2006) 각각은 모터 (미도시) 에 연결된 스핀들 (2003) 에 의해 구동된 컵/콘 어셈블리 (미도시) 에 의해 홀딩될 수도 있고, 그리고 모터는 장착 브라켓 (2009) 에 부착될 수도 있다. 이 예에서 또한 도시된 것은 전기 도금 셀들 (2007) 의 4 개의 "듀엣들"이고, 총 8 개의 전기 도금 셀들 (2007) 이다. 시스템 제어기 (미도시) 가 전착 장치 (2000) 의 속성들 중 일부 또는 전부를 제어하기 위해 전착 장치 (2000) 에 커플링될 수도 있다. 시스템 제어기는 본 명세서에 앞서 기술된 프로세스들에 따른 인스트럭션들을 실행하도록 프로그래밍되거나 달리 구성될 수도 있다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치 (electronics) 와 통합될 수도 있다. 전자 장치는 시스템들 또는 시스템의 서브 파트들 또는 다양한 컴포넌트들을 제어할 수도 있는 "제어기 (controller)"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 포지션 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 가능하게 하고, 엔드포인트 측정들을 가능하게 하는, 등을 하는 다양한 집적 회로들, 로직, 메모리 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (digital signal processors; DSPs), 주문형 집적 회로들 (Application Specific Integrated Circuits; ASICs) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이스의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 이산 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 (spin-rinse) 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (physical vapor deposition; PVD) 챔버 또는 모듈, 화학적 기상 증착 (chemical vapor deposition; CVD) 챔버 또는 모듈, 원자 층 증착 (atomic layer deposition; ALD) 챔버 또는 모듈, 원자 층 에칭 (atomic layer etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈 및 반도체 웨이퍼들의 제작 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
전술한 기술에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술되지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 제한되지 않을 것이다.
Claims (30)
- 기판 상의 금속 피처들을 전기 도금하는 방법에 있어서,
전기 도금 챔버 내에 기판을 수용하는 단계로서, 상기 기판은 패터닝된 피처들의 분포를 갖는 하나 이상의 다이스를 포함하는, 상기 기판을 수용하는 단계;
상기 전기 도금 챔버 내의 전해질과 상기 기판을 콘택트시키는 단계; 및
복수의 마이크로 불활성 애노드 엘리먼트들을 갖는 마이크로 불활성 애노드 어레이를 사용하여 상기 기판 상의 금속을 전기 도금하는 단계로서, 전류가 상기 기판의 영역에 걸쳐 불균일한 전류 분포를 제공하기 위해 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가되는, 상기 기판 상의 금속을 전기 도금하는 단계를 포함하는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 전류는 상기 하나 이상의 다이스의 패터닝된 피처 레이아웃들에 적어도 부분적으로 기초하는 상기 불균일한 전류 분포를 제공하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가되는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 전류는 적어도 부분적으로 전체 웨이퍼 내 (within-wafer; WIW) 교정들에 기초하는 상기 불균일한 전류 분포를 제공하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가되는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 하나 이상의 다이스는 패터닝된 피처들의 레이아웃들을 포함하고, 상기 불균일한 전류 분포가 인가되는 상기 영역은 패터닝된 피처들의 반복되는 레이아웃들 사이의 거리를 포함하고, 상기 거리는 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치보다 더 크고 기판과 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈보다 더 큰, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 기판과 상기 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 상기 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치 이상인, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 5 항에 있어서,
상기 갭 사이즈는 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치보다 적어도 3 배 더 크고 마이크로 불활성 애노드 엘리먼트 각각의 임계 치수보다 적어도 3 배 더 큰, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 기판과 상기 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 약 4 ㎜ 이하인, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치는 약 500 ㎛ 이하인, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 기판을 상기 전해질과 콘택트시키는 단계는 상기 기판의 표면을 가로질러 측방향으로 상기 전해질을 교차-플로우하는 단계를 포함하는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 마이크로 불활성 애노드 어레이를 사용하여 상기 기판 상의 금속을 전기 도금하기 전에 상기 기판의 하나 이상의 다이스에서 패터닝된 피처 레이아웃들을 식별하는 단계를 더 포함하는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
시뮬레이션된 또는 계산된 전류 분포를 획득하기 위해 시뮬레이션 또는 계산을 통해 균일한 다이 전류 분포로부터 애노드 접지면 상의 전류 분포를 결정하는 단계; 및
상기 애노드 접지면 상의 시뮬레이션된 또는 계산된 전류 분포에 기초하여 상기 마이크로 불활성 애노드 어레이 내의 상기 마이크로 불활성 애노드 엘리먼트들 각각에 전류 값들을 할당하는 단계를 더 포함하는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 마이크로 불활성 애노드 어레이를 사용하여 상기 기판 상의 금속을 전기 도금하는 동안 상기 기판을 회전시키는 단계; 및
회전 후 상기 하나 이상의 다이스의 패터닝된 피처 레이아웃들의 포지셔닝에 적어도 부분적으로 기초하여 새로운 전류 분포를 달성하도록 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 인가된 전류를 변화시키는 단계를 더 포함하는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 마이크로 불활성 애노드 엘리먼트들 각각은 서로로부터 물리적으로 격리되고, 서로로부터 전기적으로 격리되고, 그리고 전력 소스로부터 전류를 수신하도록 독립적으로 제어 가능한, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 금속은 패터닝된 피처들의 분포를 갖는 상기 하나 이상의 다이스에서 실질적으로 균일한 두께로 전기 도금되는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 제 1 항에 있어서,
상기 기판은 전도성 시드 층 위에 패터닝된 포토레지스트를 갖고, 상기 금속은 상기 패터닝된 포토레지스트에 의해 규정된 리세스된 피처들 내에 그리고 상기 전도성 시드 층의 노출된 부분들 상에 전기 도금되는, 기판 상의 금속 피처들을 전기 도금하는 방법. - 전기 도금 장치에 있어서,
부분적으로 제조된 반도체 기판을 홀딩하도록 구성된 기판 홀더로서, 상기 부분적으로 제조된 반도체 기판은 패터닝된 피처들의 분포를 갖는 하나 이상의 다이스를 포함하는, 상기 기판 홀더;
상기 부분적으로 제조된 반도체 기판에 근접한 마이크로 불활성 애노드 어레이로서, 상기 마이크로 불활성 애노드 어레이는 어레이로 배치된 복수의 독립적으로 제어 가능한 마이크로 불활성 애노드 엘리먼트들을 포함하는, 상기 마이크로 불활성 애노드 어레이; 및
상기 마이크로 불활성 애노드 어레이와 상기 부분적으로 제조된 반도체 기판 사이를 흐르는 전해질을 포함하도록 구성된 교차-플로우 매니폴드로서, 상기 교차-플로우 매니폴드는 상기 부분적으로 제조된 반도체 기판의 표면에 걸친 전해질의 교차-플로우를 촉진하는, 상기 교차-플로우 매니폴드를 포함하는, 전기 도금 장치. - 제 16 항에 있어서,
상기 하나 이상의 다이스는 패터닝된 피처들의 불균일한 분포를 갖는, 전기 도금 장치. - 제 16 항에 있어서,
상기 부분적으로 제조된 반도체 기판과 상기 마이크로 불활성 애노드 어레이 사이에 규정된 갭 사이즈는 상기 마이크로 불활성 애노드 어레이 내의 마이크로 불활성 애노드 엘리먼트들 사이에 규정된 피치 이상인, 전기 도금 장치. - 제 18 항에 있어서,
상기 갭 사이즈는 약 4 ㎜ 이하이고, 상기 피치는 약 500 ㎛ 이하인, 전기 도금 장치. - 제 16 항에 있어서,
상기 마이크로 불활성 애노드 어레이는 적어도 100 개의 마이크로 불활성 애노드 엘리먼트들을 포함하는, 전기 도금 장치. - 제 16 항에 있어서,
부분적으로 제조된 반도체 기판 내의 패터닝된 피처들의 레이아웃에 적어도 부분적으로 기초하여 목표된 전류 분포를 제공하도록 어레이 내의 2 개 이상의 마이크로 불활성 애노드 엘리먼트들에 전류를 인가하는 동작을 수행하기 위한 인스트럭션들로 구성되는 제어기를 더 포함하는, 전기 도금 장치. - 제 21 항에 있어서,
상기 제어기는,
전해질이 상기 부분적으로 제조된 반도체 기판의 표면을 가로질러 흐르는 동안 상기 부분적으로 제조된 반도체 기판을 회전시키는 동작; 및
회전 후 부분적으로 제조된 반도체 기판 내의 패터닝된 피처들의 레이아웃의 포지셔닝에 적어도 부분적으로 기초하여 새로운 전류 분포를 제공하도록 상기 어레이 내의 2 개 이상의 마이크로 불활성 애노드 엘리먼트들로의 전류를 변경하는 동작을 수행하기 위한 인스트럭션들로 더 구성되는, 전기 도금 장치. - 전기 도금 장치에 있어서,
반도체 기판을 수용하도록 구성된 기판 로딩/언로딩 스테이션 (substrate load/unload station);
상기 반도체 기판을 전처리하도록 구성된 기판 전처리 스테이션;
상기 반도체 기판 상의 금속을 도금하도록 구성된 하나 이상의 전기 도금 스테이션들로서, 전기 도금 스테이션 각각은,
상기 반도체 기판을 홀딩하도록 구성된 기판 홀더;
복수의 독립적으로 제어 가능한 마이크로 불활성 애노드 엘리먼트들을 포함하는 마이크로 불활성 애노드 어레이로서, 상기 마이크로 불활성 애노드 어레이는 상기 마이크로 불활성 애노드 엘리먼트들 사이의 피치보다 더 큰 갭만큼 상기 반도체 기판으로부터 이격되는, 상기 마이크로 불활성 애노드 어레이; 및
상기 마이크로 불활성 애노드 어레이와 상기 반도체 기판 사이의 갭으로 전해질을 전달하도록 구성된 도금 배스 저장소를 포함하는, 상기 전기 도금 스테이션; 및
상기 기판 로딩/언로딩 스테이션과 상기 기판 전처리 스테이션 사이 그리고 상기 기판 전처리 스테이션과 상기 하나 이상의 전기 도금 스테이션들 사이에서 상기 반도체 기판을 이송하도록 구성된 하나 이상의 로봇들을 포함하는, 전기 도금 장치. - 제 23 항에 있어서,
상기 기판 전처리 스테이션은 진공 백필 (backfill) 스테이션 및 산 사전 습윤 (acid pre-wetting) 스테이션 중 하나 또는 모두를 포함하는, 전기 도금 장치. - 제 23 항에 있어서,
상기 하나 이상의 전기 도금 스테이션들 각각은,
상기 마이크로 불활성 애노드 어레이와 상기 반도체 기판 사이의 상기 갭으로 전달된 상기 전해질의 플로우 및 화학적 도징을 제어하도록 구성된 플로우 제어기;
상기 도금 배스 저장소 내의 상기 전해질의 온도를 제어하도록 구성된 온도 제어기; 및
상기 마이크로 불활성 애노드 어레이와 상기 반도체 기판 사이의 상기 갭 내로 전달되기 전에 상기 전해질로부터 용존 가스들을 제거하도록 구성된 탈기 장치 (degasser) 를 더 포함하는, 전기 도금 장치. - 제 25 항에 있어서,
상기 하나 이상의 전기 도금 스테이션들 각각은,
상기 전해질 내의 산성화 및 금속 이온 공핍을 완화시키기 위해 금속 옥사이드로 상기 도금 배스 저장소 내의 상기 전해질을 도징하도록 구성된 금속 옥사이드 도즈 제어 유닛을 더 포함하는, 전기 도금 장치. - 제 25 항에 있어서,
상기 하나 이상의 전기 도금 스테이션들 각각은,
상기 전해질 내의 하나 이상의 금속 이온들을 재생하고 상기 전해질 내의 산성화 및 금속 이온 공핍을 방지하도록 구성된 가용성 이온 산화 환원 쌍 (redox couple) 을 더 포함하는, 전기 도금 장치. - 제 23 항에 있어서,
마이크로 불활성 애노드 어레이가 없고 상기 반도체 기판 상의 금속을 도금하도록 구성된 하나 이상의 부가적인 전기 도금 스테이션들을 더 포함하는, 전기 도금 장치. - 마이크로 불활성 애노드 어레이에서 전류 분포를 모델링하는 방법에 있어서,
피처들의 불균일한 분포를 갖는 다이를 갖는 기판을 수용하는 단계;
상기 기판의 상기 다이 내의 균일한 다이 전류 분포로부터 애노드 접지면 상의 전류 분포를 결정하는 단계; 및
상기 애노드 접지면 상의 상기 전류 분포에 기초하여 마이크로 불활성 애노드 어레이 내의 복수의 마이크로 불활성 애노드 엘리먼트들 각각에 전류 값들을 할당하는 단계를 포함하는, 전류 분포를 모델링하는 방법. - 제 29 항에 있어서,
상기 애노드 접지면은 연속적인 전도성 표면을 갖는 상대 전극에 대응하는, 전류 분포를 모델링하는 방법.
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