JP2003142426A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】
【課題】 メッキ法により形成される配線の抵抗を低減
し、半導体集積回路装置の特性の向上を図る。 【解決手段】 半導体基板１上に形成された絶縁膜中の
配線溝上に、銅膜Ｍ１ｂをメッキ法により形成した後、
半導体基板１（ウエハ）を、アニール装置のヒータステ
ージＨＳに搭載し、その裏面から熱を加えアニールする
際、半導体基板１の表面（銅膜Ｍ１ｂが形成されている
面）を、冷却ヘッドＦＨにより冷却する。その結果、溝
内部の結晶粒の成長を促進させ、また、銅膜Ｍ１ｂの表
面から再結晶化を抑制することにより、溝内部の結晶粒
を大きく成長させることができ、配線等の高抵抗化を防
止することができる。
し、半導体集積回路装置の特性の向上を図る。 【解決手段】 半導体基板１上に形成された絶縁膜中の
配線溝上に、銅膜Ｍ１ｂをメッキ法により形成した後、
半導体基板１（ウエハ）を、アニール装置のヒータステ
ージＨＳに搭載し、その裏面から熱を加えアニールする
際、半導体基板１の表面（銅膜Ｍ１ｂが形成されている
面）を、冷却ヘッドＦＨにより冷却する。その結果、溝
内部の結晶粒の成長を促進させ、また、銅膜Ｍ１ｂの表
面から再結晶化を抑制することにより、溝内部の結晶粒
を大きく成長させることができ、配線等の高抵抗化を防
止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、メッキ法を用いて配線等の
導電性部を形成する半導体集積回路装置に適用して有効
な技術に関するものである。
置の製造技術に関し、特に、メッキ法を用いて配線等の
導電性部を形成する半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置における配線
の微細化および多層化に伴い、例えば、絶縁膜中に配線
用の溝を形成後、導電性膜を溝内部に埋め込むことによ
り配線等を形成する、いわゆるダマシン技術が検討され
ている。この際、導電性膜として抵抗値の小さい銅膜等
が用いられ、この銅膜の形成方法としてメッキ法が採用
されている。
の微細化および多層化に伴い、例えば、絶縁膜中に配線
用の溝を形成後、導電性膜を溝内部に埋め込むことによ
り配線等を形成する、いわゆるダマシン技術が検討され
ている。この際、導電性膜として抵抗値の小さい銅膜等
が用いられ、この銅膜の形成方法としてメッキ法が採用
されている。
【０００３】
【発明が解決しようとする課題】このように、メッキ法
で銅等の金属膜を形成した後には、熱処理（アニール）
によりその結晶粒を大きくし、配線や、配線と配線もし
くは配線と半導体素子とを接続する接続部（プラグ）を
構成する金属膜の低抵抗化が図られている。
で銅等の金属膜を形成した後には、熱処理（アニール）
によりその結晶粒を大きくし、配線や、配線と配線もし
くは配線と半導体素子とを接続する接続部（プラグ）を
構成する金属膜の低抵抗化が図られている。
【０００４】しかしながら、素子の微細化に伴い、溝の
幅やプラグ径が小さくなるにつれ、配線抵抗やプラグの
抵抗が上昇する傾向がみられた。
幅やプラグ径が小さくなるにつれ、配線抵抗やプラグの
抵抗が上昇する傾向がみられた。
【０００５】本発明者が、かかる抵抗上昇の原因につい
て検討した結果、追って詳細に説明するように、溝の底
部とその上部における結晶粒の成長の程度が異なること
が原因ではないかとの結論に達した。すなわち、追って
詳細に説明するように溝の底部においては、結晶粒の成
長が阻害され、小さい結晶粒の集合となり、かかる部分
の抵抗が大きくなってしまう。
て検討した結果、追って詳細に説明するように、溝の底
部とその上部における結晶粒の成長の程度が異なること
が原因ではないかとの結論に達した。すなわち、追って
詳細に説明するように溝の底部においては、結晶粒の成
長が阻害され、小さい結晶粒の集合となり、かかる部分
の抵抗が大きくなってしまう。
【０００６】本発明の目的は、メッキ法により形成され
る配線やプラグの抵抗を低減することにある。
る配線やプラグの抵抗を低減することにある。
【０００７】また、本発明の他の目的は、配線やプラグ
の抵抗を低減することにより、半導体集積回路装置の特
性を向上させることにある。
の抵抗を低減することにより、半導体集積回路装置の特
性を向上させることにある。
【０００８】また、本発明の他の目的は、配線やプラグ
の抵抗を低減することにより、半導体集積回路装置の歩
留まりを向上させることにある。
の抵抗を低減することにより、半導体集積回路装置の歩
留まりを向上させることにある。
【０００９】本発明の目的ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１１】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に形成された絶縁膜上に、
金属膜をメッキ法により形成する工程と、（ｂ）前記金
属膜の表面を冷却しつつ、その裏面を半導体基板を介し
て熱する工程と、を有する。
方法は、（ａ）半導体基板上に形成された絶縁膜上に、
金属膜をメッキ法により形成する工程と、（ｂ）前記金
属膜の表面を冷却しつつ、その裏面を半導体基板を介し
て熱する工程と、を有する。
【００１２】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に形成された絶縁膜上に、
溝を形成する工程と、（ｂ）前記溝内を含む前記絶縁膜
上に、メッキ法により金属膜を形成する工程と、（ｃ）
前記金属膜の表面を冷却しつつ、その裏面を半導体基板
を介して熱する工程と、（ｄ）前記絶縁膜上の金属膜を
除去することにより前記溝内に前記金属膜を残存させる
工程と、を有する。
方法は、（ａ）半導体基板上に形成された絶縁膜上に、
溝を形成する工程と、（ｂ）前記溝内を含む前記絶縁膜
上に、メッキ法により金属膜を形成する工程と、（ｃ）
前記金属膜の表面を冷却しつつ、その裏面を半導体基板
を介して熱する工程と、（ｄ）前記絶縁膜上の金属膜を
除去することにより前記溝内に前記金属膜を残存させる
工程と、を有する。
【００１３】（３）本発明の半導体集積回路装置の製造
方法は（ａ）半導体基板上に形成された絶縁膜上に、配
線溝を形成する工程と、（ｂ）前記配線溝内を含む前記
絶縁膜上に、メッキ法により金属膜を形成する工程と、
（ｃ）前記金属膜の表面を冷却しつつ、その裏面を半導
体基板を介して熱する工程と、（ｄ）前記絶縁膜上の金
属膜を除去することにより前記配線溝内に前記金属膜を
残存させ、配線を形成する工程と、を有する。
方法は（ａ）半導体基板上に形成された絶縁膜上に、配
線溝を形成する工程と、（ｂ）前記配線溝内を含む前記
絶縁膜上に、メッキ法により金属膜を形成する工程と、
（ｃ）前記金属膜の表面を冷却しつつ、その裏面を半導
体基板を介して熱する工程と、（ｄ）前記絶縁膜上の金
属膜を除去することにより前記配線溝内に前記金属膜を
残存させ、配線を形成する工程と、を有する。
【００１４】前記金属膜は、例えば、銅膜である。ま
た、前記金属膜を形成する工程の第１段階は、所定の電
流密度でメッキを施し、前記第１段階に続く第２段階に
おいては、前記所定の電流密度以上の電流密度でメッキ
を施してもよい。
た、前記金属膜を形成する工程の第１段階は、所定の電
流密度でメッキを施し、前記第１段階に続く第２段階に
おいては、前記所定の電流密度以上の電流密度でメッキ
を施してもよい。
【００１５】また、後述する「発明の詳細な説明」の欄
を考慮すれば、本発明の課題を解決するためには、次の
ような手段も考え得る。
を考慮すれば、本発明の課題を解決するためには、次の
ような手段も考え得る。
【００１６】（４）（ａ）半導体基板が搭載されるステ
ージであって、加熱手段に接続されたステージと、
（ｂ）前記ステージの上部に配置され、前記ステージ上
に搭載された半導体基板をその表面から冷却する冷却手
段と、を有することを特徴とする半導体装置の製造装
置。
ージであって、加熱手段に接続されたステージと、
（ｂ）前記ステージの上部に配置され、前記ステージ上
に搭載された半導体基板をその表面から冷却する冷却手
段と、を有することを特徴とする半導体装置の製造装
置。
【００１７】
【発明の実施の形態】（実施の形態１）次に、本発明の
実施の形態である半導体集積回路装置の製造方法につい
て説明する。図１〜図７は、本発明の実施の形態である
半導体集積回路装置の製造方法を示した基板の要部断面
図である。
実施の形態である半導体集積回路装置の製造方法につい
て説明する。図１〜図７は、本発明の実施の形態である
半導体集積回路装置の製造方法を示した基板の要部断面
図である。
【００１８】まず、図１に示すように、例えば、半導体
素子の一例としてｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐを形成する。これらのＭ
ＩＳＦＥＴは、通常のＭＩＳＦＥＴ形成プロセスにより
形成する。
素子の一例としてｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐを形成する。これらのＭ
ＩＳＦＥＴは、通常のＭＩＳＦＥＴ形成プロセスにより
形成する。
【００１９】通常のＭＩＳＦＥＴ形成プロセスの一例を
以下に示す。
以下に示す。
【００２０】まず、ｐ型の単結晶シリコンからなる半導
体基板（ウエハ）１をエッチングすることにより溝を形
成し、溝の内部に酸化シリコン膜７を埋め込むことによ
り素子分離２を形成する。
体基板（ウエハ）１をエッチングすることにより溝を形
成し、溝の内部に酸化シリコン膜７を埋め込むことによ
り素子分離２を形成する。
【００２１】次に、半導体基板（以下、単に「基板」と
いう）１にｐ型不純物およびｎ型不純物をイオン打ち込
みした後、熱処理により不純物を拡散させることによっ
て、ｐ型ウエル３およびｎ型ウエル４を形成し、その
後、熱酸化によりｐ型ウエル３およびｎ型ウエル４のそ
れぞれの表面に清浄なゲート酸化膜８を形成する。
いう）１にｐ型不純物およびｎ型不純物をイオン打ち込
みした後、熱処理により不純物を拡散させることによっ
て、ｐ型ウエル３およびｎ型ウエル４を形成し、その
後、熱酸化によりｐ型ウエル３およびｎ型ウエル４のそ
れぞれの表面に清浄なゲート酸化膜８を形成する。
【００２２】次に、ゲート酸化膜８の上部にリンをドー
プした低抵抗多結晶シリコン膜９ａをＣＶＤ（Chemical
Vapor deposition）法で堆積した後、その上部にスパ
ッタリング法で薄いＷＮ膜（図示せず）とＷ膜９ｃとを
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１
０を堆積する。
プした低抵抗多結晶シリコン膜９ａをＣＶＤ（Chemical
Vapor deposition）法で堆積した後、その上部にスパ
ッタリング法で薄いＷＮ膜（図示せず）とＷ膜９ｃとを
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１
０を堆積する。
【００２３】次に、窒化シリコン膜１０をドライエッチ
ングすることにより、ゲート電極を形成する領域に窒化
シリコン膜１０を残し、窒化シリコン膜１０をマスクに
してＷ膜９ｃ、ＷＮ膜（図示せず）および多結晶シリコ
ン膜９ａをドライエッチングすることにより、多結晶シ
リコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９ｃから
なるゲート電極９を形成する。
ングすることにより、ゲート電極を形成する領域に窒化
シリコン膜１０を残し、窒化シリコン膜１０をマスクに
してＷ膜９ｃ、ＷＮ膜（図示せず）および多結晶シリコ
ン膜９ａをドライエッチングすることにより、多結晶シ
リコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９ｃから
なるゲート電極９を形成する。
【００２４】次に、ゲート電極９の両側のｐ型ウエル３
にｎ型不純物をイオン打ち込みすることによってｎ-型
半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。
にｎ型不純物をイオン打ち込みすることによってｎ-型
半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。
【００２５】次に、基板１上にＣＶＤ法で窒化シリコン
膜を堆積した後、異方的にエッチングすることによっ
て、ゲート電極９の側壁にサイドウォールスペーサ１３
を形成する。
膜を堆積した後、異方的にエッチングすることによっ
て、ゲート電極９の側壁にサイドウォールスペーサ１３
を形成する。
【００２６】次に、ｐ型ウエル３にｎ型不純物をイオン
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
【００２７】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００２８】この後、ＭＩＳＦＥＴＱｎおよびＱｐと電
気的に接続される銅配線を形成するのであるが、以下、
その工程について説明する。
気的に接続される銅配線を形成するのであるが、以下、
その工程について説明する。
【００２９】まず、図２に示すようにＭＩＳＦＥＴＱｎ
およびＱｐ上にＣＶＤ法で酸化シリコン膜を堆積した
後、酸化シリコン膜を化学的機械研磨（ＣＭＰ；Chemic
al Mechanical Polishing）法で研磨してその表面を平
坦化することによって層間絶縁膜ＴＨ１を形成する。
およびＱｐ上にＣＶＤ法で酸化シリコン膜を堆積した
後、酸化シリコン膜を化学的機械研磨（ＣＭＰ；Chemic
al Mechanical Polishing）法で研磨してその表面を平
坦化することによって層間絶縁膜ＴＨ１を形成する。
【００３０】次に、層間絶縁膜ＴＨ１上にフォトレジス
ト膜を形成し（図示せず）、このフォトレジスト膜をマ
スクに層間絶縁膜ＴＨ１をエッチングすることにより半
導体基板１主面のｎ+型半導体領域１４およびｐ+型半導
体領域１５上にコンタクトホールＣ１を形成する。
ト膜を形成し（図示せず）、このフォトレジスト膜をマ
スクに層間絶縁膜ＴＨ１をエッチングすることにより半
導体基板１主面のｎ+型半導体領域１４およびｐ+型半導
体領域１５上にコンタクトホールＣ１を形成する。
【００３１】次いで、コンタクトホールＣ１内を含む層
間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン
（Ｗ）膜を堆積し、このタングステン膜を層間絶縁膜Ｔ
Ｈ１が露出するまでＣＭＰ法により研磨することによっ
てコンタクトホールＣ１内にプラグＰ１を形成する。な
お、プラグＰ１を、窒化チタン（ＴｉＮ）膜等からなる
バリア膜とタングステン膜との積層構造としてもよい。
間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン
（Ｗ）膜を堆積し、このタングステン膜を層間絶縁膜Ｔ
Ｈ１が露出するまでＣＭＰ法により研磨することによっ
てコンタクトホールＣ１内にプラグＰ１を形成する。な
お、プラグＰ１を、窒化チタン（ＴｉＮ）膜等からなる
バリア膜とタングステン膜との積層構造としてもよい。
【００３２】次いで、図３に示すように、層間絶縁膜Ｔ
Ｈ１およびプラグＰ１上に、窒化シリコン膜Ｈ１ａおよ
び酸化シリコン膜Ｈ１ｂをＣＶＤ法により順次堆積し、
これらの膜から成る配線溝用絶縁膜Ｈ１を形成する。第
１層配線形成予定領域の配線溝用絶縁膜Ｈ１をエッチン
グすることにより配線溝ＨＭ１を形成する。なお、窒化
シリコン膜Ｈ１ａは、前記エッチングの際のエッチング
ストッパーとして利用される。
Ｈ１およびプラグＰ１上に、窒化シリコン膜Ｈ１ａおよ
び酸化シリコン膜Ｈ１ｂをＣＶＤ法により順次堆積し、
これらの膜から成る配線溝用絶縁膜Ｈ１を形成する。第
１層配線形成予定領域の配線溝用絶縁膜Ｈ１をエッチン
グすることにより配線溝ＨＭ１を形成する。なお、窒化
シリコン膜Ｈ１ａは、前記エッチングの際のエッチング
ストッパーとして利用される。
【００３３】次に、図４に示すように、配線溝ＨＭ１内
を含む配線溝用絶縁膜Ｈ１上に窒化チタン、窒化タンタ
ル（ＴａＮ）、タンタル（Ｔａ）もしくは窒化タンタル
シリサイド（ＴａＮＳｉ）からなるバリア層Ｍ１ａをス
パッタ法もしくはＣＶＤ法により堆積し、スパッタ法で
薄い銅膜（銅シード層、図示せず）を形成する。次い
で、この薄い銅膜上に、銅膜Ｍ１ｂを電解メッキ法によ
り形成する。この際、電界メッキの初期には、比較的低
い電流密度（例えば、０．５〜１Ａ／ｄｍ2）で、メッ
キを施し、即ち、銅を成膜し、電界メッキの後期におい
ては、前記電流密度よりも高い電流密度（例えば、１〜
２．５Ａ／ｄｍ2）で、メッキを施す。これは、配線溝
底部からゆっくりと結晶粒を析出させることにより、配
線溝内にボイド（空孔）ができるのを防止するためであ
る。即ち、図１４に示すように、電界メッキの初期段階
から電流密度を高くすると、結晶粒の析出速度は速くな
るが、配線溝用絶縁膜Ｈ１上の銅膜の成長によって、配
線溝内に、空孔Ｂが生じてしまう。
を含む配線溝用絶縁膜Ｈ１上に窒化チタン、窒化タンタ
ル（ＴａＮ）、タンタル（Ｔａ）もしくは窒化タンタル
シリサイド（ＴａＮＳｉ）からなるバリア層Ｍ１ａをス
パッタ法もしくはＣＶＤ法により堆積し、スパッタ法で
薄い銅膜（銅シード層、図示せず）を形成する。次い
で、この薄い銅膜上に、銅膜Ｍ１ｂを電解メッキ法によ
り形成する。この際、電界メッキの初期には、比較的低
い電流密度（例えば、０．５〜１Ａ／ｄｍ2）で、メッ
キを施し、即ち、銅を成膜し、電界メッキの後期におい
ては、前記電流密度よりも高い電流密度（例えば、１〜
２．５Ａ／ｄｍ2）で、メッキを施す。これは、配線溝
底部からゆっくりと結晶粒を析出させることにより、配
線溝内にボイド（空孔）ができるのを防止するためであ
る。即ち、図１４に示すように、電界メッキの初期段階
から電流密度を高くすると、結晶粒の析出速度は速くな
るが、配線溝用絶縁膜Ｈ１上の銅膜の成長によって、配
線溝内に、空孔Ｂが生じてしまう。
【００３４】次に、銅膜Ｍ１ｂが形成された基板１（ウ
エハ）を、図５に示すアニール装置に設置し、アニール
（熱処理）を行う。即ち、基板１をヒータステージＨＳ
に搭載し、その裏面から熱を加える。このアニールによ
って、電界メッキにより析出した結晶粒が大きくなる
（再結晶化）する。
エハ）を、図５に示すアニール装置に設置し、アニール
（熱処理）を行う。即ち、基板１をヒータステージＨＳ
に搭載し、その裏面から熱を加える。このアニールによ
って、電界メッキにより析出した結晶粒が大きくなる
（再結晶化）する。
【００３５】この際、基板１の表面（銅膜Ｍ１ｂが形成
されている面）は、冷却ヘッドＦＨにより冷却されてい
る。
されている面）は、冷却ヘッドＦＨにより冷却されてい
る。
【００３６】このアニールに用いられるアニール装置
は、加熱手段に接続されたヒータステージＨＳと、その
上部に配置された冷却ヘッドＦＨとを有し、基板１をそ
の裏面から加熱し、その表面（メッキ膜が施されている
面）から冷却することができる。
は、加熱手段に接続されたヒータステージＨＳと、その
上部に配置された冷却ヘッドＦＨとを有し、基板１をそ
の裏面から加熱し、その表面（メッキ膜が施されている
面）から冷却することができる。
【００３７】このように、本実施の形態においては、電
界メッキにより形成した銅膜Ｍ１ｂをアニールする際、
その表面から冷却したので、配線溝の内部とその上部
で、結晶粒の大きさをほぼ均一とすることができ、配線
の高抵抗化を防止することができる。
界メッキにより形成した銅膜Ｍ１ｂをアニールする際、
その表面から冷却したので、配線溝の内部とその上部
で、結晶粒の大きさをほぼ均一とすることができ、配線
の高抵抗化を防止することができる。
【００３８】例えば、銅膜Ｍ１ｂが形成された基板１
（ウエハ）を、をヒータステージＨＳに搭載し、その裏
面から熱を加えると、結晶粒が多く存在する銅膜Ｍ１ｂ
の表面から再結晶化が起こる。図１２に結晶成長の様子
を模式的に表す。この際、溝の底部に向かって結晶が成
長するが、配線溝用絶縁膜Ｈ１上の豊富な銅粒が再結晶
化し終わってしまうと、結晶の成長が律速し、溝底部の
結晶粒が成長しなくなる。従って、かかる箇所において
抵抗が大きくなってしまう。特に、配線溝が細くなる
と、溝底部の結晶粒の再結晶化が起こりにくくなり、抵
抗が大きくなってしまう。例えば、０．１８μｍの幅の
配線と、０．２５μｍの配線との配線の抵抗を比較した
ところ、幅の小さい配線の抵抗値が高めにばらつく傾向
があった。
（ウエハ）を、をヒータステージＨＳに搭載し、その裏
面から熱を加えると、結晶粒が多く存在する銅膜Ｍ１ｂ
の表面から再結晶化が起こる。図１２に結晶成長の様子
を模式的に表す。この際、溝の底部に向かって結晶が成
長するが、配線溝用絶縁膜Ｈ１上の豊富な銅粒が再結晶
化し終わってしまうと、結晶の成長が律速し、溝底部の
結晶粒が成長しなくなる。従って、かかる箇所において
抵抗が大きくなってしまう。特に、配線溝が細くなる
と、溝底部の結晶粒の再結晶化が起こりにくくなり、抵
抗が大きくなってしまう。例えば、０．１８μｍの幅の
配線と、０．２５μｍの配線との配線の抵抗を比較した
ところ、幅の小さい配線の抵抗値が高めにばらつく傾向
があった。
【００３９】配線溝底部の結晶粒の再結晶化を促進する
ために、アニール温度を上昇させることも考え得るが、
あまり急速に再結晶化させると、配線溝用絶縁膜上の豊
富な銅粒が急速に再結晶化し、溝内部の結晶粒を吸い上
げながら結晶化してしまい、銅膜がはがれ、溝底部に空
孔が生じてしまう。その結果、導通不良が生じてしま
う。
ために、アニール温度を上昇させることも考え得るが、
あまり急速に再結晶化させると、配線溝用絶縁膜上の豊
富な銅粒が急速に再結晶化し、溝内部の結晶粒を吸い上
げながら結晶化してしまい、銅膜がはがれ、溝底部に空
孔が生じてしまう。その結果、導通不良が生じてしま
う。
【００４０】しかしながら、本実施の形態によれば、前
述したように、基板１をその裏面から加熱し溝内部の結
晶粒の成長を促進させ、また、その表面から冷却するこ
とにより銅膜Ｍ１ｂの表面からの再結晶化を抑制するこ
とにより、溝内部の結晶粒を大きく成長させることがで
きる。図１３に、本実施の形態の場合に、結晶成長の様
子を模式的に表す。
述したように、基板１をその裏面から加熱し溝内部の結
晶粒の成長を促進させ、また、その表面から冷却するこ
とにより銅膜Ｍ１ｂの表面からの再結晶化を抑制するこ
とにより、溝内部の結晶粒を大きく成長させることがで
きる。図１３に、本実施の形態の場合に、結晶成長の様
子を模式的に表す。
【００４１】このように、本実施の形態によれば、配線
の高抵抗化を防止することができる。また、配線の高抵
抗化によって起こるエレクトロマイグレーションやスト
レスマイグレーションの発生を低減することができ、製
品性能の向上や、製品歩留まりの向上を図ることができ
る。
の高抵抗化を防止することができる。また、配線の高抵
抗化によって起こるエレクトロマイグレーションやスト
レスマイグレーションの発生を低減することができ、製
品性能の向上や、製品歩留まりの向上を図ることができ
る。
【００４２】次いで、図６に示すように、配線溝ＨＭ１
外部の銅膜Ｍ１ｂおよびバリア層Ｍ１ａをＣＭＰ法によ
り除去することにより銅膜Ｍ１ｂおよびバリア層Ｍ１ａ
から成る第１層配線Ｍ１を形成する。
外部の銅膜Ｍ１ｂおよびバリア層Ｍ１ａをＣＭＰ法によ
り除去することにより銅膜Ｍ１ｂおよびバリア層Ｍ１ａ
から成る第１層配線Ｍ１を形成する。
【００４３】次に、図７に示すように第１層配線Ｍ１上
に、ＣＶＤ法によりシリコン窒化膜を堆積することによ
り銅拡散防止用絶縁膜Ｄ１を形成した後、層間絶縁膜Ｔ
Ｈ２を形成する。層間絶縁膜ＴＨ２は、前記層間絶縁膜
ＴＨ１と同様に形成する。
に、ＣＶＤ法によりシリコン窒化膜を堆積することによ
り銅拡散防止用絶縁膜Ｄ１を形成した後、層間絶縁膜Ｔ
Ｈ２を形成する。層間絶縁膜ＴＨ２は、前記層間絶縁膜
ＴＨ１と同様に形成する。
【００４４】次いで、層間絶縁膜ＴＨ２上に第１層配線
Ｍ１のコンタクト領域上が開孔したレジスト膜（図示せ
ず）をマスクに、第１層配線Ｍ１の表面が露出するま
で、層間絶縁膜ＴＨ２および銅拡散防止用絶縁膜Ｄ１を
異方的にエッチングし、コンタクトホールＣ２を形成す
る。
Ｍ１のコンタクト領域上が開孔したレジスト膜（図示せ
ず）をマスクに、第１層配線Ｍ１の表面が露出するま
で、層間絶縁膜ＴＨ２および銅拡散防止用絶縁膜Ｄ１を
異方的にエッチングし、コンタクトホールＣ２を形成す
る。
【００４５】次いで、このコンタクトホールＣ２内にプ
ラグＰ２を形成する。このプラグＰ２を形成するには、
コンタクトホールＣ２内を含む層間絶縁膜ＴＨ２上に、
ＴｉＮ、ＴａＮもしくはＷＮなどの高融点金属の窒化物
を堆積することによりバリア層Ｐ２ａを形成する。次い
で、バリア層Ｐ２ａ上に、ＣＶＤ法によりタングステン
膜Ｐ２ｂを堆積する。なお、タングステン膜Ｐ２ｂは、
コンタクトホールＣ２内を完全に埋め込むよう形成す
る。
ラグＰ２を形成する。このプラグＰ２を形成するには、
コンタクトホールＣ２内を含む層間絶縁膜ＴＨ２上に、
ＴｉＮ、ＴａＮもしくはＷＮなどの高融点金属の窒化物
を堆積することによりバリア層Ｐ２ａを形成する。次い
で、バリア層Ｐ２ａ上に、ＣＶＤ法によりタングステン
膜Ｐ２ｂを堆積する。なお、タングステン膜Ｐ２ｂは、
コンタクトホールＣ２内を完全に埋め込むよう形成す
る。
【００４６】続いて、コンタクトホールＣ２外のタング
ステン膜Ｐ２ｂおよびバリア層Ｐ２ａをＣＭＰにより除
去することにより、タングステン膜Ｐ２ｂおよびバリア
層Ｐ２ａから成るプラグＰ２を形成する。なお、ここで
は、タングステン膜等を用いてプラグＰ２を形成した
が、第１層配線Ｍ１と同様に、メッキ法により銅膜等を
埋め込むことによりプラグＰ２を形成してもよい。
ステン膜Ｐ２ｂおよびバリア層Ｐ２ａをＣＭＰにより除
去することにより、タングステン膜Ｐ２ｂおよびバリア
層Ｐ２ａから成るプラグＰ２を形成する。なお、ここで
は、タングステン膜等を用いてプラグＰ２を形成した
が、第１層配線Ｍ１と同様に、メッキ法により銅膜等を
埋め込むことによりプラグＰ２を形成してもよい。
【００４７】次いで、プラグＰ２上に第２層配線Ｍ２
を、第１層配線Ｍ１と同様に形成する。
を、第１層配線Ｍ１と同様に形成する。
【００４８】さらに、層間絶縁膜、プラグおよび配線等
の形成を繰り返すことにより多層の配線を形成してもよ
い。
の形成を繰り返すことにより多層の配線を形成してもよ
い。
【００４９】（実施の形態２）実施の形態１において
は、図５を参照しながら説明したアニール装置を用いた
が、図８もしくは図９に示すアニール装置を用いて処理
を行ってもよい。
は、図５を参照しながら説明したアニール装置を用いた
が、図８もしくは図９に示すアニール装置を用いて処理
を行ってもよい。
【００５０】図８に示す装置は、図５に示した装置に、
ヘリウム（Ｈｅ）ガスや窒素（Ｎ２）ガスの供給手段Ｇ
を設けたものである。このガス供給手段によって、ヘリ
ウムガス等が、ヒートステージＨＳと冷却ヘッドＦＨと
の間に供給され、メッキ膜の酸化を防止することができ
る。
ヘリウム（Ｈｅ）ガスや窒素（Ｎ２）ガスの供給手段Ｇ
を設けたものである。このガス供給手段によって、ヘリ
ウムガス等が、ヒートステージＨＳと冷却ヘッドＦＨと
の間に供給され、メッキ膜の酸化を防止することができ
る。
【００５１】また、図９に示す装置は、基板の表面（メ
ッキ膜が形成されている面）を下側とし、冷却媒体Ｆに
浸漬することにより冷却するものである。この際、基板
の裏面は、冷却部ＦＰの上部に位置するアニール用ラン
プＡＲにより熱せられる。
ッキ膜が形成されている面）を下側とし、冷却媒体Ｆに
浸漬することにより冷却するものである。この際、基板
の裏面は、冷却部ＦＰの上部に位置するアニール用ラン
プＡＲにより熱せられる。
【００５２】なお、図５、図８および図９に示したアニ
ール装置を、図１５に示すように、メッキ装置中のモジ
ュール装置として用いてもよい。即ち、メッキ部ＭＰ、
洗浄・乾燥部ＷＤ等を有するメッキ装置５０に、アニー
ル部ＡＰを設け前述のアニール装置を組み込んでもよ
い。
ール装置を、図１５に示すように、メッキ装置中のモジ
ュール装置として用いてもよい。即ち、メッキ部ＭＰ、
洗浄・乾燥部ＷＤ等を有するメッキ装置５０に、アニー
ル部ＡＰを設け前述のアニール装置を組み込んでもよ
い。
【００５３】（実施の形態３）また、実施の形態１にお
いては、プラグＰ２と第２層配線Ｍ２を別工程で形成す
る、いわゆるシングルダマシン法を用いてプラグと配線
を形成したが、いわゆる、デュアルダマシン法を用い
て、プラグ部と配線部を同時に形成してもよい。
いては、プラグＰ２と第２層配線Ｍ２を別工程で形成す
る、いわゆるシングルダマシン法を用いてプラグと配線
を形成したが、いわゆる、デュアルダマシン法を用い
て、プラグ部と配線部を同時に形成してもよい。
【００５４】なお、第１層配線Ｍ１の形成工程までは、
図６を参照しながら説明した実施の形態１の場合と同様
であるため、その説明を省略する。
図６を参照しながら説明した実施の形態１の場合と同様
であるため、その説明を省略する。
【００５５】図１０に示すように、第１層配線Ｍ１上
に、ＣＶＤ法によりシリコン窒化膜を堆積することによ
り銅拡散防止用絶縁膜Ｄ１を形成した後、ＣＶＤ法で酸
化シリコン膜を堆積し、酸化シリコン膜をＣＭＰ法で研
磨してその表面を平坦化することによって層間絶縁膜Ｔ
Ｈ２を形成する。
に、ＣＶＤ法によりシリコン窒化膜を堆積することによ
り銅拡散防止用絶縁膜Ｄ１を形成した後、ＣＶＤ法で酸
化シリコン膜を堆積し、酸化シリコン膜をＣＭＰ法で研
磨してその表面を平坦化することによって層間絶縁膜Ｔ
Ｈ２を形成する。
【００５６】次いで、層間絶縁膜ＴＨ２上に、窒化シリ
コン膜Ｈ２ａおよび酸化シリコン膜Ｈ２ｂをＣＶＤ法に
より順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈ
２を形成する。
コン膜Ｈ２ａおよび酸化シリコン膜Ｈ２ｂをＣＶＤ法に
より順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈ
２を形成する。
【００５７】次いで、第２層配線形成予定領域の配線溝
用絶縁膜Ｈ２をエッチングすることにより配線溝ＨＭ２
を形成する。なお、窒化シリコン膜Ｈ２ａは、前記エッ
チングの際のエッチングストッパーとして利用される。
用絶縁膜Ｈ２をエッチングすることにより配線溝ＨＭ２
を形成する。なお、窒化シリコン膜Ｈ２ａは、前記エッ
チングの際のエッチングストッパーとして利用される。
【００５８】次に、配線溝ＨＭ２内を含む配線溝用絶縁
膜上にレジスト膜を形成し、エッチバックすることによ
り配線溝ＨＭ２の内部にレジスト膜（図示せず）を埋め
込む。次いで、第１層配線Ｍ１上のレジスト膜および層
間絶縁膜ＴＨ２および銅拡散防止用絶縁膜Ｄ１をエッチ
ングすることによりコンタクトホールＣ２を形成する。
膜上にレジスト膜を形成し、エッチバックすることによ
り配線溝ＨＭ２の内部にレジスト膜（図示せず）を埋め
込む。次いで、第１層配線Ｍ１上のレジスト膜および層
間絶縁膜ＴＨ２および銅拡散防止用絶縁膜Ｄ１をエッチ
ングすることによりコンタクトホールＣ２を形成する。
【００５９】その後、レジスト膜を除去し、図１１に示
すように、配線溝ＨＭ２およびコンタクトホールＣ２内
を含む配線溝用絶縁膜Ｈ２上に、実施の形態１と同様
に、例えば窒化チタンからなるバリア層Ｍ２ａをスパッ
タ法もしくはＣＶＤ法により堆積し、次いで、バリア層
Ｍ２ａ上に、銅膜Ｍ２ｂを電解メッキ法により形成す
る。
すように、配線溝ＨＭ２およびコンタクトホールＣ２内
を含む配線溝用絶縁膜Ｈ２上に、実施の形態１と同様
に、例えば窒化チタンからなるバリア層Ｍ２ａをスパッ
タ法もしくはＣＶＤ法により堆積し、次いで、バリア層
Ｍ２ａ上に、銅膜Ｍ２ｂを電解メッキ法により形成す
る。
【００６０】さらに、実施の形態１と同様に、電界メッ
キにより形成した銅膜Ｍ２ｂをアニールするのである
が、その際、その表面から冷却しながらアニールを行
う。
キにより形成した銅膜Ｍ２ｂをアニールするのである
が、その際、その表面から冷却しながらアニールを行
う。
【００６１】この後、銅膜Ｍ２ｂ等をＣＭＰ法で研磨す
ることにより、第２層配線Ｍ２と第２層配線と第１層配
線Ｍ１とを接続する接続部（プラグ）Ｐ２を形成する
が、以降の工程は、実施の形態１と同様であるため、そ
の詳細な説明を省略する。
ることにより、第２層配線Ｍ２と第２層配線と第１層配
線Ｍ１とを接続する接続部（プラグ）Ｐ２を形成する
が、以降の工程は、実施の形態１と同様であるため、そ
の詳細な説明を省略する。
【００６２】このように、デュアルダマシン法を用い
て、配線部および接続部を同時に形成する場合にも、本
発明のアニール方法を用いることができる。
て、配線部および接続部を同時に形成する場合にも、本
発明のアニール方法を用いることができる。
【００６３】特に、デュアルダマシン法を用いた場合に
は、配線溝とその下部の微細なコンタクトホール（ビ
ア）を同時にメッキ膜で埋め込み、アニールするので、
基板の裏面からの加熱のみでは、実施の形態１で説明し
た結晶粒の再結晶化が起こりにくい。従って、本発明の
アニール方法を用いて最適である。
は、配線溝とその下部の微細なコンタクトホール（ビ
ア）を同時にメッキ膜で埋め込み、アニールするので、
基板の裏面からの加熱のみでは、実施の形態１で説明し
た結晶粒の再結晶化が起こりにくい。従って、本発明の
アニール方法を用いて最適である。
【００６４】（実施の形態４）また、実施の形態１およ
び２においては、電界メッキの初期には、比較的低い電
流密度（例えば、０．５〜１Ａ／ｄｍ2）で、メッキを
施し、電界メッキの後期においては、前記電流密度より
も高い電流密度（例えば、１〜２．５Ａ／ｄｍ２）で、
メッキを施したが、電界メッキの後期における電流密度
を電界メッキ初期のそれと、同等もしくは、それ以下と
してもよい。
び２においては、電界メッキの初期には、比較的低い電
流密度（例えば、０．５〜１Ａ／ｄｍ2）で、メッキを
施し、電界メッキの後期においては、前記電流密度より
も高い電流密度（例えば、１〜２．５Ａ／ｄｍ２）で、
メッキを施したが、電界メッキの後期における電流密度
を電界メッキ初期のそれと、同等もしくは、それ以下と
してもよい。
【００６５】この場合、メッキの成長速度は遅くなる
が、絶縁膜上部にも結晶核が多く形成されるため、絶縁
膜上の結晶成長（再結晶化）を遅くすることができる。
が、絶縁膜上部にも結晶核が多く形成されるため、絶縁
膜上の結晶成長（再結晶化）を遅くすることができる。
【００６６】その結果、配線溝底部の再結晶化が律速す
る段階を遅らせることができ、配線底部の結晶粒の大き
さを確保することができる。
る段階を遅らせることができ、配線底部の結晶粒の大き
さを確保することができる。
【００６７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６８】特に、前記本実施の形態においては、銅膜
をメッキ法で形成したが、銅の他、金等メッキ法で形成
することができる金属膜に広く適用することができる。
また、半導体素子の例としてＭＩＳＦＥＴＱｎおよびＱ
ｐを挙げたが、これらＭＩＳＦＥＴに限られず、バイポ
ーラトランジスタ等他の素子を形成することもできる。
をメッキ法で形成したが、銅の他、金等メッキ法で形成
することができる金属膜に広く適用することができる。
また、半導体素子の例としてＭＩＳＦＥＴＱｎおよびＱ
ｐを挙げたが、これらＭＩＳＦＥＴに限られず、バイポ
ーラトランジスタ等他の素子を形成することもできる。
【００６９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００７０】半導体基板上に形成された絶縁膜上に、金
属膜をメッキ法により形成した後、この金属膜の表面を
冷却しつつ、その裏面を半導体基板を介して熱したの
で、結晶粒の大きさをほぼ均一とすることができ、金属
膜の高抵抗化を防止することができる。
属膜をメッキ法により形成した後、この金属膜の表面を
冷却しつつ、その裏面を半導体基板を介して熱したの
で、結晶粒の大きさをほぼ均一とすることができ、金属
膜の高抵抗化を防止することができる。
【００７１】特に、微細な溝内の金属膜の再結晶化を促
進することができ、かかる溝内に形成される配線や接続
部の高抵抗化を防止することができる。
進することができ、かかる溝内に形成される配線や接続
部の高抵抗化を防止することができる。
【００７２】その結果、半導体集積回路装置の特性を向
上させることができる。また、半導体集積回路装置の歩
留まりを向上させることができる。
上させることができる。また、半導体集積回路装置の歩
留まりを向上させることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置のアニール方法を示した図である。
置のアニール方法を示した図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
【図８】本発明の実施の形態２である半導体集積回路装
置のアニール方法を示した図である。
置のアニール方法を示した図である。
【図９】本発明の実施の形態２である半導体集積回路装
置のアニール方法を示した図である。
置のアニール方法を示した図である。
【図１０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
【図１１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
【図１２】本発明の効果を説明するための図である。
【図１３】本発明の効果を説明するための図である。
【図１４】本発明の効果を説明するための図である。
【図１５】本発明の実施の形態である半導体集積回路装
置の製造装置（アニール装置）の一例を示した図であ
る。
置の製造装置（アニール装置）の一例を示した図であ
る。
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
７ 酸化シリコン膜
８ ゲート酸化膜
９ ゲート電極
９ａ 多結晶シリコン膜
９ｃ Ｗ膜
１０ 窒化シリコン膜
１１ ｎ-型半導体領域
１２ ｐ-型半導体領域
１３ サイドウォールスペーサ
１４ ｎ+型半導体領域
１５ ｐ+型半導体領域
ＡＰ アニール部
ＡＲ アニール用ランプ
Ｂ 空孔
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｄ１ 銅拡散防止用絶縁膜
Ｆ 冷却媒体
ＦＨ 冷却ヘッド
ＦＰ 冷却部
Ｇ ガス供給手段
Ｈ１ 配線溝用絶縁膜
Ｈ１ａ 窒化シリコン膜
Ｈ１ｂ 酸化シリコン膜
Ｈ２ 配線溝用絶縁膜
Ｈ２ａ 窒化シリコン膜
Ｈ２ｂ 酸化シリコン膜
ＨＭ１ 配線溝
ＨＭ２ 配線溝
ＨＳ ヒータステージ
Ｍ１ 第１層配線
Ｍ１ａ バリア層
Ｍ１ｂ 銅膜
Ｍ２ 第２層配線
Ｍ２ａ バリア層
Ｍ２ｂ 銅膜
ＭＰ メッキ部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ２ａ バリア層
Ｐ２ｂ タングステン膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＴＨ１ 層間絶縁膜
ＴＨ２ 層間絶縁膜
ＷＤ 洗浄・乾燥部
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/28 ３０１ Ｈ０１Ｌ 21/28 ３０１Ｚ
21/3205 21/90 Ａ
21/768 Ｃ
21/88 Ｍ
Ｆターム(参考） 4K024 AA09 AB01 BB12 CA06 DB01
GA16
4M104 AA01 BB01 BB04 BB17 BB18
BB27 BB30 BB32 BB33 BB37
BB40 CC01 CC05 DD04 DD07
DD16 DD17 DD37 DD43 DD52
DD65 DD75 DD78 DD80 EE08
EE14 EE17 FF17 FF18 FF22
GG09 GG10 GG14 GG15 HH01
HH02 HH05 HH12 HH14 HH16
HH20
5F033 HH04 HH11 HH13 HH19 HH21
HH30 HH32 HH33 HH34 JJ11
JJ13 JJ18 JJ19 JJ21 JJ30
JJ32 JJ33 KK01 KK11 KK13
KK21 KK30 KK32 KK33 LL04
LL08 MM01 MM08 MM12 MM13
NN06 NN07 PP06 PP15 PP27
PP33 QQ08 QQ09 QQ10 QQ11
QQ16 QQ25 QQ37 QQ48 QQ58
QQ65 QQ73 QQ82 QQ88 RR04
RR06 SS11 TT02 TT08 XX00
XX01 XX05 XX06 XX10 XX20
XX28
Claims (5)
- 【請求項１】 （ａ）半導体基板上に形成された絶縁膜
上に、金属膜をメッキ法により形成する工程と、 （ｂ）前記金属膜の表面を冷却しつつ、その裏面を半導
体基板を介して熱する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 （ａ）半導体基板上に形成された絶縁膜
中に、溝を形成する工程と、 （ｂ）前記溝内を含む前記絶縁膜上に、メッキ法により
金属膜を形成する工程と、 （ｃ）前記金属膜の表面を冷却しつつ、その裏面を半導
体基板を介して熱する工程と、 （ｄ）前記絶縁膜上の金属膜を除去することにより前記
溝内に前記金属膜を残存させる工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 （ａ）半導体基板上に形成された絶縁膜
中に、配線溝を形成する工程と、 （ｂ）前記配線溝内を含む前記絶縁膜上に、メッキ法に
より金属膜を形成する工程と、 （ｃ）前記金属膜の表面を冷却しつつ、その裏面を半導
体基板を介して熱する工程と、 （ｄ）前記絶縁膜上の金属膜を除去することにより前記
配線溝内に前記金属膜を残存させ、配線を形成する工程
と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４】 前記金属膜は、銅膜であることを特徴と
する請求項１〜３のいずれか一項に記載の半導体集積回
路装置の製造方法。 - 【請求項５】 前記金属膜を形成する工程の第１段階
は、所定の電流密度でメッキを施し、前記第１段階に続
く第２段階においては、前記所定の電流密度以上の電流
密度でメッキを施すことを特徴とする請求項１〜３のい
ずれか一項に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341424A JP2003142426A (ja) | 2001-11-07 | 2001-11-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341424A JP2003142426A (ja) | 2001-11-07 | 2001-11-07 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142426A true JP2003142426A (ja) | 2003-05-16 |
Family
ID=19155449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001341424A Pending JP2003142426A (ja) | 2001-11-07 | 2001-11-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220744A (ja) * | 2006-02-14 | 2007-08-30 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-11-07 JP JP2001341424A patent/JP2003142426A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220744A (ja) * | 2006-02-14 | 2007-08-30 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7800229B2 (en) | 2006-02-14 | 2010-09-21 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
| JP4676350B2 (ja) * | 2006-02-14 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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