JP2006196744A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 幅の異なる銅配線上に金属キャップ層を形成する際に、幅の広い銅配線の表面を十分覆うために、金属キャップ層を形成にかける時間を長くすると、幅の細い銅配線上に形成される金属キャップ層が、配線の幅からはみ出し、ショートを引き起こす。
【解決手段】 幅の狭い銅配線の表面に金属キャップ層を形成するための時間を、幅の広い銅配線の表面に形成するための時間よりも短くする。この特徴により、幅の広い銅配線表面を十分に金属キャップで覆うことができ、幅の細い配線上に形成された金属キャップ層によるショートの発生を防止できる。
【選択図】 図５

Description

本発明は、半導体装置の製造方法および半導体装置に関するものである。
近年、半導体装置内に形成される配線の微細化が進んでいる。配線が微細化するにつれて、配線自体の有する寄生抵抗および寄生容量に起因した回路遅延が顕著な問題となる。そのため、配線材料として、従来用いられてきたアルミニウムに代えて、銅を用いることが試みられている。銅配線は、アルミニウム配線に比べてエレクトロマイグレーション耐性（以下、ＥＭ耐性）が高いという有利な性質を有している点においても、新たな配線材料として期待されている。
しかし、ＥＭ耐性が比較的高い銅配線を用いても、配線の微細化がさらに進行すると、エレクトロマイグレーションを生じてしまう。また、銅配線特有の問題として、ストレスに起因して、配線とビアの間などにボイドが生じる現象が問題となっている。この現象は、ＳＩＶ（Stress Induced Voiding）と呼ばれる。
そこで、銅配線のEM耐性及びSIV耐性を向上させるための技術が開発され、特許文献１に開示されている。この技術は、銅配線の表面に金属からなるキャップ層（以下、金属キャップ層）を形成することにより、EM耐性及びSIV耐性を向上させることを目的としている。同文献には、金属キャップ層の材料として、CoWP、CoSnP、CoPが開示されている。
例えば特許文献１の図１０を参照すると、銅配線７０上に金属キャップ層７４が形成されている。尚、特許文献１の図１０には、太さが異なる銅配線が開示されており、太い銅配線の表面に形成された金属キャップ層の厚さと、細い配線の表面に形成された金属キャップ層の厚さは、同じ厚さである。
特表２００３−５０５８８２号公報
しかし、本発明者らは、上記従来技術が以下のような課題を有していることを見出した。
幅の太い配線上に金属キャップ層を形成する場合、比較的広い領域を金属キャップ層で覆う必要がある。そのため、金属キャップ層の形成に十分時間をかける必要がある。
しかし、金属キャップ層の形成に十分時間をかけると、幅の狭い配線では、金属キャップ層が配線の幅からはみ出してしまう。金属キャップ層が配線の幅からはみ出ると、図１０のＳに示すように、隣接する配線６上に形成される金属キャップ層８同士が接触し、ショートする恐れがある。配線の微細化が進行するに従って、この問題が増大していく。
本発明の半導体装置の製造方法は、銅を主成分とする第１配線と、銅を主成分とし前記第１配線よりも幅が狭い第２配線と、を形成する第１工程と、前記第１配線の表面に金属からなる第１キャップ層を形成し、前記第２配線の表面に金属からなる第２キャップ層を形成する、第２工程と、を有し、前記第2キャップ層の形成を、前記第１キャップ層の形成よりも短時間で行うことを特徴とする。
この特徴により、幅の広い銅配線には、金属キャップ層を十分に形成しつつ、幅の狭い配線の表面に形成される金属キャップ層が、配線の幅からはみ出すことを防止することができる。
また、本発明のその他の半導体装置の製造方法は、銅を主成分とする第1配線と、銅を主成分とし前記第1配線よりも幅の狭い第２配線とを形成する第1工程と、前記第1配線の表面の一部に金属からなるキャップ層を形成する第２工程と、前記第1配線の表面のうち、前記キャップ層で覆われていない部分に銅シリサイド層を形成する第３工程と、を有することを特徴とする。
この特徴により、幅の広い銅配線の一部が金属キャップ層で覆われていないことを許容できるので、金属キャップ層の形成時間を短縮することができる。銅シリサイドもＥＭおよびＳＩＶ耐性を向上させる効果を有しているからである。よって、幅の狭い配線の表面の金属キャップ層が、配線の幅からはみ出すことを防止できる。
また、本発明の半導体装置は、銅を主成分とする第１配線及び第２配線と、前記第１配線の表面に形成され、金属からなる第１キャップ層と、前記第２配線の表面に形成され、金属からなる第２キャップ層と、を有し、前記第１配線の線幅が前記第２配線の線幅よりも広く、前記第１キャップ層の厚さが前記第２キャップ層の厚さよりも厚いこと、を特徴とする。
この特徴により、幅の細い銅配線において、金属キャップ層が配線幅からはみ出すのを防止することができる。
また、本発明のその他の半導体装置は、第1の間隔で配置され、銅を主成分とする、少なくとも２本以上の配線を含む第1配線グループと、前記第1の間隔よりも狭い第２の間隔で配置され、銅を主成分とする、少なくとも2本以上の配線を含む第2配線グループと、前記第1配線グループの配線の表面に形成され、金属からなる第1キャップ層と、前記第2配線グループの配線の表面に形成され、金属からなる第2キャップ層と、を有し、前記第1キャップ層の厚さが、前記第２キャップ層の厚さよりも厚いことを特徴とする。
配線間隔が狭い配線グループにおいては、配線の幅からはみ出した金属キャップ層によるショートが特に問題となる。しかし、本発明の特徴によれば、配線間隔が狭い配線グループにおいて、金属キャップ層が配線の幅からはみ出すことを効果的に抑制することができる。
本発明の半導体装置の製造方法によると、金属キャップ層もしくは銅シリサイド層により、銅配線のEM耐性及びSIV耐性を向上させつつ、金属キャップ層に起因した配線間のショートを防止することができる。
（第１の実施の形態）
図１乃至図４を参照して、本実施の形態に係る半導体装置の製造方法を説明する。
まず、図１（ａ）に示すように、半導体基板１上に、エッチングストッパー膜１１を成膜し、その上に層間絶縁膜３を成膜する。ここで、半導体基板上にトランジスタを形成する工程については図示を省略する。さらに、層間絶縁膜３に、フォトリソグラフィー技術およびエッチング技術を用いて、相対的に太幅の第１トレンチ４１および相対的に細幅の第２トレンチ４２を形成する。
ついで、図１（ｂ）に示すように、層間絶縁膜３上と、第１トレンチ４１の内壁および第２トレンチ４２の内壁とに、バリア層５１（ＴａＮ膜）とバリア層５２（Ｔａ膜）を成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。
ここで、バリア層５１およびバリア層５２を形成する際には、半導体基板１へはバイアスが印加されない。本発明者の知見によると、半導体基板１にバイアスを印加しない場合は、相対的に細幅の第２トレンチ４２には窒素が入りにくくなる。よって、第２トレンチ４２に形成されるバリア層５２は、主としてＴａ膜により構成されることとなる。
一方、第２トレンチ４２と比較して相対的に太幅の第１トレンチ４１には窒素が入りやすいため、第１トレンチ４１に形成されるバリア層５１は、主としてＴａＮ膜により構成されることとなる。
本発明者が検討した結果、Ｔａ膜上には、（１１１）配向の銅膜が形成される傾向が強いことがわかった。また、本発明者は、検討の結果、主としてＴａＮからなるバリア層５１上に、メッキ法などで成膜された銅膜は、アニ−ル処理によってその表面の面方位が（２００）になりやすいとの知見を得た。これは、ＴａＮ膜はアモルファスに近いので、その上に形成される銅膜もアモルファス状となり、表面の面方位が（２００）である銅膜が形成されやすくなることによるものと推察される。
次に、図２（ａ）に示すように、銅シード層（不図示）を形成した後、電解メッキ技術を用いて、層間絶縁膜３の上面全面とバリア層５１、５２上に銅をメッキする。本実施形態においては、最初に低電流を比較的長時間流して銅をめっきし、次に低電流とは逆向きに電流を短時間流して逆エッチングをし、ついで、高電流を比較的短時間流して銅をめっきする方法が用いられる。
最初に低電流を用いて、相対的に低い成膜速度でめっきすることで、狭幅の第２トレンチ４２内に、後のアニール処理の際に面方位が（１１１）になりやすい第２銅膜６０２が形成される。
また、高電流を用いて、相対的に高い成膜速度でめっきすることで、太幅の第１トレンチ４１に第１銅膜６０１が埋設される。このとき、成膜速度が高いため、第１銅膜６０１には不純物が取り込まれにくい。従って、第１銅膜６０１は、後のアニール処理の際にグレインが巨大になるとともに、面方位が（２００）になりやすい。
低電流を流す際の積算電流値と高電流を流す際の積算電流値とを比較すると、高電流を流す際の積算電流値の方が大きい。ここで、積算電流値とは、電流値と電流を流した時間との積のことである。
次に、１５０℃以上の温度で第１銅膜６０１に対してアニールを行い、グレインを成長させるとともに上面の面方位を（２００）にする。こうすることにより、第１トレンチ４１を埋設する第１銅膜６０１は、数μｍ程度のグレインを有する。一方、第２トレンチ４２を埋設する第２銅膜６０２は、数１０nm程度のグレインにより構成される。そのため、第１銅膜６０１中のグレインバウンダリの密度は、第２銅膜６０２中のグレインバウンダリの密度よりも少ない。
次に、図２（ｂ）に示すように、ＣＭＰにより、第１トレンチ４１および第２トレンチ４２の外部の銅膜を除去し、太銅配線６１および細銅配線６２を形成する。ここで、グレインバウンダリ密度の違いにより、太銅配線６１の表面に現れるグレインバウンダリの面密度は、細銅配線６２の表面に現れるグレインバウンダリの面密度よりも少ない。尚、図２（ｂ）中に括弧で示したのは、その領域の配線の表面に現れている面方位である。
この際、図２（ｂ）に示すように、ＣＭＰにより平坦化された銅配線６１、６２の表面には、酸化銅膜９１、９２が形成される。この酸化銅膜は、銅の酸化しやすい性質により、特別な処理をすることなく形成される。但し、積極的に酸化銅膜を形成するための処理をしてもよい。例えば、研磨スラリーにH２O２を添加する。また、CMP後の洗浄液の酸化還元電位を、０〜0.2（V vs NHE）にし、ｐHを７から１０にすることにより、Cu2Oを配線表面に形成することが出来る。Cu2Oは、CuOよりも除去が容易であり、後の工程の効率化を図ることができる。
このとき、図３（ａ）に示すように、太銅配線６１の表面に形成される酸化銅膜９１よりも、細銅配線６２の表面に形成される酸化銅膜９２の方が厚い。これは、上述のように、細銅配線６２の方が、その表面におけるグレインバウンダリの面密度が大きく、より多くの酸素がグレインバウンダリに沿って配線内部まで拡散するからである。
また、配線表面の酸化がある程度進行したところで、酸化防止膜で層間絶縁膜３及び酸化銅膜９１、９２の表面を覆い、酸化の進行を防止してもよい。酸化防止膜としては、ＢＴＡ（benzotriazole，ベンゾトリアゾール）膜を用いることができる。
次いで、配線表面に金属キャップ層を形成する。配線表面に酸化防止膜を形成している場合には、この酸化防止膜を除去してから金属キャップ層を形成する。金属キャップ層の形成は、以下の手順で行う。
半導体装置１００を、酸化銅膜９１、９２を除去する成分を含むメッキ液に浸漬する。酸化銅膜を除去する成分としては、例えば、クエン酸を用いることができる。金属キャップ層としてＣｏＷＰを形成する場合には、メッキ液としては、たとえばCoSO4とH3BO3とNaH2PO2とクエン酸NaとNa2WO4との水溶液を用いることができる。
すると、厚さの違いに起因して、太銅配線６１上の酸化銅膜９１の方が、細銅配線６２上の酸化銅膜９２よりも先に除去される。図３（ａ）は、太銅配線６１上の酸化銅膜が除去され、太銅配線６１が露出した時点において、細銅配線６２上の酸化銅膜９２が未だ残存している状態を示している。この時点から、太銅配線６１上への金属キャップ層のメッキが開始される。
その後、図３（ｂ）に示す時点で、細銅配線６２上の酸化銅膜９２も除去され、細銅配線６２が露出し、細銅配線６２上への金属キャップ層のメッキが開始される。すなわち、細銅配線６２上への金属キャプ層のメッキは、太銅配線６１に遅れて開始される。細銅配線上への金属キャップ層のメッキが開始された時点で、既に、太銅配線６１の表面にはある程度の厚さの金属キャップ層８１が形成されている。
その後、図４（ａ）に示すように、さらにメッキ処理を進めることにより、金属キャップ層８１、８２の形成を完了させる。金属キャップ層８１および８２のメッキによる形成は、実質的に同時に終了する。
このメッキ処理時間の違いにより、太銅配線６１上の金属キャップ層８１の厚さが、細銅配線６２上の金属キャップ層８２の厚さよりも厚くなる。すなわち、細銅配線６２の表面への金属キャップ層８２の形成時間が、太銅配線６１表面への金属キャップ層８１の形成時間よりも短いので、金属キャップ層８２の厚さが、金属キャップ層８１の厚さよりも薄くなるのである。
次いで、図４（ｂ）に示すように、層間絶縁膜３１を形成し、銅を主成分とするビア７を形成する。ビア７は、配線６１、６２と、後に層間絶縁膜３１上に形成される配線とを電気的に接続するために用いられる。金属キャップ層８１、８２に起因する段差は、層間絶縁膜３１およびビア７形成後のＣＭＰにより解消することができる。
尚、図２（ｂ）から図４（ｂ）中には示していないが、後に説明する図６に示すように、太銅配線６１中には、一部、その表面の面方位が（１１１）である領域６１２がある。領域６１２の表面に形成される酸化銅膜の厚さは、酸化銅膜９２と略同じである。従って領域６１２の表面において金属キャップ層の形成が開始される時点は、細銅配線の表面と同時である。よって、領域６１２の表面に形成される金属キャップ層の厚さと、細銅配線６２の表面に形成される金属キャップ層の厚さは、略同じになる。
上記工程を繰り返すことにより、多層配線構造を得ることができる。層間絶縁膜の厚さや配線間隔、ビア径などは、半導体装置が達成すべき性能・構造に応じて、適宜選択することができる。
尚、上述の工程は、いわゆるシングルダマシン法において、本発明を適用した例を示したものであるが、デュアルダマシン法に本発明を適用することもできる。
本実施の形態に係る製造方法により得られる半導体装置を、図５を用いて説明する。
本発明の半導体装置１００は、半導体基板１上に形成された複数の配線層２１、２２、２３、２４、２５からなる多層配線２００を有する。配線層２１、２２、２３は、ローカル配線層であり、配線層２４、２５はグローバル配線層である。
配線層２１〜２５は、層間絶縁膜３と、層間絶縁膜３に形成されたトレンチ４１、４２、４４と、トレンチ４１、４２、４４の内壁に形成されたバリア層５１、５２、５４と、バリア層５１、５２、５４上に形成された銅配線６１、６１、６４とを有する。バリア層５１、５２、５４と銅配線６１、６２、６４は、層間絶縁膜３中に埋め込まれている。そして、互いに隣接する上下の配線層中の銅配線同士は、ビア７により接続されている。
銅配線６１、６２，６４の表面には、金属キャップ層８１、８２、８４が形成されている。尚、「配線の表面」とは、配線の面のうち、その配線が埋め込まれている層間絶縁膜及びバリア層から露出している面を意味する。
本実施の形態では、金属キャップ層８１、８２、８４はＣｏＷＰからなる。金属キャップ層のその他の材料としては、ＣｏＳｎＰ、ＣｏＰ、ＣｏＷＢを用いることもできる。
多層配線２００中の同一の配線層中には、幅の異なる銅配線が埋め込まれている。例えば、配線層２１中に、銅配線６２と、この銅配線６２よりも幅の太い銅配線６１が埋め込まれている。以後、同一の配線層中に形成された配線のうち、配線の幅が太い方の銅配線を太銅配線と呼び、細い方の銅配線を細銅配線と呼ぶ。
配線層２１において、太銅配線６１の配線間隔L1は、細銅配線６２の配線間隔L2よりも広い。同様に、配線層２５において、太銅配線６１の配線間隔L３は、細銅配線６３の配線間隔L４よりも広い。
太銅配線６１は主に電源配線やグランド配線として用いられ、細銅配線６２，６４は主に信号配線として用いられる。
グローバル配線層２０２中の細銅配線６４の配線間隔Ｌ４は、ローカル配線層２０１中の細銅配線６２の配線間隔Ｌ２よりも広い。
ローカル配線層２０１において、太銅配線６１の表面に形成された金属キャップ層８１の厚さは、細銅配線６２の表面に形成された金属キャップ８２層の厚さよりも厚い。厚さの違いは、１００Å以上である。但し、厚さの違いが大きすぎると、配線層の平坦性が損なわれるの。従って、厚さの違いは、３００Å以下であることが望ましい。
さらに、グローバル配線層２０２内の細銅配線６４の表面に形成された金属キャップ層８４の厚さは、ローカル配線層２０１内の細銅配線６２の表面に形成された金属キャップ層８２の厚さよりも厚い。また、金属キャップ層８１の厚さと金属キャップ層８４の厚さは略同じである。
太銅配線６１と層間絶縁膜３の間に形成されたバリア層５１、および、細銅配線６２と層間絶縁膜３の間に形成されたバリア層５２はＴａＮを主成分とする。バリア膜５１中の窒素濃度は、バリア膜５２中の窒素濃度よりも高い。
図６及び図７を参照して、本実施の形態により得られる半導体装置について、さらに詳細に説明する。図６は、配線層２１の平面図であり、金属キャップ層８１、８２を透視して表現している。図７は、図６のＡ−Ａ断面図である。図７中に括弧で示したのは、その領域の配線の表面に現れている面方位である。
図６を参照して、太銅配線６１の表面には、面方位が（２００）である面６１１と、面方位が（１１１）である面６１２が現れる。一方、細銅配線６２の表面は、実質的に全面が面方位（１１１）である。すなわち、太銅配線６１の表面中で（２００）面が占める割合は、細銅配線６２の表面中で（２００）面が占める割合よりも大きい。
図７を参照して、太銅配線６１の表面において、（２００）面６１１上に形成される金属キャップ層８１１の厚さが、（１１１）面６１２上に形成される金属キャップ層８１２の厚さよりも厚い。
また、細銅配線６２の表面に形成された金属キャップ層８２の厚さは、太銅配線６１の（１１１）面６１１上に形成された金属キャップ層８１２の厚さと略同じである。
（第２の実施の形態）
本発明の第2の実施の形態に係る半導体装置の製造方法を以下に説明する。
まず、第１の実施の形態に係る半導体装置の製造方法と同じ工程に従い、図３（ｂ）に示す時点、すなわち、細銅配線６２上の酸化銅膜９２が除去され、細銅配線６２が露出する時点まで、太銅配線６１上への金属キャップ層８１のメッキを行う。この時点では、太銅配線６１の表面のうち、その面方位が（２００）である領域のみが金属キャップ層で覆われている。太銅配線６１の表面のうち、その面方位が（１１１）である領域と、細銅配線６２の表面は、共に露出しており、金属キャップ層が形成されていない。
次いで、太銅配線６１の表面のうち金属キャップ層８１で覆われていない領域と、細銅配線６２の表面に、銅シリサイド層８３を形成する。銅シリサイドの形成は、シランガス、ジシランガス、トリシランガスなどのSiを含む半導体ガスを照射すること等により行うことができる。形成された銅シリサイド層８３の厚さは、金属キャップ層８１よりも薄い。
本実施の形態に係る製造方法により得られる半導体装置を、図８及び図９を参照して説明する。図８は配線層２１の平面図であり、図９は図８のＢ−Ｂ断面図である。
本実施の形態の半導体装置１０１は、多層配線を有し、多層配線中の同一の配線層内に形成される太銅配線６１と細銅配線６２とを有する。
太銅配線６１の表面は、その一部の領域６１３が金属キャップ層８１１で覆われ、金属キャップ層８１１で覆われていない領域６１４は、銅シリサイド層８３で覆われている。さらに、細銅配線６２の表面も銅シリサイド層８３で覆われている。
図９を参照して本実施の形態をさらに詳細に説明する。
太銅配線６１のうち、金属キャップ層８１１で覆われている領域６１３の表面の面方位は（２００）であり、銅シリサイド８３で覆われている領域６１４の表面の面方位は（１１１）である。また、細銅配線６２の表面の面方位は、実質的に全面が（１１１）となっている。
（第３の実施の形態）
また、本発明のその他の実施の形態として、
第1の間隔で配置された少なくとも２本以上の銅を主成分とする配線を含む第1配線グループと、
前記第1の間隔よりも狭い第２の間隔で配置された少なくとも2本以上の銅を主成分とする配線を含む第2配線グループと、
前記第1配線グループの配線の表面に形成され、金属からなる第1キャップ層と、
前記第2配線グループの配線の表面に形成され、金属からなる第2キャップ層と、
を有し、
前記第1キャップ層の厚さが、前記第２キャップ層の厚さよりも厚いことを特徴とする半導体装置、
がある。
配線間隔が広ければ、金属キャップ層が配線幅からはみ出たとしてもショートが生じる可能性が低い。従って、配線表面を十分に金属キャップ層で覆うために金属キャップ層の厚さをある程度厚くすることができる。
また、配線間隔が狭いと、配線幅からはみ出た金属キャップ層によりショートが生じやすい。従って、金属キャップ層の厚さを薄くすることにより、金属キャップ層が配線幅からはみ出ないようにして、ショートの発生を防止することができる。
例えば、図５を参照して、第１配線グループは、グローバル配線層２０２中に形成された配線６４により構成され、第２配線グループは、ローカル配線層２０１中に形成された配線６２により構成される。そして、配線６４の表面に形成された金属キャップ層８４の厚さは、配線６２の表面に形成された金属キャップ層８２の厚さよりも厚い。
または、第１配線グループが配線層２１中の配線６１からなり、第２配線グループが同配線層２１中の配線６２からなる半導体装置とすることもできる。
さらに、第１配線グループの配線の幅を、第２配線グループの配線の幅よりも太くしてもよい。
本発明は、上記実施の形態に限定されることはなく、発明の思想から逸脱しない範囲で、変更や修正を加えて実施することが可能である。
本発明の第1の実地の形態に係る半導体装置の製造方法を説明するための図である。 本発明の第1の実地の形態に係る半導体装置の製造方法を説明するための図である。 本発明の第1の実地の形態に係る半導体装置の製造方法を説明するための図である。 本発明の第1の実地の形態に係る半導体装置の製造方法を説明するための図である。 本発明の第1の実施の形態に係る半導体装置の製造方法により得られる半導体装置を説明するための図である。 本発明の第1の実施の形態に係る半導体装置の製造方法により得られる半導体装置を説明するための図である。 本発明の第1の実施の形態に係る半導体装置の製造方法により得られる半導体装置を説明するための図である。 本発明の第2の実施の形態に係る半導体装置の製造方法により得られる半導体装置を説明するための図である。 本発明の第2の実施の形態に係る半導体装置の製造方法により得られる半導体装置を説明するための図である。 本発明者が発見した従来技術の課題を説明するための図である。
符号の説明
１ 半導体基板
２１〜２５ 配線層
２００ 多層配線層
３ 層間絶縁膜
４１〜４４ トレンチ
５１〜５４ バリア層
６、６１〜６４ 銅配線
７ ビア
８１、８２、８４、８１１、８１２ 金属キャップ層
８３ 銅シリサイド層
１００、１０１ 半導体装置

Claims (20)

  1. 銅を主成分とする第１配線及び第２配線と、
    前記第１配線の表面に形成され、金属からなる第１キャップ層と、
    前記第２配線の表面に形成され、金属からなる第２キャップ層と、
    を有し、
    前記第１配線の線幅が前記第２配線の線幅よりも広く、
    前記第１キャップ層の厚さが前記第２キャップ層の厚さよりも厚いこと、
    を特徴とする半導体装置。
  2. 多層配線をさらに有し、
    前記第1配線および前記第２配線が、前記多層配線中の同一の配線層内に形成されていること、
    を特徴とする請求項１に記載の半導体装置。
  3. 前記第１キャップ層と前記第２キャップ層が、CoWP若しくはCoWBから成る、
    を特徴とする請求項１若しくは請求項２に記載の半導体装置。
  4. 前記配線層が、
    層間絶縁膜と、
    前記第１配線と前記層間絶縁膜間に形成され、ＴａＮを主成分とする第１バリア膜と、
    前記第２配線と前記層間絶縁膜間に形成され、ＴａＮを主成分とする第２バリア膜と、
    をさらに有し、
    前記第1バリア膜中の窒素濃度が前記第2バリア膜中の窒素濃度に比べて高いこと、
    を特徴とする請求項２乃至請求項３のいずれか一に記載の半導体装置。
  5. 前記第１配線の表面の面積うち、面方位が（２００）である面の面積の割合が、前記第２配線の表面の面積のうち、面方位が（２００）である面の面積の割合よりも大きいこと、
    と特徴とする請求項１乃至請求項４のいずれか一に記載の半導体装置。
  6. 前記第１配線の前記第１キャップ層が形成された面上に形成された第３キャップ層をさらに有し、
    前記第２キャップ層の厚さと前記第３キャップ層の厚さが、実質的に同一であること、
    を特徴とする請求項１乃至請求項５のいずれか一に記載の半導体装置。
  7. 前記第２キャップ層と前記第３キャップ層とが、それぞれ、前記第２配線及び前記第１配線の、面方位が（１１１）である面上に形成されていること、
    を特徴とする請求項６に記載の半導体装置。
  8. 前記第１配線の表面のうち、前記第１キャップ層が形成されていない部分に形成された銅シリサイド層をさらに有すること、
    を特徴とする請求項１もしくは請求項２に記載の半導体装置。
  9. 前記第２キャップ層が銅シリサイド層であること、
    を特徴とする請求項８に記載の半導体装置。
  10. 第1の間隔で配置され、銅を主成分とする、少なくとも２本以上の配線、を含む第1配線グループと、
    前記第1の間隔よりも狭い第２の間隔で配置され、銅を主成分とする、少なくとも2本以上の配線、を含む第2配線グループと、
    前記第1配線グループの配線の表面に形成され、金属からなる第1キャップ層と、
    前記第2配線グループの配線の表面に形成され、金属からなる第2キャップ層と、
    を有し、
    前記第1キャップ層の厚さが、前記第２キャップ層の厚さよりも厚いことを特徴とする半導体装置。
  11. 多層配線層をさらに有し、
    前記第1配線グループおよび前記第２配線グループが、前記多層配線中の同一の配線層内に形成されていること、
    を特徴とする請求項１０に記載の半導体装置。
  12. 多層配線層をさらに有し、
    前記第1配線グループと前記第2配線グループとが、前記多層配線層中の異なる配線層内に形成されていること、
    を特徴とする請求項１０に記載の半導体装置。
  13. 銅を主成分とする第１配線と、銅を主成分とし前記第１配線よりも幅が狭い第２配線と、を形成する第１工程と、
    前記第１配線の表面に金属からなる第１キャップ層を形成し、前記第２配線の表面に金属からなる第２キャップ層を形成する、第２工程と、
    を有し、
    前記第2キャップ層の形成を、前記第１キャップ層の形成よりも短時間で行うこと、
    を特徴とする半導体装置の製造方法。
  14. 前記第２工程において、前記第１キャップ層の形成の開始に遅れて前記第２キャップ層の形成を開始し、前記第１および第２キャップ層の形成を実質的に同時に終了することにより行うこと、
    を特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第1工程において、
    前記第1配線の表面に第1酸化銅膜を形成し、
    前記第2配線の表面に第２銅酸化膜を形成し、
    前記第２工程において、
    前記半導体装置を、前記酸化銅膜を除去する成分を含むめっき液に浸漬し、
    前記第１酸化銅膜の除去と前記第１キャップ層のめっき形成とを連続して行い、前記第2酸化銅膜の除去と前記第２キャップ層のめっき形成とを連続して行うこと、
    を特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第1銅膜の厚さが、前記第2銅膜の厚さよりも薄いこと、
    を特徴とする請求項１５に記載の半導体装置。
  17. 前記第１工程は、
    層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、第１トレンチと、前記第１トレンチよりも幅の狭い第２トレンチと、を形成する工程と、
    前記第１トレンチの内壁にＴａＮを主成分とする第１バリア膜を形成する工程と、
    前記第２トレンチの内壁に前記第1バリア膜よりも窒素濃度が低いＴａＮを主成分とする第２バリア膜を形成する工程と、
    前記第１バリア膜上に前記第１配線を形成する工程と、
    前記第２バリア膜上に前記第２配線を形成する工程と、
    を有すること、
    を特徴とする請求項１３乃至請求項１６のいずれか一に記載の半導体装置の製造方法。
  18. 銅を主成分とする第1配線と、銅を主成分とし前記第1配線よりも幅の狭い第２配線とを形成する第1工程と、
    前記第1配線の表面の一部に金属からなるキャップ層を形成する第２工程と、
    前記第1配線の表面のうち、前記キャップ層で覆われていない部分に銅シリサイド層を形成する第３工程と、
    を有することを特徴とする半導体装置の製造方法。
  19. 前記第３工程において、前記第2配線の表面にも銅シリサイド層を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第2工程において、前記キャップ層を前記第1配線の表面のうち面方位が（２００）である領域に形成し、
    前記第3工程において、前記銅シリサイド層を前記第1配線の表面のうち面方位が（１１１）である領域に形成することを特徴とする請求項３１若しくは請求項１９に記載の半導体装置の製造方法。
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