KR20110094466A - 금속막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 금속막 형성 방법에서는 절연막과 제1 금속으로 이루어지는 금속막이 노출되어 있는 기판을 준비한다. 절연막 및 금속막 위에서 서로 다른 두께를 가지는 금속 캡핑층이 형성되는 공정 분위기 조건하에서 기판상에 제2 금속의 유기 전구체를 공급하여 절연막 및 금속막 위에 동시에 제2 금속을 증착하여 금속 캡핑층을 형성한다.
Description
본 발명은 금속막 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로, 특히 하지막 (underlayer)에 대하여 선택적 증착이 가능한 금속막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화함에 따라, 금속 배선을 형성하기 위한 다양한 기술이 개발되고 있다. 특히, 금속 배선에서의 신호 전달 속도를 증가시키고 반도체 소자의 신뢰성을 향상시키기 위하여 여러 가지 기술들이 제안되고 있다. 그러나, 이와 같은 기술들을 적용하여 최종 제품을 구현하는 데 필요한 금속 배선을 형성하기 위하여는 저 단가 및 공정 단순화를 위한 요구 조건을 충족하는 것이 매우 중요하다.
본 발명의 목적은 저 단가의 단순화된 공정을 이용하여 신호 전달 속도가 향상된 신뢰성 있는 금속 배선을 형성할 수 있는 금속막 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 저 단가의 단순화된 공정을 이용하여 신호 전달 속도가 향상된 신뢰성 있는 금속 배선을 형성함으로써 신뢰도 및 생산성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 금속막 형성 방법에서는 절연막과 제1 금속으로 이루어지는 금속막이 노출되어 있는 기판을 준비한다. 상기 절연막 및 상기 금속막 위에서 서로 다른 두께를 가지는 금속 캡핑층이 형성되는 공정 분위기 조건하에서 상기 기판상에 제2 금속의 유기 전구체를 공급하여 상기 절연막 및 상기 금속막 위에 동시에 제2 금속을 증착하여 상기 금속 캡핑층을 형성한다.
본 발명에 따른 금속막 형성 방법에서, 상기 공정 분위기 조건으로서 250 ∼ 350 ℃의 공정 온도를 유지할 수 있다. 또한, 상기 공정 분위기 조건으로서 0.1 ∼ 10 토르 (Torr)의 공정 압력을 유지할 수 있다.
본 발명에 따른 금속막 형성 방법에서, 상기 제1 금속과 제2 금속은 서로 다른 종류의 금속일 수 있다.
상기 유기 전구체는 다음 식으로 표시되는 화합물일 수 있다.
Cy-M-(R)2
식중, Cy는 음의 극성을 가지는 고리 화합물 (cyclic compound)을 포함하는 작용기 (functional group)이고, M은 3가 금속 원자이고, R은 M 보다 작은 극성을 가지는 탄소 화합물이다.
M은 Co, Al, Fe, Cr, Ni, Mn, Cu, 또는 Au이고, R은 카르보닐기 (-C≡O), 시아노기 (-C≡N), 또는 포화 또는 불포화 탄화수소기일 수 있다.
상기 제2 금속은 Co 인 경우, 상기 유기 전구체는 시클로펜타디에닐 코발트 디카르보닐 (cyclopentadienylcobalt dicarbonyl)일 수 있다.
본 발명에 따른 금속막 형성 방법에서, 상기 제1 금속은 Cu, W, Al, Ti, Ta, Au, Ag 및 이들의 질화물 중에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
상기 절연막은 실리콘 산화막, 실리콘 산화질화막, (BaX, Sr1 -X)TiO3(BST), TiO2, Ta2O5, Al2O3, ZrO2, Zr 실리케이트(silicate), HfO2, 및 Hf 실리케이트 중에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
상기 금속 캡핑층은 상기 금속막 위에서의 두께가 상기 절연막 위에서의 두께보다 더 클 수 있다. 이 경우, 상기 금속 캡핑층을 형성한 후, 상기 절연막이 노출될 때까지 상기 금속 캡핑층을 식각 분위기에 노출시켜 상기 금속막 위에 남아 있는 상기 금속 캡핑층의 잔류물로 이루어지는 금속 캡핑층 패턴을 형성할 수 있다. 상기 식각 분위기는 식각액을 이용하는 습식 식각 공정일 수 있다. 또는, 상기 식각 분위기는 상기 금속 캡핑층을 전면적으로 에치백하는 건식 식각 공정일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는, 도전 영역을 가지는 기판상에 상기 도전 영역을 노출시키는 홀이 형성된 절연막 패턴을 형성한다. 상기 홀 내부에 제1 금속막을 형성한다. 상기 절연막 패턴의 위에서보다 상기 제1 금속막 위에서 더 큰 두께를 가지는 제2 금속막이 형성되는 공정 분위기 조건하에서 상기 기판상에 금속 유기 전구체를 공급하여 상기 절연막 패턴 및 상기 제1 금속막 위에 상기 제2 금속막을 형성한다. 상기 제2 금속막중 상기 절연막 패턴의 위에 있는 부분이 제거되어 상기 절연막 패턴이 노출될 때까지 상기 제2 금속막을 식각 분위기에 노출시켜 상기 제1 금속막 위에 남아 있는 상기 제2 금속막 잔류물로 이루어지는 제2 금속 캡핑층 패턴을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법에서, 상기 공정 분위기 조건은 250 ∼ 350 ℃의 공정 온도 및 0.1 ∼ 10 토르의 공정 압력을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서, 상기 제1 금속막은 Cu, W, Al, Ti, Ta, Au, Ag 및 이들의 질화물 중에서 선택되는 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는, 도전 영역을 가지는 기판상에 상기 도전 영역을 노출시키는 홀이 형성된 절연막 패턴을 형성한다. 상기 홀 내부에 배리어막 및 금속막을 차례로 형성한다. 250 ∼ 350 ℃의 온도 및 0.1 ∼ 10 토르의 압력으로 유지되는 공정 분위기하에서 상기 기판상에 Co 유기 전구체를 공급하여 상기 절연막 패턴 위에서보다 상기 금속막 위에서 더 큰 두께를 가지는 캡핑층을 상기 절연막 패턴, 상기 배리어막 및 상기 금속막 위에 형성한다. 상기 절연막 패턴이 노출될 때까지 상기 캡핑층의 전면에서 상기 캡핑층의 상면으로부터 소정 두께 만큼 제거하여 상기 금속막 위에 남아 있는 상기 캡핑층의 잔류물로 이루어지는 캡핑층 패턴을 형성한다.
본 발명에 따른 금속막 형성 방법에서는 저 단가의 단순화된 공정을 이용하여 신호 전달 속도가 향상된 신뢰성 있는 금속 배선을 형성할 수 있으며, 이에 따라 반도체 소자의 신뢰도 및 생산성을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 금속막 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2는 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 제2 금속 캡핑층을 CVD 공정에 의해 형성하기 위하여 Co 전구체를 사용하여 CVD 공정을 행할 때, CVD 반응 챔버 내에서 Co 전구체가 열 분해되어 반응 중간체가 형성되는 것을 보여주는 도면이다.
도 3은 Co 전구체의 반응 중간체가 제1 금속막 패턴 위에 증착되는 과정을 보여주는 도면이다.
도 4는 Co 전구체의 반응 중간체가 절연막 패턴 위에 증착되는 과정을 보여주는 도면이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막 및 TiN 막 위에 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 온도에 따른 금속의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 7은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막 및 W 막 위에 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 온도에 따른 금속의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 8은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막, TiN 막, 및 W 막 위에 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 압력에 따른 금속의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 9는 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막 및 W 막 위에 Co로 이루어지는 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하였을 때, 각각의 경우에 얻어진 제2 금속 캡핑층 패턴 내에서의 Co 함량에 대한 C 함량의 비를 비교하여 나타낸 그래프이다.
도 2는 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 제2 금속 캡핑층을 CVD 공정에 의해 형성하기 위하여 Co 전구체를 사용하여 CVD 공정을 행할 때, CVD 반응 챔버 내에서 Co 전구체가 열 분해되어 반응 중간체가 형성되는 것을 보여주는 도면이다.
도 3은 Co 전구체의 반응 중간체가 제1 금속막 패턴 위에 증착되는 과정을 보여주는 도면이다.
도 4는 Co 전구체의 반응 중간체가 절연막 패턴 위에 증착되는 과정을 보여주는 도면이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막 및 TiN 막 위에 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 온도에 따른 금속의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 7은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막 및 W 막 위에 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 온도에 따른 금속의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 8은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막, TiN 막, 및 W 막 위에 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 압력에 따른 금속의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 9는 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 금속 전구체를 사용하여 기판상에 형성된 실리콘 산화막 및 W 막 위에 Co로 이루어지는 제2 금속 캡핑층 패턴을 열 CVD 공정에 의해 형성하였을 때, 각각의 경우에 얻어진 제2 금속 캡핑층 패턴 내에서의 Co 함량에 대한 C 함량의 비를 비교하여 나타낸 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상에 의한 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1a 내지 도 1f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 금속막 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 도전 영역(104)을 가지는 기판(100)상에 상기 도전 영역(104)을 노출시키는 홀(120A)이 형성된 절연막 패턴(120)을 형성한다.
상기 절연막 패턴(120) 은 실리콘 산화막, 실리콘 산화질화막, 고유전막, 또는 이들의 조합으로 구성될 수 있다. 상기 고유전막은 예를 들면 (BaX, Sr1-X)TiO3(BST), TiO2, Ta2O5, Al2O3, ZrO2, Zr 실리케이트(silicate), HfO2, 또는 Hf 실리케이트를 포함할 수 있다.
도 1b를 참조하면, 상기 홀(120A)의 내벽 및 상기 절연막 패턴(120)의 상면에 배리어막(130)을 형성한다.
상기 배리어막(130)은 예를 들면 Ti, Ta, W, 및 이들의 질화물로 이루어지는 군에서 선택되는 하나 또는 2 이상의 물질로 이루어질 수 있다.
도 1c를 참조하면, 상기 배리어막(130) 위에 상기 홀(120A)을 채우기에 충분한 두께를 가지는 제1 금속막(140)을 형성한다.
상기 제1 금속막(140)은 제1 금속, 또는 제1 금속의 질화물로 이루어질 수 있다. 상기 제1 금속막(140)을 구성하는 제1 금속의 종류는 특별히 제한되는 것은 아니며, 다양한 종류의 금속을 포함할 수 있다. 예를 들면, 상기 제1 금속막(140)을 구성하는 제1 금속은 Cu, W, Al, Ti, Ta, Au, Ag 및 이들의 질화물 중에서 선택되는 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
예를 들면, 상기 제1 금속막(140)으로서 Cu 막 또는 Cu 합금막을 형성하는 경우, 전기 도금 공정 또는 무전해 도금 공정을 이용할 수 있다. 다른 예로서, 상기 제1 금속막(140)으로서 W 막을 형성하는 경우, CVD 공정을 이용할 수 있다.
도 1d를 참조하면, CMP 공정을 이용하여 상기 제1 금속막(140) 및 배리어막(130) 중 상기 절연막 패턴(120) 상부의 불필요한 부분을 제거하여, 상기 홀(120A) 내부에만 남아 있는 배리어막 패턴(130A) 및 제1 금속막 패턴(140A)을 형성한다.
그 결과, 상기 기판(100) 상에서 상기 절연막 패턴(120)의 상면과, 상기 홀(120A) 내부 공간을 채우는 배리어막 패턴(130A) 및 제1 금속막 패턴(140A)의 상면이 동시에 노출된 상태로 된다. 상기 기판(100)상에 노출되어 있는 절연막 패턴(120)의 상면과 상기 제1 금속막 패턴(140)의 상면은 각각 그 표면 상태가 다르다.
보다 구체적으로 설명하면, 상기 절연막 패턴(120)을 구성하는 산화물에 포함된 산소 원자가 상기 절연막 패턴(120)의 상면에 노출되어 있다. 상기 절연막 패턴(120)의 상면에 노출되어 있는 산소 원자들은 음의 극성을 가지므로, 상기 절연막 패턴(120)의 노출 표면은 음의 극성을 가지는 상태로 된다. 반면, 상기 제1 금속막 패턴(140A)의 경우에는 상기 제1 금속막 패턴(140A)에 존재하는 자유 전자들로 인해 상기 제1 금속막(140)의 표면은 음의 전하를 띄게 된다.
도 1e를 참조하면, 상기 기판(100)상에 노출된 상기 배리어막 패턴(130A) 및 제1 금속막 패턴(140A)의 노출 표면을 전처리한 후, 상기 절연막 패턴(120)의 상면 및 제1 금속막 패턴(140A)의 상면에 제2 금속을 포함하는 제2 금속 캡핑층(170)을 형성한다.
상기 전처리 공정으로서 세정액을 이용한 습식 세정 공정, N2 플라즈마 공정, 또는 H2 플라즈마 공정 등을 이용할 수 있다. 필요에 따라 이들 전처리 공정으로서 상기 열거된 구체적인 전처리 공정들 중 어느 하나의 공정만 행할 수도 있고, 여러가지 전처리 공정들을 다양하게 조합하여 다단계로 행할 수도 있다. 본 발명의 기술적 사상의 범위 내에서, 상기 전처리 공정을 생략하는 것도 가능하다.
상기 제2 금속 캡핑층(170)을 형성하는 공정은 상기 절연막 패턴(120)의 상면 및 제1 금속막 패턴(140A)의 상면이 동시에 노출된 상태에서 행해진다. 상기 제2 금속 캡핑층(170)을 형성하기 위하여, 제2 금속을 포함하는 제2 금속 유기 전구체(160)를 소스 가스로 사용하는 증착 공정을 행하여, 상기 절연막 패턴(120)의 상면 및 제1 금속막 패턴(140A)의 상면에 제2 금속 캡핑층(170)을 형성한다. 상기 증착 공정으로서 열 CVD (chemical vapor deposition) 공정, 플라즈마 CVD 공정, 또는 ALD (atomic layer deposition) 공정을 이용할 수 있다. 상기 제2 금속은 상기 제1 금속과 다른 금속일 수 있다.
상기 제2 금속 캡핑층(170) 형성을 위한 증착 공정시 동일한 증착 공정 분위기하에서도 상기 제1 금속막 패턴(140A)의 표면과 상기 절연막 패턴(120)의 표면 위에서는 서로 다른 증착 메카니즘을 나타낸다. 특히, 상기 제2 금속 캡핑층(170)은 상기 제1 금속막 패턴(140A)의 상면 위에서는 제1 두께(D1)를 가지고, 상기 절연막 패턴(120)의 상면 위에서는 상기 제1 두께(D1) 보다 작은 제2 두께(D2)를 가지게 된다. 또한, 상기 제2 금속 캡핑층(170)에서, 상기 제1 금속막 패턴(140A)의 위에 있는 부분과 상기 절연막 패턴(120)의 위에 있는 부분에서 각각 서로 다른 구성 성분비를 가진다.
상기 제2 금속 유기 전구체(160)는 화학식 1로 표시되는 화합물로 이루어질 수 있다.
화학식 1에서, Cy는 음의 극성을 가지는 고리 화합물 (cyclic compound)을 포함하는 작용기 (functional group)이고, M은 3가 금속 원자이고, R은 M 보다 작은 극성을 가지는 탄소 화합물로 이루어지는 작용기이다.
예를 들면, M은 Co, Al, Fe, Cr, Ni, Mn, Cu, Au 등과 같은 3가 금속으로 이루어질 수 있다. 그리고, R은 카르보닐기 (-C≡O), 시아노기 (-C≡N), 또는 포화 또는 불포화 탄화수소기로 이루어질 수 있다.
예를 들면, 상기 제2 금속 유기 전구체(160)는 시클로펜타디에닐 코발트 디카르보닐 (cyclopentadienylcobalt dicarbonyl)로 이루어질 수 있다.
도 2는 Co로 이루어지는 제2 금속 캡핑층(170)을 CVD 공정에 의해 형성하기 위하여 Co 소스로서 시클로펜타디에닐 코발트 디카르보닐 (I)을 사용하여 CVD 공정을 행할 때, CVD 반응 챔버 내에서 시클로펜타디에닐 코발트 디카르보닐이 열에 의해 분해되어 카르보닐기가 떨어져 나가고, Co 원자에 시클로펜타디에닐 리간드만 결합되어 있는 반응 중간체 (II)를 보여주는 도면이다.
시클로펜타디에닐 코발트 디카르보닐의 경우, CVD 공정시 공정 분위기 온도가 약 250 ∼ 350 ℃일 때, 열에 의해 도 2에 나타낸 바와 같이 분해될 수 있다. 도 2에서와 같이 분해된 후, 얻어진 반응 중간체 (II)에서 시클로펜타디에닐기는 음의 전하를 띄게 되고, Co는 양의 전하를 띠게 된다.
도 1e를 참조하여 설명한 제2 금속 캡핑층(170) 형성을 위한 증착 공정시, 상기 절연막 패턴(120)에 비하여 금속을 함유하고 있는 상기 제1 금속막 패턴(140A) 및 상기 배리어막 패턴(130A)에 대하여 우월한 선택적 증착 특성을 가지도록 하기 위하여, 본 발명의 기술적 사상에 의한 실시예에서는 공정 분위기 조건을 제어한다. 보다 구체적으로 설명하면, 상기 제2 금속 캡핑층(170) 형성을 위한 증착 공정시 증착 분위기 조건으로서 약 250 ∼ 350 ℃의 공정 온도 및 약 0.1 ∼ 10 토르 (Torr)의 공정 압력을 유지한다. 이와 같은 공정 분위기 조건을 유지함으로써, 상기 절연막 패턴(120)의 위에서보다 상기 제1 금속막 패턴(140A)의 위 및 배리어막 패턴(130A)의 위에서 우월한 선택적 증착 특성을 나타내고, 그에 따라 상기 절연막 패턴(120)의 위에서보다 상기 제1 금속막 패턴(140A)의 위 및 배리어막 패턴(130A)의 위에서 더 큰 두께를 가지는 상기 제2 금속 캡핑층(170)을 얻을 수 있다.
또한, 도 1e를 참조하여 설명한 제2 금속 캡핑층(170) 형성을 위한 증착 공정시, 반응 챔버 내에 상기 제2 금속 유기 전구체(160)와 함께 보조 반응 가스들을 공급할 수 있다. 상기 보조 반응 가스로서 H2, N2, Ar, O2, NH3, NO, H2O, 또는 이들의 조합을 사용할 수 있다. 또한, 상기 제2 금속 캡핑층(170) 형성을 위한 증착 공정시 상기 보조 반응 가스들을 플라즈마 상태로 공급할 수도 있다.
상기 보조 반응 가스들은 상기 제2 금속 유기 전구체(160)가 기판(100)상에 공급될 때, 상기 제2 금속 유기 전구체(160)의 분해를 도와 반응 중간체 (II) 형성을 용이하게 할 수 있으며, 상기 반응 중간체 (II)가 상기 절연막 패턴(120)의 위 보다는 상기 제1 금속막 패턴(140A)의 위에 선택적으로 더 잘 흡착될 수 있도록 도와주는 역할을 할 수 있다.
도 3은 상기 반응 중간체 (II)가 제1 금속막 패턴(140A) 위에 증착되는 과정을 보여주는 도면이다.
도 3에서, Co+ 이온은 상기 제1 금속막 패턴(140A)을 구성하는 금속의 전자에 흡착되므로, 비교적 강한 결합에 의해 안정적으로 제1 금속막 패턴(140A)의 표면에 증착되며 비교적 많은 양의 Co+ 이온이 제1 금속막 패턴(140A) 위에 흡착될 수 있다. 그리고, Co+ 이온과 상기 제1 금속막 패턴(140A)을 구성하는 금속의 전자와의 사이에 비교적 강한 결합이 형성되면, 반응 중간체 (II)에서 시클로펜타디에닐 리간드가 Co+ 이온으로부터 제거되는 것이 더욱 안정적인 상태로 되는 것이다. 따라서, 제1 금속막 패턴(140A) 위에서는 반응 중간체 (II)에서 시클로펜타디에닐 리간드가 Co+ 이온으로부터 제거되기 쉽다. 상기와 같은 증착 메카니즘으로 인해, 상기 제1 금속막 패턴(140A) 위에 형성되는 제2 금속 캡핑층(170) 내에는 시클로펜타디에닐기가 비교적 낮은 함량으로 잔존하게 된다.
도 4는 반응 중간체 (II)가 상기 절연막 패턴(120) 위에 증착되는 과정을 보여주는 도면이다.
도 4에서, Co+ 이온은 상기 절연막 패턴(120)의 표면에서 음의 극성을 띄는 산소 원자에 흡착된다. 여기서, Co+ 이온이 산소 원자의 음의 극성에 의해 흡착되어 형성되는 결합의 세기는 상기 제1 금속막 패턴(140A)의 위에서 Co+ 이온이 전자에 흡착되어 형성되는 결합의 세기에 비해 매우 약하다. 따라서, 절연막 패턴(120) 위에서의 Co+ 이온의 흡착량은 제1 금속막 패턴(140A) 위에서의 Co+ 이온의 흡착량보다 적다. 또한, 상기 절연막 패턴(120) 위에서는 Co+ 이온과 산소 원자와의 사이의 결합력이 비교적 약하므로 절연막 패턴(120) 위에 흡착되는 Co+ 이온의 양이 적을 뿐 만 아니라, 반응 중간체 (II)에서 시클로펜타디에닐 리간드와 Co+ 이온과의 결합이 분해되는 양이 적고, 따라서 비교적 많은 양의 시클로펜타디에닐 리간드가 제2 금속 캡핑층(170) 내에 잔존하게 된다.
다시 도 1e를 참조하면, 상기 배리어막 패턴(130A)이 금속을 포함하는 경우, 상기 배리어막 패턴(130A) 위에서는 상기 제1 금속막 패턴(140A)의 상면 위에서의 증착 메카니즘과 유사한 증착 메카니즘으로 상기 제2 금속 캡핑층(170)이 형성될 수 있다.
도 1f를 참조하면, 상기 제2 금속 캡핑층(170)을 전면적으로 식각 분위기에 노출시켜, 상기 제2 금속 캡핑층(170)중 상기 절연막 패턴(120)을 덮고 있는 부분을 제거하여 상기 절연막 패턴(120)의 상면이 노출되도록 한다.
이 때, 상기 제2 금속 캡핑층(170)은 상기 제1 금속막 패턴(140A)의 상면 위에서의 제1 두께(D1)가 상기 절연막 패턴(120)의 상면 위에서의 제2 두께(D2) 보다 더 크기 때문에, 상기 절연막 패턴(120)의 상면이 노출될 때까지 상기 제2 금속 캡핑층(170)을 전면적으로 식각 분위기에 노출시켜도, 상기 절연막 패턴(120)의 상면이 노출된 후 상기 제1 금속막 패턴(140A)의 상면 및 배리어막 패턴(130A)의 상면에는 상기 제2 금속 캡핑층(170)의 잔류 부분으로 이루어지는 제2 금속 캡핑층 패턴(170A)이 남아 있게 된다.
상기 식각 분위기는 습식 식각 공정, 또는 건식 식각 공정에 의해 조성될 수 있다. 예를 들면, 상기 절연막 패턴(120)이 실리콘 산화막으로 이루어지고, 상기 제2 금속 캡핑층 패턴(170A)이 Co 막으로 이루어진 경우, 상기 절연막 패턴(120)이 노출될 때까지 상기 제2 금속 캡핑층(170)을 전면적으로 식각하여 상기 제2 금속 캡핑층 패턴(170A)을 형성하기 위하여 HF 식각액을 이용할 수 있다. 또는, 상기 절연막 패턴(120)이 노출될 때까지 상기 제2 금속 캡핑층(170)을 전면적으로 에치백하는 건식 식각 공정을 이용할 수도 있다.
상기와 같이, 본 발명의 기술적 사상에 따르면, 절연막에 비해 금속막에 대하여 우월한 선택적 증착 특성을 이용하여 제1 금속막 패턴(140A)의 상면 및 배리어막 패턴(130A)의 상면에만 선택적으로 제2 금속 캡핑층 패턴(170A)을 형성하므로, 비교적 고가의 공정인 포토리소그래피 공정을 생략할 수 있으며, 간단하고 용이한 방법으로 상기 제2 금속 캡핑층 패턴(170A)을 형성할 수 있다.
예를 들면, 상기 제1 금속막 패턴(140A)이 Cu 막으로 이루어지고, 상기 제2 금속 캡핑층 패턴(170A)이 Co 막으로 이루어진 경우, Co 막으로 이루어지는 상기 제2 금속 캡핑층 패턴(170A)은 Cu 막으로 이루어지는 제1 금속막 패턴(140A) 내에서의 EM (electromigration) 현상을 억제하는 역할을 하게 되어 Cu 배선의 신뢰성을 높일 수 있다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(500)의 제조 방법을 설명하기 위한 단면도이다.
도 5에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 본 발명의 기술적 사상에 따른 반도체 소자(500)의 제조 방법에서는 반도체 기판(510)상에 게이트(512, 514)를 포함하는 복수의 트랜지스터를 형성할 수 있다. 상기 트랜지스터의 상부에는 복수의 층간절연막(522, 524, 526)이 형성될 수 있다. 상기 층간절연막(522, 524, 526)상에는 복수의 트랜지스터 각각을 전기적으로 연결시키기 위한 복수의 금속 배선층(532, 534, 536)이 형성될 수 있다. 또한, 상기 복수의 금속 배선층(532, 534, 536)의 전기적 연결을 위하여 복수의 콘택 플러그(542, 544, 546)가 형성될 수 있다. 도 5에는 설명의 편의를 위하여 3 층의 금속 배선층(532, 534, 536)이 형성된 예를 도시하였으나, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 더 많은 수의 금속 배선층을 형성할 수도 있다.
상기 복수의 금속 배선층(532, 534, 536)을 형성하기 위하여, 각각 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 방법으로, 배리어막 패턴(130A), 제1 금속막 패턴(140A), 및 제2 금속 캡핑층 패턴(170A)을 형성할 수 있다.
상기 복수의 층간절연막(522, 524, 526)은 실리콘 산화막, 실리콘 산화질화막, 고유전막, 또는 이들의 조합으로 구성될 수 있다. 상기 고유전막은 예를 들면 (BaX, Sr1-X)TiO3(BST), TiO2, Ta2O5, Al2O3, ZrO2, Zr 실리케이트(silicate), HfO2, 또는 Hf 실리케이트를 포함할 수 있다.
평가예 1
온도 의존성 평가
도 6 및 도 7은 각각 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 화학식 1로 표시되는 제2 금속 유기 전구체(160)를 사용하여 기판상에 형성된 다양한 하지막 (underlayer) 위에 제2 금속 캡핑층 패턴(170A)을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 온도에 따른 제2 금속 (화학식 1에서 M을 나타냄)의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 6의 평가를 위하여, Co로 이루어지는 제2 금속 캡핑층 패턴(170A)을 형성하였다. Co 전구체로서 시클로펜타디에닐 코발트 디카르보닐 전구체를 사용하였다. 다양한 하지막이 형성된 기판에 각각 제2 금속 캡핑층 패턴(170A)을 형성하기 위하여, 30 ℃로 유지되는 캐니스터 (canister)에 보관된 시클로펜타디에닐 코발트 디카르보닐을 CVD 공정을 위한 반응 챔버 내에 공급하였다. 이 때, 300 sccm의 Ar을 캐리어 가스로 사용하였으며, 상기 반응 챔버 내에 반응 가스로서 300 sccm의 Ar을 더 공급하였다. 기판 온도가 각각 400 ℃ 및 300 ℃인 조건 하에서 실리콘 산화막 및 TiN 막 위에 각각 Co 막을 형성하였다. 각 경우에 있어서, 온도 이외의 다른 조건은 동일하게 적용하였다.
도 6의 결과에서 알 수 있는 바와 같이, 400 ℃의 온도하에서는 TiN 막 위에서보다 실리콘 산화막 위에 더 두꺼운 Co 막이 형성되었다. 여기서, TiN 막 위에 형성된 Co 막의 두께와 실리콘 산화막 위에 형성된 Co 막의 두께의 비는 약 0.6:1 이었다. 반면, 300 ℃의 온도하에서는 TiN 막 위에 형성된 Co 막의 두께가 실리콘 산화막 위에 형성된 Co 막의 두께보다 훨씬 컸다. 여기서, TiN 막 위에 형성된 Co 막의 두께와 실리콘 산화막 위에 형성된 Co 막의 두께의 비는 약 3:1 이었다.
도 7의 평가를 위하여, Co로 이루어지는 제2 금속 캡핑층 패턴(170A)을 형성하였다. Co 전구체로서 시클로펜타디에닐 코발트 디카르보닐 전구체를 사용하였다. 다양한 하지막이 형성된 기판에 각각 제2 금속 캡핑층 패턴(170A)을 형성하기 위하여, 30 ℃로 유지되는 캐니스터에 보관된 시클로펜타디에닐 코발트 디카르보닐을 CVD 공정을 위한 반응 챔버 내에 공급하였다. 이 때, 300 sccm의 Ar을 캐리어 가스로 사용하였으며, 상기 반응 챔버 내에 반응 가스로서 300 sccm의 Ar을 더 공급하였다. 기판 온도가 각각 350 ℃ 및 300 ℃인 조건 하에서 실리콘 산화막 및 W 막 위에 각각 Co 막을 형성하였다. 각 경우에 있어서, 온도 이외의 다른 조건은 동일하게 적용하였다.
도 7의 결과에서 알 수 있는 바와 같이, 350 ℃의 온도하에서 W 막 위에 형성된 Co 막의 두께는 실리콘 산화막 위에 형성된 Co 막의 두께보다 훨씬 컸다. 여기서, W 막 위에 형성된 Co 막의 두께와 실리콘 산화막 위에 형성된 Co 막의 두께의 비는 약 8:1 이었다. 또한, 300 ℃의 온도하에서 W 막 위에 형성된 Co 막의 두께는 실리콘 산화막 위에 형성된 Co 막의 두께보다 훨씬 컸다. 여기서, W 막 위에 형성된 Co 막의 두께와 실리콘 산화막 위에 형성된 Co 막의 두께의 비는 약 6:1 이었다.
도 6 및 도 7의 결과로부터, 공정 온도가 400 ℃ 이하일 때, CVD 공정 온도가 낮을수록 Co 막이 실리콘 산화막보다 금속막 위에 선택적으로 잘 증착되는 것을 알 수 있다.
평가예 2
압력 의존성 평가
도 8은 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 화학식 1로 표시되는 제2 금속 유기 전구체(160)를 사용하여 기팡상에 형성된 다양한 하지막 위에 제2 금속 캡핑층 패턴(170A)을 열 CVD 공정에 의해 형성하는 데 있어서, 공정 압력에 따른 제2 금속 (화학식 1에서 M을 나타냄)의 선택적 증착 특성을 평가한 결과를 나타낸 그래프이다.
도 8의 평가를 위하여, Co로 이루어지는 제2 금속 캡핑층 패턴(170A)을 형성하였다. Co 전구체로서 시클로펜타디에닐 코발트 디카르보닐 전구체를 사용하였다. 다양한 하지막이 형성된 기판에 각각 제2 금속 캡핑층 패턴(170A)을 형성하기 위하여, 30 ℃로 유지되는 캐니스터에 보관된 시클로펜타디에닐 코발트 디카르보닐을 CVD 공정을 위한 반응 챔버 내에 공급하였다. 이 때, 300 sccm의 Ar을 캐리어 가스로 사용하였으며, 상기 반응 챔버 내에 반응 가스로서 300 sccm의 Ar을 더 공급하였다. 기판 온도는 각각 300 ℃로 하였다. 0.5 토르, 1 토르, 9 토르, 및 15 토르의 압력에서 각각 실리콘 산화막, TiN 막, 및 W 막 위에 Co 막을 형성하였다. 각 경우에 있어서, 압력 이외의 다른 조건은 동일하게 적용하였다.
도 8의 결과에서, 압력이 0.5 토르, 1 토르, 9 토르, 및 15 토르일 때, W 막 위에 형성된 Co 막의 두께와 실리콘 산화막 위에 형성된 Co 막의 두께의 비는 각각 14:1, 10:1, 1.3:1, 및 0.6:1 이었다.
도 8의 결과에서 알 수 있는 바와 같이, 9 토르 이하의 압력하에서 TiN 막 및 W 막 위에 각각 형성된 Co 막의 두께는 실리콘 산화막 위에 형성된 Co 막의 두께보다 훨씬 컸다. 또한, 9 토르 이하의 압력에서, CVD 공정 압력이 낮을수록 Co 막이 실리콘 산화막보다 금속막 위에 선택적으로 잘 증착되는 것을 알 수 있다.
평가예 3
Co 막 내에서의 탄소 함량 평가
도 9는 본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 화학식 1로 표시되는 제2 금속 유기 전구체(160)를 사용하여 다양한 하지막 위에 Co 막으로 이루어지는 제2 금속 캡핑층 패턴(170A)을 열 CVD 공정에 의해 형성하였을 때, 각각의 경우에 얻어진 제2 금속 캡핑층 패턴(170A) 내에서의 Co 함량에 대한 C 함량의 비를 비교하여 나타낸 그래프이다.
도 9의 평가를 위하여, 공정 온도 및 공정 압력의 조합이 서로 다른 3 개의 샘플 (샘플 1 내지 샘플 3)에 대하여 각각 실리콘 산화막 및 W 막 위에 Co로 이루어지는 제2 금속 캡핑층 패턴(170A)을 형성하였다. Co 전구체로서 시클로펜타디에닐 코발트 디카르보닐을 사용하였다. 각 샘플의 CVD 공정 조건으로서, 샘플 1은 300 ℃의 기판 온도 및 1 토르의 압력, 샘플 2는 300 ℃의 기판 온도 및 0.5 토르의 압력, 그리고 샘플 3은 350 ℃의 기판 온도 및 1 토르의 압력을 적용하였다. 그리고, 샘플 1 및 샘플 2의 경우에는 기판상에 각각 형성된 실리콘 산화막 및 W 막 위에 제2 금속 캡핑층 패턴(170A)을 형성하기 위하여, 30 ℃로 유지되는 캐니스터에 보관된 시클로펜타디에닐 코발트 디카르보닐을 CVD 공정을 위한 반응 챔버 내에 공급하였다. 이 때, 300 sccm의 Ar을 캐리어 가스로 사용하였으며, 상기 반응 챔버 내에 반응 가스로서 300 sccm의 Ar을 더 공급하였다. 그리고, 샘플 3의 경우에는 기판상에 각각 형성된 실리콘 산화막 및 W 막 위에 제2 금속 캡핑층 패턴(170A)을 형성하기 위하여, 30 ℃로 유지되는 캐니스터에 보관된 시클로펜타디에닐 코발트 디카르보닐을 CVD 공정을 위한 반응 챔버 내에 공급하였다. 이 때, 300 sccm의 Ar을 캐리어 가스로 사용하였으며, 상기 반응 챔버 내에 반응 가스로서 300 sccm의 Ar과, 10000 sccm의 H2 가스를 더 공급하였다. 각각의 경우에 있어서, 위에서 구체적으로 제시한 조건 이외의 조건은 모두 동일하게 적용하였다.
도 9에서, 샘플 1 내지 샘플 3에 대하여, 각각 실리콘 산화막 위에 형성된 Co 막 내의 단위 부피 내에 포함된 Co 성분의 함량을 1.0 %로 설정하고, 이를 기준으로 하여 환산된 상기 단위 부피 내에서의 C 성분의 함량비 (이하, "실리콘 산화막에서의 C 함량"이라 함)와, W 막 위에 형성된 Co 막 내의 단위 부피 내에 포함된 Co 성분의 함량을 1.0 %로 설정하고, 이를 기준으로 하여 환산된 상기 단위 부피 내에서의 C 성분의 함량비 (이하, "W 막에서의 C 함량"이라 함)를 각각 나타내었다. 샘플 1의 경우, 실리콘 산화막에서의 C 함량 대 W 막에서의 C 함량의 비는 약 3.3:1 이었고, 샘플 2의 경우, 실리콘 산화막에서의 C 함량 대 W 막에서의 C 함량의 비는 약 2.8:1 이었고, 샘플 3의 경우, 실리콘 산화막에서의 C 함량 대 W 막에서의 C 함량의 비는 약 2:1 이었다.
도 9의 결과에서 Co 막 내에서 C 가 검출되는 이유는 Co 막 내에 시클로펜타디에닐 리간드가 남아있기 때문이다. 도 9의 결과에서와 같이 실리콘 산화막에서의 C 함량이 W 막에서의 C 함량 보다 높게 나타나는 이유는 도 3 및 도 4를 참조하여 설명한 바와 같다.
도 9의 결과에서, CVD 공정 조건이 실리콘 산화막에 대한 Co 증착 선택비 보다 W 막에 대한 Co의 증착 선택비가 커지는 방향으로 갈수록, 즉 CVD 공정 온도 및 압력이 각각 낮을수록 W 막 위에 형성되는 Co 막 내에서의 탄소 함량이 더욱 감소되는 것을 알 수 있다.
평가예
4
금속 유기 전구체 특성 평가
본 발명의 기술적 사상에 의한 금속막 형성 방법에 따라 다양한 하지막 위에 금속으로 이루어지는 제2 금속 캡핑층 패턴(170A)을 형성하는 데 있어서 금속의 소스로서 금속 유기 전구체들의 선택적 증착 특성을 비교하였다.
본 예에서는 평가예 1 내지 평가예 3에서 보여준 Co 전구체인 시클로펜타디에닐 코발트 디카르보닐의 선택적 증착 특성과 비교하기 위하여, Ni 전구체인 비스[1-디메틸아미노-2-메틸-2-부톡시]Ni(II) (bis[1-dimethylamino-2-methyl-2-butoxy]Ni(II))를 사용하여 실리콘 산화막 및 TiN 막이 각각 형성된 기판상에 제2 금속 캡핑층 패턴(170A)을 형성하였다.
본 평가를 위하여, 각 샘플의 CVD 공정 조건으로서, 샘플 1은 300 ℃의 기판 온도 및 0.58 토르의 압력, 샘플 2는 300 ℃의 기판 온도 및 1 토르의 압력, 그리고 샘플 3은 350 ℃의 기판 온도 및 1 토르의 압력을 적용하였다. 그리고, 샘플 1 내지 샘플 3 각각에 대하여 Ni 전구체인 비스[1-디메틸아미노-2-메틸-2-부톡시]Ni(II)의 캐리어 가스로서 143 sccm의 Ar을 사용하였으며, Ni 전구체 이외의 다른 반응 가스는 공급하지 않았다. 각 샘플에 대하여 위에서 구체적으로 제시한 조건 이외의 조건은 모두 동일하게 적용하였다.
본 평가 결과, 샘플 1의 경우에는 실리콘 산화막 및 TiN 막 위에 형성된 Ni 막의 두께가 각각 225 Å 및 106 Å, 샘플 2의 경우에는 실리콘 산화막 및 TiN 막 위에 형성된 Ni 막의 두께가 각각 1170 Å 및 826 Å, 그리고 샘플 3의 경우에는 실리콘 산화막 및 TiN 막 위에 형성된 Ni 막의 두께가 각각 1156 Å 및 251 Å 이었다.
상기 결과로부터 알 수 있는 바와 같이, Ni 전구체로서 비스[1-디메틸아미노-2-메틸-2-부톡시]Ni(II)를 사용하여 실리콘 산화막 및 TiN 막이 각각 형성된 기판상에 제2 금속 캡핑층 패턴(170A)을 형성한 경우, TiN 막 위에서보다 실리콘 산화막 위에서 더 우선적으로 증착되어 실리콘 산화막에 대하여 선택적 증착 특성을 보이는 것으로 나타났다.
이와 같은 결과는, Co 전구체인 시클로펜타디에닐 코발트 디카르보닐에서는 비교적 작은 극성을 가지는 리간드인 -C≡O가 포함되어 있는 반면, Ni 전구체인 비스[1-디메틸아미노-2-메틸-2-부톡시]Ni(II)에서는 비교적 큰 극성을 가지는 Ni-O 리간드 및 No-N 리간드를 포함하고 있기 때문인 것으로 판단된다. Ni-O 및 No-N와 같이 비교적 큰 극성을 가지는 리간드를 포함하는 Ni 전구체의 경우, 이들 리간드로 인해 CVD 증착 공정시 N2 + 이온이 금속막 표면에 있는 전자와의 결합이 방해되는 것으로 판단된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 기판, 104: 도전 영역, 120: 절연막 패턴, 120A: 홀, 130: 배리어막, 130A: 배리어막 패턴, 140: 제1 금속막, 140A: 제1 금속막 패턴, 160: 제2 금속 유기 전구체, 170: 제2 금속 캡핑층, 170A: 제2 금속 캡핑층 패턴, 510: 반도체 기판, 512, 514: 게이트, 522, 524, 526: 층간절연막, 532, 534, 536: 금속 배선층, 542, 544, 546: 콘택 플러그.
Claims (10)
- 절연막과 제1 금속으로 이루어지는 금속막이 노출되어 있는 기판을 준비하는 단계와,
상기 절연막 및 상기 금속막 위에서 서로 다른 두께를 가지는 금속 캡핑층이 형성되는 공정 분위기 조건하에서 상기 기판상에 제2 금속의 유기 전구체를 공급하여 상기 절연막 및 상기 금속막 위에 동시에 제2 금속을 증착하여 상기 금속 캡핑층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속막 형성 방법. - 제1항에 있어서,
상기 공정 분위기 조건은 250 ∼ 350 ℃의 공정 온도인 것을 특징으로 하는 금속막 형성 방법. - 제1항에 있어서,
상기 공정 분위기 조건은 0.1 ∼ 10 토르 (Torr)의 공정 압력인 것을 특징으로 하는 금속막 형성 방법. - 제1항에 있어서,
상기 유기 전구체는 다음 식으로 표시되는 화합물인 것을 특징으로 하는 금속막 형성 방법.
Cy-M-(R)2
식중, Cy는 음의 극성을 가지는 고리 화합물 (cyclic compound)을 포함하는 작용기 (functional group)이고, M은 3가 금속 원자이고, R은 M 보다 작은 극성을 가지는 탄소 화합물임. - 제4항에 있어서,
M은 Co, Al, Fe, Cr, Ni, Mn, Cu, 또는 Au인 것을 특징으로 하는 금속막 형성 방법. - 제4항에 있어서,
R은 카르보닐기 (-C≡O), 시아노기 (-C≡N), 또는 포화 또는 불포화 탄화수소기인 것을 특징으로 하는 금속막 형성 방법. - 제1항에 있어서,
상기 제2 금속은 Co 이고, 상기 유기 전구체는 시클로펜타디에닐 코발트 디카르보닐 (cyclopentadienylcobalt dicarbonyl)인 것을 특징으로 하는 금속막 형성 방법. - 제1항에 있어서,
상기 금속 캡핑층을 형성한 후, 상기 절연막이 노출될 때까지 상기 금속 캡핑층을 식각 분위기에 노출시켜 상기 금속막 위에 남아 있는 상기 금속 캡핑층의 잔류물로 이루어지는 금속 캡핑층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속막 형성 방법. - 도전 영역을 가지는 기판상에 상기 도전 영역을 노출시키는 홀이 형성된 절연막 패턴을 형성하는 단계와,
상기 홀 내부에 제1 금속막을 형성하는 단계와,
상기 절연막 패턴의 위에서보다 상기 제1 금속막 위에서 더 큰 두께를 가지는 제2 금속막이 형성되는 공정 분위기 조건하에서 상기 기판상에 금속 유기 전구체를 공급하여 상기 절연막 패턴 및 상기 제1 금속막 위에 상기 제2 금속막을 형성하는 단계와,
상기 제2 금속막중 상기 절연막 패턴의 위에 있는 부분이 제거되어 상기 절연막 패턴이 노출될 때까지 상기 제2 금속막을 식각 분위기에 노출시켜 상기 제1 금속막 위에 남아 있는 상기 제2 금속막 잔류물로 이루어지는 제2 금속 캡핑층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 도전 영역을 가지는 기판상에 상기 도전 영역을 노출시키는 홀이 형성된 절연막 패턴을 형성하는 단계와,
상기 홀 내부에 배리어막 및 금속막을 차례로 형성하는 단계와,
250 ∼ 350 ℃의 온도 및 0.1 ∼ 10 토르의 압력으로 유지되는 공정 분위기하에서 상기 기판상에 Co 유기 전구체를 공급하여 상기 절연막 패턴 위에서보다 상기 금속막 위에서 더 큰 두께를 가지는 캡핑층을 상기 절연막 패턴, 상기 배리어막 및 상기 금속막 위에 형성하는 단계와,
상기 절연막 패턴이 노출될 때까지 상기 캡핑층의 전면에서 상기 캡핑층의 상면으로부터 소정 두께 만큼 제거하여 상기 금속막 위에 남아 있는 상기 캡핑층의 잔류물로 이루어지는 캡핑층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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