KR101188503B1 - 카보닐 원료를 사용한 금속막의 성막 방법, 다층 배선 구조의 형성 방법, 반도체 장치의 제조 방법 및 성막 장치 - Google Patents

카보닐 원료를 사용한 금속막의 성막 방법, 다층 배선 구조의 형성 방법, 반도체 장치의 제조 방법 및 성막 장치 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

성막 방법은 피처리 기판 표면에 금속 원소의 카보닐 원료를 기상분자의 형태로 상기 기상분자의 분해를 억제하는 기상 성분과 함께 공급하되, 이때, 상기 기상 성분의 분압을, 상기 카보닐 기상 원료 분자의 분해가 억제되는 제 1 분압으로 설정해서 공급하는 제 1 공정과, 상기 피처리 기판 표면에 있어서 상기 기상 성분의 분압을 상기 카보닐 분해가 생기는 제 2 분압으로 변화시켜서, 상기 피처리 기판 표면에 상기 금속 원소를 퇴적시키는 제 2 공정으로 이루어지는 것을 특징으로 한다.

Description

카보닐 원료를 사용한 금속막의 성막 방법, 다층 배선 구조의 형성 방법, 반도체 장치의 제조 방법 및 성막 장치{METHOD FOR FORMING METAL FILM USING CARBONYL MATERIAL, METHOD FOR FORMING MULTILAYERED WIRING STRUCTURE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND FILM FORMING APPARATUS}
본 발명은 전반적으로 반도체 장치의 제조에 관한 것으로, 특히, 다층 배선 구조의 형성에 있어서 사용되는 금속막의 성막 방법 및 성막 장치에 관한 것이다．
오늘날의 초미세화 반도체 집적 회로 장치에서는 기판상에 형성된 막대한 수의 반도체 소자를 상호 접속하기 위해, 저저항 금속을 배선 패턴으로 한 다층 배선 구조가 사용되고 있다. 특히, Cu를 배선 패턴으로 한 다층 배선 구조에서는 실리콘 산화막, 혹은 더욱 비유전율이 낮은 소위 저유전율(low-K) 재료로 이루어지는 층간 절연막중에 배선 홈 혹은 비어 홀을 미리 형성해 두고, 이것을 Cu층으로 충전한 후, 잉여의 Cu층 부분을 화학 기계 연마(CMP)에 의해 제거하는 대머신법(damascene method) 혹은 듀얼 대머신법이 일반적으로 사용되고 있다.
대머신법 혹은 듀얼 대머신법에서는 층간 절연막중에 형성된 배선 홈 혹은 비어 홀의 표면을, 전형적으로는 Ta나 TaN 등의 고융점 금속 혹은 그 질화물로 이루어지는 배리어 메탈막으로 덮고, 그 위에 얇은 Cu 시드층을 PVD법 혹은 CVD법에 의해 형성하고, 이러한 Cu 시드층을 전극으로 해서 전해 도금을 행하는 것에 의해, 상기 배선 홈 혹은 비어 홀을 Cu층에 의해 충전하고 있다.
특허문헌 1: 일본 공개 특허 공보 제2004-346401호
특허문헌 2: 일본 등록 특허 제 2990551 호
특허문헌 3: 일본 공개 특허 공보 제2004-156104호
발명이 해결하고자 하는 과제
오늘날의 반도체 집적 회로 장치 분야에서는 미세화와 함께, 층간 절연막중에 형성되는 Cu 비어 플러그(via plug)의 직경이 65㎚에서 45㎚로 축소되어 가고 있고, 가까운 장래에, 비어 플러그 직경은 32㎚ 혹은 22㎚로 더욱 축소될 것으로 예측된다.
이와 같은 반도체 집적 회로 장치의 미세화에 따라, 이러한 미세한 비어 홀 혹은 배선 홈에 있어서 배리어 메탈막 혹은 Cu 시드층의 성막이, 종래의 PVD법으로는 스텝 커버리지의 관점에서 곤란하게 되어 있고, low-K 재료로 이루어지는 층간 절연막에 데미지를 주지 않는 저온에서, 우수한 스텝 커버리지를 실현할 수 있는 MOCVD법 혹은 ALD법에 의한 성막기술이 연구되고 있다.
그런데, MOCVD법이나 ALD법은 일반적으로 금속 원자가 유기 그룹(organic group)과 결합한 유기 금속 원료를 사용하기 때문에, 형성된 막중에 불순물이 잔류하기 쉽고, 이 때문에 일견하면 양호한 스텝 커버리지로 형성된 막이라도 막질이 불안정하고, 예를 들어, Ta 배리어 메탈막상에 MOCVD법에 의해 Cu 시드층을 형성한 경우에는, 형성된 Cu 시드층은 응집을 일으키기 쉽고, Ta 배리어 막을 안정하게 균일한 막두께로 덮는 Cu 시드층의 성막이 어려웠다. 이와 같은 응집을 야기하는 시드층을 전극으로 해서 Cu층의 전해 도금을 실행하면, 배선 홈 혹은 비어 홀을 충전하는 Cu층 중에 잠재적인 결함이 포함되어, 전기 저항의 증대뿐만 아니라, 일렉트론 마이그레이션 내성이나 스트레스 마이그레이션 내성의 열화와 같은 문제를 일으킨다.
한편, 본 발명의 관련 기술로서, Ta 배리어막 상에 Ru막을 CVD법에 의해 형성하고, 그 위에 Cu 시드층을 MOCVD법에 의해 형성하는 것에 의해, Cu 시드층의 응집의 문제를 회피하고, 균일한 Cu 시드층을 형성하는 기술이 제안되어 있다. 이러한 본 발명의 관련 기술에서는 Ru의 카보닐 원료를 고농도의 CO 분위기와 함께 피처리 기판 표면에 공급하여, 수송 과정에서의 Ru 카보닐 원료의 분해를 억제하고 있다.
한편, 반도체 집적 회로 장치의 미세화가 더욱 진행하여, 예를 들면, 층간 절연막 중에 형성되는 비어 홀 직경이 22㎚ 혹은 그 이하로 된 경우, 이와 같은 CVD법으로는 스텝 커버리지에 한계가 생겨, 원하는 성막의 제어가 곤란하게 되는 상황이 생길 것이 예상된다.
이와 같이 매우 미세한 비어 홀, 또는 매우 큰 애스펙트비(aspect ratio)를 갖는 구조를 덮는 성막 기술로서는 앞서 설명한 ALD법이 유망하다.
그러나, ALD법에서는 (1) 원료의 피처리 기판 표면으로의 흡착, (2) 과잉 원 료의 퍼지, (3) 환원 가스 혹은 산화 가스에 의한, 피처리 기판 표면에 흡착한 원료의 분해, 및 (4) 반응 생성물 및 잔류 반응 가스의 퍼지라고 하는 4개의 공정으로 1사이클을 구성하고, 이것을 반복 실행할 필요가 있으며, 낮은 성막 스루풋(throughput) 밖에 얻을 수 없다는 문제를 갖고 있다. 또, 유기 금속 원료를 이용한 ALD법에서는, 상기 공정(1)에서, 금속원자가 원료 가스 분자중에서 유기 그룹에 의해 배위된 상태에서 피처리 기판 표면으로 수송되고, 상기 공정(3)에서 상기 유기 그룹의 이탈에 의해 상기 금속 원자의 퇴적이 이루어지기 때문에, 상기 피처리 기판 표면 중, 상기 유기 그룹이 점유하고 있던 부분에는 금속 원자의 퇴적이 이루어지지 않고, 이 때문에 1원자층분의 금속막을 성막하려고 하면, 상기 사이클을 복수회 반복할 필요가 있다.
일 측면에 의하면, 본 발명은, 피처리 기판 표면에 금속 원소인 카보닐 원료를 기상(氣相) 분자의 형태로 상기 기상 분자의 분해를 억제하는 기상 성분과 함께 공급하되, 상기 기상 성분의 분압을 상기 카보닐 기상 원료 분자의 분해가 억제되는 제 1 분압으로 설정해서 공급하는 제 1 공정과, 상기 피처리 기판 표면에 있어서 상기 기상 성분의 분압을 상기 카보닐 원료의 분해가 생기는 제 2 분압으로 변화시켜, 상기 피처리 기판 표면에 상기 금속 원소를 퇴적시키는 제 2 공정으로 이루어지는 것을 특징으로 하는 금속막의 성막 방법을 제공한다.
다른 측면에 의하면, 본 발명은, 오목부를 포함하는 절연막을 배리어 메탈막에 의해 상기 오목부에 정합한 형상으로 덮는 공정과, 상기 배리어 메탈막상에 Ru막을 상기 오목부에 정합한 형상으로 형성하는 공정과, 상기 Ru막상에 Cu 시드층을 상기 오목부에 정합한 형상으로 형성하는 공정과, 상기 Cu 시드층을 전극으로 한 전해 도금을 행하는 것에 의해 상기 오목부를 Cu층에 의해 충전하는 공정과, 상기 절연막 표면상의 Cu층을 화학 기계 연마에 의해 제거하는 공정을 포함하는 다층 배선 구조의 형성 방법으로서, 상기 Ru막을 형성하는 공정은, 상기 오목부를 포함하는 상기 절연막 표면에 Ru3(CO)12 원료를 기상분자의 형태로 CO 가스와 함께 공급하되, 상기 CO 가스 분압을, Ru3(CO)12 원료의 분해가 억제되는 제 1 분압으로 설정하여 공급하는 제 1 공정과, 상기 CO 가스의 분압을 상기 Ru3(CO)12 원료의 분해가 생기는 제 2 분압으로 변화시켜, 상기 절연막 표면에 Ru를 퇴적시키는 제 2 공정으로 이루어지는 것을 특징으로 하는 다층 배선 구조의 형성 방법을 제공한다.
또 다른 측면에 의하면, 본 발명은 다층 배선 구조를 갖는 반도체 장치의 제조 방법으로서, 상기 다층 배선 구조를 구성하는 층간 절연막중에 오목부를 형성하는 공정과, 상기 오목부를 포함하는 상기 층간 절연막을 배리어 메탈막에 의해 상기 오목부에 정합한 형상으로 덮는 공정과, 상기 배리어 메탈막상에 Ru막을, 상기 오목부에 정합한 형상으로 형성하는 공정과, 상기 Ru막상에 Cu 시드층을 상기 오목부에 정합한 형상으로 형성하는 공정과, 상기 Cu 시드층을 전극으로 한 전해 도금을 행하는 것에 의해 상기 오목부를 Cu층에 의해 충전하는 공정과, 상기 층간 절연막 표면상의 Cu층을 화학 기계 연마에 의해 제거하는 공정을 포함하고, 상기 Ru막을 형성하는 공정은 상기 오목부를 포함하는 상기 절연막 표면에, Ru3(CO)12 원료를 기상분자의 형태로 CO 가스와 함께 공급하되, 상기 CO 가스 분압을 Ru3(CO)12 원료의 분해가 억제되는 제 1 분압으로 설정해서 공급하는 제 1 공정과, 상기 CO 가스의 분압을 상기 Ru3(CO)12 원료의 분해가 생기는 제 2 분압으로 변화시켜, 상기 절연막 표면에 Ru를 퇴적시키는 제 2 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또 다른 측면에 의하면, 본 발명은 피처리 기판을 유지하는 기판 유지대를 구비한 처리용기와, 상기 처리용기를 배기하는 배기계와, 상기 처리용기에 금속 카보닐 원료의 가스를 공급하는 제 1 가스 공급계와, 상기 처리용기에 상기 금속 카보닐 원료의 분해를 억제하는 가스를 공급하는 제 2 가스 공급계와, 상기 처리용기에 불활성 가스를 공급하는 제 3 가스 공급계와, 상기 제 1, 제 2 및 제 3 가스 공급계를 제어하는 제어부를 구비한 기판 처리 장치로서, 상기 제어부는 상기 제 3 가스 공급계에 있어서의 상기 불활성 가스의 유량을 제어하고, 상기 처리용기 중에서, 상기 피처리 기판 표면에 있어서의 상기 금속 카보닐 원료의 분해를 억제하는 가스의 분압을, 상기 피처리 기판 표면에 있어서 상기 금속 카보닐 원료의 분해가 억제되는 제 1 분압과 상기 피처리 기판 표면에 있어서 상기 금속 카보닐 원료의 분해가 생기는 제 2 분압의 사이에서 변화시키는 것을 특징으로 하는 기판 처리 장치를 제공한다.
발명의 효과
본 발명에 의하면, 금속 카보닐의 분해를 억제하는 가스를 첨가하는 것에 의해, 금속 원소를 카보닐 원료의 형태로 피처리 기판 표면까지 안정하게 수송하여, 흡착시킬 수 있다. 또한, 본 발명에 의하면, 상기 금속 카보닐의 분해를 억제하는 가스의 분압을 변화시키는 것에 의해, 상기 피처리 기판 표면에 흡착한 금속 카보닐 원료를 상기 피처리 기판 표면에서 분해시켜서, 상기 피처리 기판 표면에 원하는 금속층을 형성할 수 있다. 본 발명에서는 이와 같은 2 사이클 공정을 반복하는 것에 의해, 사이사이에 장시간의 퍼지 공정이 포함되는 통상의 4사이클 공정으로 이루어지는 ALD 프로세스에 비해, 성막 효율을 크게 향상시킬 수 있는 동시에, 불순물이 적은 막을 형성하는 것이 가능하게 된다.
본 발명은 특히 패턴 폭이 22㎚ 이하의 초미세화 다층 배선 구조를 형성하는데 유용하다.
도 1은 본 발명에서 사용되는 성막 장치의 구성을 나타내는 도면,
도 2는 본 발명의 원리를 설명하는 도면,
도 3a는 본 발명의 제 1 실시형태에 의한 성막 방법을 설명하는 제 1 도면,
도 3b는 본 발명의 제 1 실시형태에 의한 성막 방법을 설명하는 제 2 도면
도 3d는 본 발명의 제 1 실시형태에 의한 성막 방법을 설명하는 제 3 도면,
도 3d는 본 발명의 제 1 실시형태에 의한 성막 방법을 설명하는 제 4 도면,
도 4는 본 발명의 제 1 실시형태에 의한 성막 방법을 나타내는 흐름도,
도 5a는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 1 도면,
도 5b는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 2 도면,
도 5c는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 3 도면,
도 5d는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 4 도면,
도 5e는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 5 도면,
도 5f는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 6 도면,
도 5g는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 7 도면,
도 5h는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 8 도면,
도 5i는 본 발명의 제 2 실시형태에 의한 다층 배선 구조의 형성 방법을 나타내는 제 9 도면이다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 따른 성막 장치(10)의 구성을 나타낸다.
도 1을 참조하면, 성막 장치(10)는 배기계(11)에 의해 배기되고, 피처리 기판 W를 유지하는 기판 유지대(13)를 구비한 처리용기(12)를 갖고, 상기 처리용기(12)에는 또한 피처리 기판 W이 반입 및 반출되는 게이트 밸브(12G)가 형성되어 있다.
상기 기판 유지대(13)는 도시하지 않은 히터를 내장하고 있고, 구동 라인(13A)을 거쳐 이러한 히터를 구동함으로써, 상기 피처리 기판 W를 바람직한 처리 온도로 유지한다.
상기 배기계(11)는 터보 분자 펌프(11A)와 드라이 펌프(11B)를 직렬 접속한 구성을 갖고, 상기 터보 분자 펌프(11A)에는 밸브(11b)를 거쳐서 질소 가스가 공급된다. 상기 처리용기(12)와 터보 분자 펌프(11A)의 사이에는 가변 콘덕턴스 밸브(11a)가 마련되어, 상기 처리용기(12)내의 전체 압력을 일정하게 유지한다. 또한, 도 1의 성막 장치(10)에서는 상기 처리용기(12)를 드라이 펌프(11B)에 의해 대충 배기하기 위해, 상기 터보 분자 펌프(11A)를 바이패스하는 배기 경로(11C)가 마련되어 있고, 배기 경로(11C)에는 밸브(11c)가, 터보 분자 펌프(11A)의 하류측에는 별도의 밸브(11d)가 마련되어 있다.
상기 처리용기(12)에는 버블러(14A)를 포함하는 원료 공급계(14)로부터 성막원료가 기체의 형태로 가스 도입 라인(14B)을 거쳐서 공급된다.
도시된 예에서는 상기 버블러(14A) 중에 Ru의 카보닐 화합물인 Ru3(CO)12가 유지되고, MFC(질량 유량 제어 장치)(14b)를 포함하는 버블링 가스 라인(14a)으로부터 CO 가스를 버블링 가스로서 공급하는 것에 의해, 기화된 Ru3(CO)12가 상기 가스 도입 라인(14B)을 거쳐서, MFC(14c)를 포함하는 라인(14d)으로부터의 CO 캐리어 가스와 함께, 상기 처리용기(12)에 공급된다.
또한, 도 1의 구성에서는 상기 원료 공급계(14)에, 밸브(14g, 14h) 및 MFC(14e)를 포함하고 Ar 등의 불활성 가스를 공급하는 라인(14f)이 마련되어, 상기 라인(14B)을 거쳐서 상기 처리용기(12)에 공급되는 Ru3 (CO)12 원료 가스에 불활성 가스가 첨가된다.
또한, 상기 성막 장치(10)는 상기 처리용기(12), 배기계(11), 원료 공급계(14)를 제어하는 제어부(10A)가 마련되어 있다.
다음에, 상기 도 1의 성막 장치(10)를 이용해서 실행되는 본 발명의 제 1 실시형태에 의한 성막 공정에 대해, 도 2 및 도 3a～3d를 참조하면서 설명한다.
상기 버블러(14A) 중에 유지된 Ru3(CO)12 화합물은 아래의 반응식에 의해 쉽게 분해하여, 금속 Ru를 석출시킨다.
Ru3(CO)12→3Ru+12CO
이 반응에서, 반응 생성물인 CO의 분압이 낮으면, 반응은 우변측으로 진행하기 때문에, 본 발명의 관련 기술에서는 피처리 기판상에 Ru막을 CVD법에 의해 형성 할 때에, 상기 Ru3(CO)12가 수송되는 분위기에 CO를 첨가하여, 그 분압을 제어하는 것에 의해, 가스 공급 라인중에서의 분해 반응을 억제하였다.
도 2는 본 발명의 발명자가, 본 발명의 기초로 되는 연구에서, 이와 같은 Ru3(CO)12 원료의 분해에 의해 생기는 Ru막의 퇴적 속도와, 분위기중의 CO 분압의 관계를 160℃, 180℃, 200℃ 및 250℃의 기판 온도에 대해 조사한 결과를 나타낸다.
도 2를 참조하면, 어느 기판 온도에서도 CO 분압이 낮으면 Ru의 퇴적이 시작되고, CO 분압이 저하하면 할수록, Ru막의 퇴적 속도도 증대하는 것을 알 수 있다.
예를 들면, 기판 온도가 180℃인 경우, 분위기중의 CO 분압이 130mTorr 이상에서는 Ru막의 퇴적은 일어나지 않는 것(퇴적 속도가 제로임)에 반해, CO 분압이 상기 130mTorr 이하이면, Ru막의 퇴적이 유한의 퇴적 속도로 개시되는 것을 알 수 있다.
본 발명자는 도 2의 관계로부터, 예를 들면, 도 1과 같은 기판 처리 장치에 있어서, 처리용기내의 CO 분압을 어떠한 수단에 의해 변화시켜 주면, 피처리 기판 W상에 Ru막의 소위 ALD 성막을 자유롭게 실행할 수 있는 것을 착안하였다.
도 3a～3d는 이러한 착안에 따른 본 발명의 제 1 실시형태에 의한 Ru막의 성막 방법을 나타내는 도면이다.
도 3a를 참조하면, 상기 도 1의 피처리 기판 W에 대응하는 피처리 기판(41)상에는 Ru3(CO)12 원료가 그 분해를 억제하는 고농도 CO 분위기와 함께 공급되고, 도 3b의 공정에서, 상기 피처리 기판(41)의 표면에 흡착한다.
도 3c의 공정에서, 상기 분위기중에 Ar 가스 등의 불활성 가스를 공급해서 분위기 중의 CO 농도를 저하시키면, 상기 Ru3(CO)12 화합물은 즉시 분해되고, 그 결과, 상기 피처리 기판(41)상에는 도 3d에 나타내는 바와 같이 Ru의 원자층이 남겨진다. 원료 분자의 분해의 결과, CO 배위자에 기인하는 CO도 발생하지만, CO 결합이 절단되어 C가 Ru원자층에 혼입하는 것과 같은 상황은 발생하지 않는다. 즉, 도 3d의 공정에서는 매우 고순도의 Ru층을 얻을 수 있다. 또한, 도 3c, 3d의 공정에서는 배위자 기원인 CO의 비율은 극히 약간이고, 이것이 분위기 중에 방출되어도, CO 분압이 상승해서 원료 화합물의 분해가 방해받는 문제는 생기지 않는다. 즉, 도 3a～3d의 프로세스에서는 반응 생성물이 계로부터 제외될 때까지 장시간 퍼지 공정을 실행할 필요가 없다.
이와 같이, 상기 공정을 반복하는 것에 의해, 피처리 기판 표면에, 임의의 막두께의 Ru막을 성막하는 것이 가능하게 된다. 이 때, 본 실시형태에 의한 ALD 공정에서는, 종래의 경우 ALD 공정에서 필요하였던, 원료 가스의 흡착 공정후 장시간에 걸친 퍼지 공정, 그리고, 반응 공정후 장시간에 걸친 퍼지 공정이 불필요하고, 도 4의 스텝 S1에 나타내는 원료 도입 및 흡착 공정과 스텝 S2에 나타내는 CO 분압 감소 및 분해 공정을 반복하는 것만으로 되기 때문에, 성막 스루풋(throughput)을 크게 증대시킬 수 있다. 한편, 도 4는 상기 도 3a～3d의 공정에 대응하는 흐름도이며, 상기 제어부(10A)는 도 4의 흐름도에 따라, 도 1의 성막 장치(10)를 제어한다.
일예로서는 상기 도 3a, 3b의 공정에 있어서 Ru3(CO)12 가스는 1sccm 정도의 유량으로, 70～100sccm의 유량의 CO 가스와 함께 공급되며, Ar 가스는 공급되지 않는다.
한편, 도 3c, 3d의 공정에서는 상기 Ru3(CO)12 가스 및 CO 가스의 유량은 변화시키지 않고, Ar 가스를 예를 들면 15sccm의 유량으로 첨가한다. 이 때, 처리용기(12) 내부의 전체 압력이 변화하지 않도록, 예를 들면, 처리용기(12)에 마련된 압력계(12P)에 의해 상기 처리용기(12)의 내부 압력을 측정하고, 그 측정 결과를 기초로, 상기 제어부(10A)를 사용해서 상기 콘덕턴스 밸브(11a)를 제어해도 좋다.
또한, 상기 도 3a～3d의 프로세스에 있어서, 처리용기(12)의 전체 압력을 변화시켜 도 3b의 상태로부터 도 3d로 성막 장치(10)의 상태를 천이시켜도 좋다.
또, 상기의 설명은 Ru3(CO)12를 원료로 한 경우에 대한 것이었지만, 본 발명은 이러한 특정의 원료에 한정되지 않고, 예를 들면, W(CO)6, Ni(CO)4, Mo(CO)6, Co2(CO)8, Rh4(CO)12, Re2(CO)10, Cr(CO)6 등의 금속 카보닐 화합물을 원료로 해서, 각각의 금속막을 형성하는 경우에 있어서도 유효하다.
또, 도 3a～3d의 공정에 있어서, 하지층으로 되는 기판(41)은 실리콘 기판이어도 좋고, 실리콘 산화막이나 그 밖의 유전체막 혹은 금속막이어도 좋다.
(제 2 실시형태)
도 5a～5i는 본 발명의 제 2 실시형태에 따른 다층 배선 구조의 제조공정을 나타낸다.
도 5a를 참조하면, 실리콘 기판(21)상에 200㎚의 두께로 형성된 SiO2막(22) 중에는, 폭이 0.1㎛이고 두께가 100㎚인 Cu 패턴(22A)이 대머신법에 의해, 상기 SiO2막(22)의 표면에서 노출하도록 형성되어 있고, 도 5b의 공정에서 도 5a의 구조상에, SiN 배리어겸 에칭 스토퍼막(23)과, SiCOH 층간 절연막(24)과, SiN 에칭 스토퍼막(25)과, SiCOH 층간 절연막(26)과, SiN 에칭 스토퍼막(27)이 플라즈마 CVD법에 의해 순차로 형성된다.
상기 SiOCH막(24, 26)으로서는 시판중인 플라즈마 CVD법으로 형성된 막을 사용할 수 있지만, 예를 들면, 이러한 SiOCH막(24, 26)의 형성을 도시하지 않은 평행 평판형 고주파 플라즈마 CVD 장치에 의해 행하는 경우에는 성막을, 약 399Pa(3Torr)의 압력하에서, 기판온도 25℃이고, Ar 가스를 50SCCM, 수소 가스를 500SCCM의 유량으로 공급하고, 주파수가 13.56㎒인 고주파를 1000W의 파워로 공급하는 것에 의해 실행할 수 있다. 이와 같이 해서 형성된 SiOCH막(24, 26)은 약 3.0의 비유전율을 갖는다. 또한, 이와 같은 SiOCH막의 다공질막은 약 2.2의 비유전율을 갖는다.
다음에, 도 5c의 공정에서, 도시하지 않은 포토리소그래피 공정에 의해 상기 SiN막(27)을 원하는 배선 패턴으로 패터닝하고, 또한 상기 SiN막(27)을 하드 마스크로 해서 상기 층간 절연막(26)을 상기 SiN막(25)이 노출할 때까지 드라이 에칭하 여, 상기 층간 절연막(26) 중에 원하는 배선 패턴에 대응한 홈부(26A)를 형성한다. 또한, 도 5c의 공정에서는 상기 홈부(26A) 중에 노출된 상기 SiN막(25)을 원하는 비어 콘택트로 패터닝하고, 상기 SiN막(25) 및 SiN막(27)을 하드 마스크로 해서 상기 층간 절연막(24)을 상기 SiN막(23)이 노출할 때까지 드라이 에칭하고, 상기 층간 절연막(24) 중에, 상기 비어 콘택트에 대응해서, 예를 들면, 직경이 16㎚ 혹은 그 이하의 개구부(24A)를 형성한다. 또, 도 5c의 공정에서 상기 홈부(26A)를 형성하는 공정과 개구부(24A)를 형성하는 공정의 순서는 바뀌어도 좋다.
다음에, 도 5d의 공정에 있어서, 상기 개구부(24A)의 바닥부에 노출한 SiN막(23)을 에치백에 의해 제거하여, 상기 개구부(24A)의 바닥부에 상기 Cu 배선 패턴을 노출시킨다. 또한, 이 SiN막의 에치백 공정에 의해, 상기 층간 절연막(26)상의 SiN막(27)이 제거되고, 또한 상기 홈부(26A)의 바닥부의 SiN막(25)이 제거된다.
다음에, 도 5e의 공정에서 도 5d의 구조상에 TaN막과 Ta막을 적층한 배리어 메탈막(28)이, 퍼지 공정을 사이에 행하면서 성막 가스와 환원 가스를 반복 공급함으로써 성막을 실행하는 소위 ALD법에 의해, 2～3㎚의 막두께로 형성된다.
다음에 도 5f의 공정에서, 도 5e의 구조를 앞서 설명한 도 1의 기판 처리 장치(10)의 처리용기(12)에 도입하고, 상기 도 3a～3d 혹은 도 4의 공정을 실행하는 것에 의해, 상기 Ta막(28)상에 Ru막(28R)이 2～3㎚의 균일한 막두께로 형성된다.
또한, 도 5g의 공정에서, 상기 도 5f의 구조상에 Cu 시드층(29)이 MOCVD법 혹은 ALD법에 의해 형성되고, 도 5h의 공정에서, 상기 도 5g의 구조가 전해 도금 처리 장치로 옮겨지고, 전해 도금법 혹은 무전해 도금법에 의해 상기 Cu 시드층(29)상에 Cu층(30)이 형성된다.
또한, 열처리 후, 도 5i의 공정에서 상기 층간 절연막(26)상의 Cu층(30) 및 그 아래의 배리어 메탈막(28)이 CMP(화학 기계 연마)법에 의해 연마 제거되고, 상기 홈부(26A) 및 개구부(24A)를 Cu 패턴(30A)에 의해 충전한 배선 구조가 얻어진다.
또한, 상기 도 5a～도 5i의 공정을 반복하는 것에 의해, 도 5i의 구조가 반복된 다층 배선 구조를 형성할 수 있다.
본 실시형태에서는, 상기 Ta막(28)상에 Ru막(28R)이 앞서 설명한 도 3a～3d 혹은 도 4의 ALD 공정에 의해 균일한 막두께로 형성되어 있기 때문에, 그 위에 형성되는 Cu 시드층(29)에 응집이 발생하는 일 없이, 균일한 시드층(29)이 형성된다. 이 때문에, 이러한 시드층(29)을 사용한 Cu층(30)의 도금법에 의한 성막도, 결함이나 보이드를 형성하는 일 없이 균일하게 진행하고, 일렉트로 마이그레이션 내성 혹은 스트레스 마이그레이션 내성이 우수한 Cu 배선 패턴을 얻을 수 있다.
본 발명은 2007년 3월 28일 출원된 일본 특허 출원 제2007-085021호를 우선권 주장의 기초로 하는 것이며, 그 전체 내용을 포함한다.
이상, 본 발명의 바람직한 실시형태에 대해 설명했지만, 본 발명은 이러한 특정의 실시형태에 한정되지 않고, 특허 청구 범위에 기재한 범위내에서 각종 변형 및 변경이 가능하다.

Claims (11)

  1. 피처리 기판 표면에 금속 원소를 포함하는 카보닐 원료를 상기 카보닐 원료의 분해를 억제하는 기상 성분과 함께 공급하되, 상기 기상 성분의 분압을 상기 카보닐 원료의 분해가 억제되는 제 1 분압으로 설정해서 공급하는 제 1 공정과,
    상기 카보닐 원료와 상기 기상 성분을 공급하면서, 상기 피처리 기판 표면에 있어서 상기 기상 성분의 분압을 상기 카보닐 원료의 분해가 생기는 제 2 분압으로 변화시켜, 상기 피처리 기판 표면에 상기 금속 원소를 퇴적시키는 제 2 공정
    을 포함하고,
    상기 피처리 기판 표면에 불활성 가스를 공급하되, 그의 공급을 제어하거나 단속(斷續)하는 것에 의해 상기 기상 성분의 분압을 상기 제 2 분압으로 변화시키는 것을 특징으로 하는 금속막의 성막 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 공정을 교대로 반복하는 것을 특징으로 하는 금속막의 성막 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 원소는 Ru, W, Ni, Mo, Co, Rh, Re 및 Cr 중의 어느 것으로 이루어지는 것을 특징으로 하는 금속막의 성막 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 카보닐 원료는 Ru3(CO)12, W(CO)6, Ni(CO)4, Mo(CO)6, Co2(CO)8, Rh4(CO)12, Re2(CO)10, 및 Cr(CO)6 중 어느 것인 것을 특징으로 하는 금속막의 성막 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 기상 성분은 CO 가스인 것을 특징으로 하는 금속막의 성막 방법.
  8. 절연막중에 오목부를 형성하는 공정과,
    상기 오목부를 포함하는 상기 절연막을, 배리어 메탈막에 의해 상기 오목부에 정합한 형상으로 덮는 공정과,
    상기 배리어 메탈막상에 Ru막을, 상기 오목부에 정합한 형상으로 형성하는 공정과,
    상기 Ru막상에 Cu 시드층을, 상기 오목부에 정합한 형상으로 형성하는 공정과,
    상기 Cu 시드층을 전극으로 한 전해 도금을 행하는 것에 의해, 상기 오목부를 Cu층에 의해 충전하는 공정과,
    상기 절연막 표면상의 Cu층을 화학 기계 연마에 의해 제거하는 공정
    을 포함하는 다층 배선 구조의 형성 방법으로서,
    상기 Ru막을 형성하는 공정은
    상기 오목부를 포함하는 상기 절연막 표면에, Ru3(CO)12 원료를 CO 가스와 함께 공급하되, 상기 CO 가스 분압을 Ru3(CO)12 원료의 분해가 억제되는 제 1 분압으로 설정하여 공급하는 제 1 공정과,
    상기 CO 가스의 분압을 상기 Ru3(CO)12 원료의 분해가 생기는 제 2 분압으로 변화시켜, 상기 절연막 표면에 Ru를 퇴적시키는 제 2 공정을 포함하는 것을 특징으로 하는 다층 배선 구조의 형성 방법.
  9. 다층 배선 구조를 갖는 반도체 장치의 제조 방법으로서,
    상기 다층 배선 구조를 구성하는 층간 절연막중에 오목부를 형성하는 공정과,
    상기 오목부를 포함하는 상기 층간 절연막을, 배리어 메탈막에 의해 상기 오목부에 정합한 형상으로 덮는 공정과,
    상기 배리어 메탈막상에 Ru막을, 상기 오목부에 정합한 형상으로 형성하는 공정과,
    상기 Ru막상에 Cu 시드층을, 상기 오목부에 정합한 형상으로 형성하는 공정과,
    상기 Cu 시드층을 전극으로 한 전해 도금을 행하는 것에 의해, 상기 오목부를 Cu층에 의해 충전하는 공정과,
    상기 층간 절연막 표면상의 Cu층을 화학 기계 연마에 의해 제거하는 공정을 포함하고,
    상기 Ru막을 형성하는 공정은
    상기 오목부를 포함하는 상기 절연막 표면에, Ru3(CO)12 원료를 CO 가스와 함께 공급하되, 상기 CO 가스 분압을 Ru3(CO)12 원료의 분해가 억제되는 제 1 분압으로 설정해서 공급하는 제 1 공정과,
    상기 CO 가스의 분압을 상기 Ru3(CO)12 원료의 분해가 생기는 제 2 분압으로 변화시켜, 상기 절연막 표면에 Ru를 퇴적시키는 제 2 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 피처리 기판을 유지하는 기판 유지대를 구비한 처리용기와,
    상기 처리용기를 배기하는 배기계와,
    상기 처리용기에 금속 카보닐 원료의 가스를 공급하는 제 1 가스 공급계와,
    상기 처리용기에 상기 금속 카보닐 원료의 분해를 억제하는 가스를 공급하는 제 2 가스 공급계와,
    상기 처리용기에 불활성 가스를 공급하는 제 3 가스 공급계와,
    상기 제 1, 제 2 및 제 3 가스 공급계를 제어하는 제어부
    를 구비하되,
    상기 제어부는, 상기 금속 카보닐 원료의 가스와 상기 금속 카보닐 원료의 분해를 억제하는 가스가 공급될 때, 상기 제 3 가스 공급계에 있어서의 상기 불활성 가스의 유량을 제어하여, 상기 처리용기 중에서, 상기 피처리 기판 표면에 있어서의 상기 금속 카보닐 원료의 분해를 억제하는 가스의 분압을, 상기 피처리 기판 표면에서 상기 금속 카보닐 원료의 분해가 억제되는 제 1 분압과 상기 피처리 기판 표면에서 상기 금속 카보닐 원료의 분해가 생기는 제 2 분압의 사이에서 변화시키는 것을 특징으로 하는 성막 장치.
  11. 제 10 항에 있어서,
    상기 제어부는, 상기 금속 카보닐 원료의 분해를 억제하는 가스의 분압을 상기 제 1 분압과 상기 제 2 분압의 사이에서 변화시키고 있는 동안, 상기 배기계를 제어해서 처리용기의 압력을 실질적으로 일정하게 유지하는 것을 특징으로 하는 성막 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2010159447A (ja) * 2009-01-07 2010-07-22 Jsr Corp コバルト膜の形成方法
JP2010177262A (ja) * 2009-01-27 2010-08-12 Panasonic Corp 半導体装置の製造方法
TWI491759B (zh) * 2009-03-17 2015-07-11 Advanced Tech Materials 利用輔助性金屬物種以沉積釕的方法與組成物
JP2012117127A (ja) * 2010-12-02 2012-06-21 Sumitomo Heavy Ind Ltd 成膜装置、成膜基板製造方法、および成膜基板
CN102140625B (zh) * 2011-01-05 2013-07-17 景德镇陶瓷学院 一种采用羰基钨为前驱体制备用于聚变堆中面向等离子体钨涂层的方法
JP5938164B2 (ja) * 2011-02-21 2016-06-22 東京エレクトロン株式会社 成膜方法、成膜装置、半導体装置及びその製造方法
WO2013177326A1 (en) 2012-05-25 2013-11-28 Advanced Technology Materials, Inc. Silicon precursors for low temperature ald of silicon-based thin-films
US8736056B2 (en) * 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
JP5531120B1 (ja) * 2013-01-21 2014-06-25 田中貴金属工業株式会社 ドデカカルボニルトリルテニウムの製造方法
WO2014124056A1 (en) 2013-02-08 2014-08-14 Advanced Technology Materials, Inc. Ald processes for low leakage current and low equivalent oxide thickness bitao films
JP5732512B2 (ja) 2013-10-29 2015-06-10 田中貴金属工業株式会社 ドデカカルボニルトリルテニウムの製造方法及び製造装置
JP5876108B2 (ja) * 2014-06-04 2016-03-02 田中貴金属工業株式会社 ドデカカルボニルトリルテニウムの精製方法
US10100407B2 (en) * 2014-12-19 2018-10-16 Lam Research Corporation Hardware and process for film uniformity improvement
JP2016173392A (ja) * 2015-03-16 2016-09-29 株式会社東芝 光反射型リソグラフィマスク、その製造方法、マスクデータの生成方法、およびマスクブランク
CN108886092A (zh) * 2016-03-30 2018-11-23 英特尔公司 用于垂直磁隧道结(pMTJ)的应变工程的方式以及所得到的结构
US9947621B2 (en) 2016-08-05 2018-04-17 International Business Machines Corporation Structure and method to reduce copper loss during metal cap formation
KR20230028471A (ko) 2020-07-01 2023-02-28 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
JP2022094569A (ja) 2020-12-15 2022-06-27 東京エレクトロン株式会社 基板処理装置及び基板処理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004346401A (ja) * 2003-05-23 2004-12-09 Tokyo Electron Ltd 成膜方法
JP2006005190A (ja) 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2789922B2 (ja) * 1992-03-12 1998-08-27 三菱マテリアル株式会社 Ｃｖｄ法による金膜の形成方法
JPH0778809A (ja) * 1993-09-07 1995-03-20 Hitachi Ltd 絶縁膜生成方法及び装置
JP3052278B2 (ja) * 1994-11-09 2000-06-12 日本電信電話株式会社 配線用銅薄膜の形成方法とそれを用いた半導体装置の製造方法
JP2001068468A (ja) * 1999-08-30 2001-03-16 Tokyo Electron Ltd 成膜方法
JP2002231656A (ja) * 2001-01-31 2002-08-16 Hitachi Ltd 半導体集積回路装置の製造方法
JP4032872B2 (ja) * 2001-08-14 2008-01-16 東京エレクトロン株式会社 タングステン膜の形成方法
US7427426B2 (en) * 2002-11-06 2008-09-23 Tokyo Electron Limited CVD method for forming metal film by using metal carbonyl gas
US6974768B1 (en) * 2003-01-15 2005-12-13 Novellus Systems, Inc. Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
JP3956049B2 (ja) * 2003-03-07 2007-08-08 東京エレクトロン株式会社 タングステン膜の形成方法
CA2437343A1 (en) * 2003-08-08 2005-02-08 Reinhart Weber Hollow nickel shapes by vapour deposition
US7300869B2 (en) * 2004-09-20 2007-11-27 Lsi Corporation Integrated barrier and seed layer for copper interconnect technology
US7270848B2 (en) * 2004-11-23 2007-09-18 Tokyo Electron Limited Method for increasing deposition rates of metal layers from metal-carbonyl precursors
US7279421B2 (en) * 2004-11-23 2007-10-09 Tokyo Electron Limited Method and deposition system for increasing deposition rates of metal layers from metal-carbonyl precursors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004346401A (ja) * 2003-05-23 2004-12-09 Tokyo Electron Ltd 成膜方法
JP2006005190A (ja) 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置

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