KR100451279B1 - 구리 배선 - Google Patents

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Abstract

본 발명에서 개시되는 구리 또는 구리 합금층을 포함하는 구리 배선은, 구리 또는 구리 합금 결정립의 50 % 이상이 쌍정을 형성한다. 그 결과, 본 발명의 구리 배선은 신뢰성이 높고, 제조 비용이 낮다.

Description

구리 배선{COPPER WIRING}
구리 또는 구리에 주석 등을 첨가한 구리 합금은 알루미늄 또는 알루미늄 합금보다 저항이 낮고, 마이그레이션 (일렉트로 마이그레이션 또는 스트레스 마이그레이션) (Electro migration 또는 stress migration) 에 대해서 높은 내성을 갖기 때문에, 알루미늄을 대체하는 고성능 및 고신뢰도를 가지는 LSI 용 배선으로서 집적 회로의 배선으로 사용되고 있다.
알루미늄계 배선의 경우, 배선의 신뢰성을 향상시키기 위해서 대입경의 막 및 <111> 우선 배향 막을 제조하려는 노력이 이루어져 왔다. 본질적으로, 대입경이고 <111> 우선 배향 막의 적용은 원자의 마이그레이션 속도가 큰 입계를 감소시키는 효과를 가진다.
일반적으로, 입계를 형성하는 인접 결정립 사이에 배향의 차이 (미스오리엔테이션) (Misorientation) 가 크고 양 결정립 사이에 특정한 배향 관계가 없는 랜덤 입계 (Random grain boundary) 또는 배향 관계가 약한 입계 (대응 입계 (Coincident grain boundary) 에서의 대응 격자점 밀도의 역수로서 정의되는 ∑값이 큰 입계) 를 통과하는 원자의 마이그레이션 속도는, 격자 또는 ∑값이 낮은 대응 입계를 통과하는 경우에 비하여 매우 크다.
따라서, 입계를 통과하는 마이그레이션이 지배적인 전원선용 배선과 같은 폭이 넓은 배선 (일반적으로, 평균 입경보다 넓은 배선 또는 돌담상 입계 구조 (Polygranular grain boundary structure) 배선이라 칭함) 에서, 이러한 원자의 마이그레이션 속도가 큰 입계를 감소시키는 것은 마이그레이션 내성을 향상시키는 기본 방법 중의 하나이다.
배선 폭이 평균 입경보다 작아지면, 배선의 입계 구조는 돌담상 입계부와 죽상 입계 (Bamboo grain boundary) 부 (배선의 길이 방향으로 대나무 마디와 같이 입계가 배치되는 부분) 가 혼재된 유사 죽상 입계 구조 (Near-bamboo grain boundary structure) 가 되고, 더욱 미세한 배선에서는 돌담상 입계부를 거의 포함하지 않는 죽상 입계 구조가 된다. 기본적으로, 유사 죽상 입계 구조 배선의 마이그레이션 내성은 돌담상 입계부의 입계를 통과하는 마이그레이션 속도에 의해 지배된다.
그러나, 죽상 입계 배선에서 배선 길이 방향으로 연속된 입계는 존재하지 않기 때문에, 기본적으로, 원자의 장거리 마이그레이션은 배선 금속과 절연막 사이의 계면 또는 다층으로 적층된 배선 금속 사이의 계면을 통과하는 마이그레이션에 의해 지배된다.
또한, 배선 내부로부터 계면으로의 단거리 마이그레이션에 대해서, 죽상 입계를 통과하는 성분이 크다고 추정되기 때문에, 돌담상 배선과 같이 효과적이지는않지만, 이 경우에도 작은 ∑값을 가지는 대응 입계를 증가시키는 것, 즉 <111> 배향성을 높이는 것이 마이그레이션 내성의 향상에 효과적이라고 추정된다.
마이그레이션 내성은 상기의 마이그레이션 속도뿐만 아니라, 보이드 생성의 경향성 정도 및 생성 위치에 의존한다. 보이드는 입계와 배선 표면 (측면 또는 저면을 포함) 과의 교점에서 발생하기 쉽다. 특히, 랜덤 입계나 큰 ∑값을 가지는 대응 입계가 표면과 교차하는 부분에서는 보이드가 발생하기 쉽기 때문에, <111> 배향성을 높여 그러한 입계를 감소시키는 것도 마이그레이션 내성의 개선에 효과적이라고 추정된다.
유사하게, 마이그레이션 내성을 개선하기 위해서, 구리 배선에서도 대입경막을 사용하는 것 (일본 특개평 5-315327호) 과 대입경 및 <111> 우선 배향을 가지는 막을 형성하는 방법 (일본 특개평 1-125954호) 이 보고되고 있다. 또한, <111> 배향율이 90 % 이상인 구리막의 사용은 Cu 배선의 내산화성을 향상시키거나 (일본 특개평6-275617호), 마이그레이션 내성을 향상시킨다 (일본 특개소 61-27656호) 는 보고가 있다.
그러나, 본 발명자들은, 구리 배선의 경우 1 방향으로 강한 배향과 동시에, 대입경을 가지는 막을 형성하는 것이 알루미늄 배선의 경우와 같이 용이하지 않으며, 그 때문에 특수한 제조 공정을 도입하거나 제조 공정 조건을 좁은 범위로 한정해야 하는 문제점을 발견하였다.
본 발명은 신뢰성이 높고 제조가 용이한 구리 또는 구리 합금을 사용한 배선에 관한 것이다.
도 1 내지 도 4 는 본 발명의 제 1 내지 제 4 실시예인 막에서의 쌍정 상태를 각각 나타내는 도면이다.
본 발명의 목적은, 종래 기술에서 요구되는 바와 같은 제조가 어렵고 매우강하게 1 방향으로 배향된 막을 사용하지 않고, 신뢰성이 높고 제조가 용이한 구리 또는 구리 합금을 포함하는 배선을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은 구리 또는 구리 합금층을 포함하는 배선으로서, 구리 또는 구리 합금 결정립의 50 % 이상이 쌍정 (雙晶) 을 형성하는 것을 특징으로 하는 배선을 제공한다.
따라서, 본 발명은 신뢰성이 높고 제조 비용이 낮은 구리 또는 구리 합금 배선을 제공할 수 있다.
통상적으로, 구리의 쌍정에서 {111} 면들 중 1 개는 정합 쌍정 계면 (Coherent twin boundary) 을 형성한다 (여기서는, 정합 쌍정 계면도 결정립계로 간주하고 결정립을 정의함). 본질적으로, 이러한 정합 쌍정 계면을 통과하는 원자의 일렉트로 마이그레이션 속도는 결정 격자를 통과하는 경우와 동일한 정도로 작으므로, 신뢰성의 관점에서 이 쌍정 계면은 거의 그 존재를 무시할 수 있으며, 쌍정을 형성하는 2 개의 결정립은 실제 1 개의 큰 결정립으로 간주할 수 있다.
즉, 효과적으로 대입경화가 실현된다. 큰 돌담상 입계 구조 배선에서 결정립이 커지면, 배선 폭이 평균 입경보다도 배선 길이 방향으로 연속하는 입계의 수가 감소하고, 마이그레이션 속도가 저하하기 때문에, 보다 현저한 일렉트로 마이그레이션 내성의 향상을 이룰 수 있다.
또한, 배선 폭이 평균 입경 이하인 유사 죽상 혹은 죽상 입계 배선에서도, 돌담상 입계 배선의 정도는 아니지만, 근거리의 마이그레이션이 감소하기 때문에, 마이그레이션 내성이 향상된다.
또한, 쌍정의 형성은 막 전체의 입계 에너지의 감소를 초래한다. 즉, 에너지가 높은 입계가 소멸되고, 에너지가 낮은 입계와 쌍정 입계가 형성된다. 따라서, 쌍정 입계 이외의 입계들의 에너지가 감소한다.
입계 에너지가 낮은 입계는 기본적으로 ∑값이 낮은 입계이고, 그러한 입계를 통과하는 원자의 일렉트로 마이그레이션 속도는 입계 에너지가 높은 입계를 통과하는 원자의 일렉트로 마이그레이션 속도보다 작은 것으로 추정된다. 즉, 쌍정의 형성은, 효과적으로 대입경화함으로써 랜덤 입계를 감소시킬 뿐만 아니라, 쌍정 계면 이외의 입계에서도 입계의 일렉트로 마이그레이션 속도를 감소시킬 것으로 기대된다.
또한, 입계 에너지가 낮은 경우, 종종 보이드의 생성 장소가 되는 입계와 표면의 교점에서도 보이드의 생성이 어려워져, 마이그레이션 내성의 향상이 기대된다. 이 효과는 돌담상 입계 배선 뿐만 아니라, 배선 폭이 평균 입경보다도 작은 유사 죽상 입계 또는 죽상 입계 배선에서도 바람직한 결과를 실현한다.
또한, 본 발명자들은, 2 개의 배향 (각각, A 및 B 로 함) 을 가지는 쌍정 A/B 가 A/B/A …와 같이 순차대로 반복되는 구조를 종종 형성하는 것을 발견하였다 (도 1 의 결정립 (1 및 2) 에 해당한다. 이 경우, 결정립 (1 및 2) 의 배향은각각 <111> 및 <511> 배향이었지만, 다른 배향의 조합도 관찰됨). 이러한 구조는 실제 매우 큰 결정립으로 간주할 수 있다. 또한, 구리의 경우, 쌍정 입계의 형성 에너지가 낮기 때문에, 대분분의 결정립이 이러한 2 개의 방향으로 우선 배향하고, 쌍정 관계에 있는 막을 용이하게 형성할 수 있어, 종래와 같이 강한 <111> 배향막을 형성하는 경우에 비하여, 막의 제조가 현저하게 용이해진다.
이하, 본 발명에 따른 구리 또는 구리 합금층을 포함하는 배선의 제조 방법을 설명한다.
우선, 전기 도금법, 화학 기상 증착 (CVD) 법, 스퍼터링법 등에 의해 구리 또는 구리 합금막 (구리계 막이라고도 기재함) 을 성막한다. 구리 또는 구리 합금 결정립의 50 % 이상이 쌍정을 형성하도록, 얻어진 구리계 막을 열처리한다.
예컨대, 이하의 순서에 의해 열처리를 실시한다. 우선, 가열로에 구리계 막이 형성된 기판을 배치하고, 질소, 헬륨, 아르곤 등의 구리계 막과 반응하지 않는 가스 (불활성 가스) 로 가열로 내를 충만시킨다. 그 후, 가열로를 승온시켜 기판 온도를 80 ∼ 120 ℃ 의 범위로 한다. 또한, 이하의 공정은 모두 불활성 가스 환경 하에서 실시된다.
다음으로, 승온 속도를 제어하면서 기판 온도를 증가시킨다. 승온 속도는 얻어지는 결정립의 구조에 영향을 주기 때문에, 구리 또는 구리 합금 결정립의 50 % 이상이 쌍정을 형성하기 위해서, 승온 속도는, 바람직하게는 1 ℃/분 이상이고, 더욱 바람직하게는 5 ℃/분 이상이다. 또한, 이 승온 속도는, 바람직하게는 50 ℃/분 이하이고, 더욱 바람직하게는 30 ℃/분 이하이다.
기판 온도가 목표 온도에 도달된 후, 기판 온도가 목표 온도의 ±5 ℃ 의 범위 내가 되도록 온도를 조절한다. 목표 온도는 얻어지는 결정립의 구조에 영향을 주기 때문에, 구리 또는 구리 합금 결정립의 50 % 이상이 쌍정을 형성하기 위해서, 기판 온도는, 바람직하게는 180 ℃ 이상이고, 더욱 바람직하게는 200 ℃ 이상이다. 또한, 이 기판 온도는, 바람직하게는 500 ℃ 이하이고, 더욱 바람직하게는 400 ℃ 이하이다. 또한, 목표 온도에서의 유지 시간은 구리계 막의 면적에 의존하여 설정되지만, 통상 5 분 이상 10 시간 이하가 된다.
목표 온도에서의 열처리 종료 후에, 강온 속도를 제어하면서 기판 온도를 강온한다. 강온 속도의 절대값은 얻어지는 결정립의 구조에 영향을 주기 때문에, 구리 또는 구리 합금 결정립의 50 % 이상이 쌍정을 형성하기 위해서, 강온 속도의 절대값은, 바람직하게는 1 ℃/분 이상이고, 더욱 바람직하게는 5 ℃/분 이상이다. 또한, 강온 속도의 절대값은, 바람직하게는 50 ℃/분 이하이고, 더욱 바람직하게는 30 ℃/분 이하이다.
화학 기계 연마법 (CMP), 습식 에칭법 및 건식 에칭법 등의 배선 공정에 의해, 이상의 방법으로 얻은 구리계 막을 배선으로 제조한다.
또한, 이상에서는 열처리 후의 배선 공정에 관한 실시예를 나타냈지만, 배선 공정에 의해 배선을 형성한 후에 열처리를 실시할 수도 있다. 후자의 방법을 택하는 경우, 열처리에서 목표 온도의 유지 시간이 배선 폭에 의존하여 최적화되므로, 배선 폭이 넓은 경우에는 유지 시간을 길게 한다.
상기의 제조 방법에서, 구리 배선의 경우에는 대입경을 가지며 동시에 1 방향으로 강한 배향을 가지는 막을 형성하는 것이 알루미늄의 경우와 같이 용이하지 않지만, 특수한 제조 공정을 추가로 도입하거나 제조 공정의 조건을 좁은 범위로 한정할 필요는 없다.
그리고, 상기와 같은 제조 방법에 의해, 구리계 막 내의 쌍정은 정합 쌍정 계면을 형성한다. 본질적으로, 이러한 정합 쌍정 계면을 통과하는 원자의 일렉트로 마이그레이션 속도가 결정 격자를 통과한 경우와 동일한 정도로 작고, 신뢰성의 관점에서 이 쌍정 계면의 존재를 거의 무시할 수 있으므로, 쌍정을 형성하는 2 개의 결정립을 실제 하나의 큰 결정립으로 간주할 수 있어, 효과적으로 대입경화가 실현된다. 결정립경의 확대는 입계수의 감소에 의해 마이그레이션 속도를 저하시킨다. 또한, 쌍정 형성에 의해, 입계 에너지가 감소한다. 입계 에너지의 감소는 입계부의 보이드 생성 확률을 감소시킨다. 이들 효과에 의해, 일렉트로 마이그레이션 내성의 향상이 실현된다.
이하, 본 발명을 실시예에 의해 구체적으로 설명한다.
실시예 1
제 1 실시예로서, 탄탈륨 장벽막 및 콜리메이션 스퍼터링 (Collimation sputtering) 으로 형성된 구리 시드 (Seed) 층을 사용한 구리 시드층/탄탈륨/실리콘 산화물/실리콘 기판 상에 전기도금된 <511> 배향 구리막 (막 (1)) 에 대한 결과를 설명한다.
도 1 은 구리막의 도금 후, 210 ℃ 의 목표 온도 및 질소가스 분위기에서 30 분간 열처리를 실시한 막에 대해서, 전자선 후방 산란 회절 (Electron back-scatter diffraction, 이하 약칭인 EBSD 도 사용함) 법에 의해 측정된 결정립 맵의 일부를 나타낸다.
또한, 기판 온도를 100 ℃ 까지 증가시킨 후, 10 ℃/분의 승온 속도로 210 ℃ 로 더 증가시켰다. 또한, 210 ℃ 에서 30 분 유지한 후, 15 ℃/분의 냉각 속도로 냉각하였다.
EBSD 분석에서, 각 결정립의 배향을 측정할 수 있었으며, 또한 그 분석 결과를 이용하여 각 결정립 사이의 미스오리엔테이션을 산출할 수 있었다. 이 기술의 상세에 대해서는, V. Randle 저 Microtexture Determination and Its Applications (London 소재 The Institute of Materials, 1992) 를 참조한다.
도 1 의 모든 결정립 사이의 쌍정 관계를 조사한 결과, 도 1 에 나타낸 2 이상의 측정점 (본 실시예에서는 0.04 ㎛2이상) 의 크기의 결정립에서는 50 개 중 46 개 (92 %) 의 결정립이 쌍정 관계에 있는 것을 알 수 있었다.
도 1 은, 인접하는 결정립계가 서로 쌍정 관계에 있는 입계는 흰 선으로, 쌍정 관계가 없는 결정립 사이는 검은 선으로 나타낸다. 대부분의 결정립이 흰 선으로 나타낸 쌍정 계면인 것을 알 수 있다.
이러한 결정립 맵으로부터, <100>, <110>, <111> 및 <511> 배향의 결정립의 표면적을 비교하면, 이 막에서는 <100> 배향립이 0 %, <110> 배향립이 2 %, <111> 배향립이 20 %, <511> 배향립이 56 %, 기타 배향립 (측정 불가능 영역을 포함) 이 22 % 이하로 <511> 배향립이 지배적이었다.
실시예 2
제 2 실시예로서, 롱스로우 스퍼터링 시드 (Long throw sputtering seed) 상에 전기 도금된 <111> 배향막 (막 (2)) 에 대한 결과를 설명한다. 이 결과는 상온에서 2000 시간 방치 후에 측정한 것이지만, 도 2 에 나타낸 쌍정 계면으로부터 알 수 있듯이, 이 시료에서도 거의 모든 큰 결정립은 쌍정을 동반하고 있다.
그러나, 이 막의 경우, <111> 배향립이 30 %, <511> 배향립이 23 %, <110> 배향립이 8 %, <100> 배향립이 7 %, 기타 배향의 결정립이 32 % 로, 상기 도금 구리막 (1) 과 다른 배향성을 가진다.
또한, 구리, 탄탈륨, 갈륨 등의 이온을 주입한 구리막에서는, <100> 배향립이 증가하였지만, 그들 막에 있어서도 결정립의 50 % 이상이 쌍정을 형성하고 있는 것을 확인할 수 있었다.
실시예 3
제 3 실시예로서, 도 3 은 표준 매립 배선 형성법을 사용하여 제작한 매립 배선에 대한 결과를 나타낸다. 이 실시예는 폭 5 ㎛ 의 배선에 대한 결과이지만, 패터닝을 하지 않은 막 (베타막) 의 경우와 같이, 측정된 결정립의 50 % 이상이 쌍정 관계에 있는 것을 확인할 수 있었다. 또한, 매립 배선의 경우, 베타막에서의 측정 결과에 비하여 측정할 수 없는 영역 (도 3 에서의 최소 치수의 점형상 영역) 이 많지만, 이것은 화학 기계 연마 (CMP) 법에 의해 배선 패턴을 형성할 때 생긴 연마 손상 등에 의한 것이라고 추정된다.
실시예 4
제 4 실시예로서, 도 4 는 배선 폭이 평균 입경보다 작은 배선 (폭 0.56 ㎛) 의 배선 길이 방향으로 평행한 단면에서의 측정 결과를 나타낸다. 본 실시예에서도, 90 % 이상의 결정립이 쌍정 관계에 있었다. 이 입계의 단면도가 나타내는 배선 구조는 유사 죽상 입계 구조이지만, 배선 표면 상의 측정 결과에서도 유사 죽상 입계 구조를 나타낸다. 또한, EBSD 분석 데이터의 해석으로부터, 도 1 에 나타낸 바와 같은 다중 쌍정 구조가 존재하고, 죽상 입계부의 많은 쌍정 계면이 정합 계면이라는 결론을 얻었다.
이 결과는, 본 실시예의 배선에서 배선 중앙의 보이드 생성율이 감소하는 것을 시사한다. 또한, 도 4 에서 배선 단면이 일정하지 않고 굴곡지는 것은, EBSD 분석 동안 배선 주위 절연막의 대전에 의해 전자선의 드리프트 (Drift) 가 발생한 것에 기인한다.
실시예 1 및 실시예 2 의 막과 동일 조건으로 형성한 2 종류의 도금 구리막을 사용하고, 집적 회로의 표준 매립 배선 형성법을 사용하여, 배선 폭이 평균 입경보다도 큰 배선 (배선 폭 8 ㎛) 과 작은 배선 (배선 폭 0.4 ㎛) 의 매립 배선을 제조하였다. 제조한 배선을 온도 275 ℃, 전류 밀도 2 MA/㎠ 에서 일렉트로 마이그레이션 시험을 실시하였다. 그 결과, 표 1 에 나타낸 바와 같이, 기준값으로서 사용한 알루미늄 배선에 비하여, 두꺼운 배선은 약 10 배, 얇은 배선은 약 2.5 배의 수명을 가져, 모든 막에서 높은 신뢰성을 얻었다.
이상의 결과를 표 1 에 나타내었다.
일렉트로 마이그레이션 수명 (T50)
종류 수명(T50)
배선 폭 8 ㎛ 배선 폭 0.4 ㎛
막 (1) 580 시간 290 시간
막 (2) 620 시간 310 시간
알루미늄 배선 50 시간 120 시간
T50 : 50 % 불량 발생 시간
본 실시예의 배선을 구성하는 결정립의 50 % 이상이 쌍정을 형성한다. 그 결과, 마이그레이션에 악영향을 미치는 결정립계가 감소하여, 마이그레이션 내성이 향상된 것으로 추정된다.
본 발명자들은, 전기 도금 조건을 일정하게 하여 실시예를 설명하였지만, 전기 도금 조건, 시드 재료 및 그 제조 조건 모두가 막의 배향 및 쌍정의 배향에 영향을 미치지만, 쌍정의 형성에는 큰 영향을 주지 않는 것을 발견하였다.
본 실시예는 도금 매립 배선을 사용하여 설명하였지만, 본 발명은 도금 매립 배선에 한정되지 않으며, 화학 기상 증착 (CVD) 법 또는 스퍼터링법 등의 구리막 증착 방법이나 건식 에칭 등의 방법에 의해 형성되는 종래의 배선에 대해서도 적용할 수 있음은 자명하다.

Claims (11)

  1. 구리층 또는 구리 합금층을 포함하는 배선으로서, 상기 구리 또는 구리 합금의 결정립의 50 % 이상은 쌍정을 형성하는 것을 특징으로 하는 구리 배선.
  2. 제 1 항에 있어서,
    상기 배선의 폭은 상기 구리 또는 구리 합금으로 이루어진 쌍정을 형성하는 결정립의 평균 입경보다 큰 것을 특징으로 하는 구리 배선.
  3. 제 1 항에 있어서,
    상기 배선의 폭은 상기 구리 또는 구리 합금으로 이루어진 쌍정을 형성하는 결정립의 평균 입경보다 작은 것을 특징으로 하는 구리 배선.
  4. 제 1 항에 있어서,
    상기 구리 또는 구리 합금으로 이루어진 쌍정에서, {1 1 1} 면들 중 1 개를 가지는 쌍정 계면은 정합 형성되는 것을 특징으로 하는 구리 배선.
  5. 제 1 항에 있어서,
    상기 구리 배선은 돌담상 입계 구조 (Polygranular grain boundary structure), 유사 죽상 입계 구조 (Near-bamboo grain boundary structure) 또는 죽상 입계 구조 (Bamboo grain boundary structure) 를 포함하는 것을 특징으로 하는 구리 배선.
  6. 구리 배선의 제조 방법으로서,
    (a) 기판 상에 구리막 또는 구리 합금막을 형성하는 단계, 및
    (b) 일정 가열 속도로 목표 온도까지 기판 온도를 증가시키는 단계를 포함하는 것을 특징으로 하는 구리 배선의 제조 방법.
  7. 제 6 항에 있어서,
    상기 일정 가열 속도는 1 ℃/분 이상이고, 50 ℃/분 이하로 설정되는 것을 특징으로 하는 구리 배선의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제조 방법은 (c) 기판 온도가 목표 온도에 도달한 후, 유지 시간 동안 목표 온도에서 기판 온도를 유지시키는 단계를 더 포함하는 것을 특징으로 하는 구리 배선의 제조 방법.
  9. 제 8 항에 있어서,
    상기 기판 온도는 180 ℃ 이상이고, 500 ℃ 이하로 설정되며, 상기 유지 시간은 5 분 이상이고, 10 분 이하로 설정되는 것을 특징으로 하는 구리 배선의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제조 방법은 (d) 상기 유지 시간 동안 상기 기판 온도에서 상기 기판 온도를 유지시킨 후, 일정 냉각 속도로 상기 기판 온도를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 구리 배선의 제조 방법.
  11. 제 10 항에 있어서,
    상기 일정 냉각 속도는 1 ℃/분 이상이고, 50 ℃/분 이하로 설정되는 것을 특징으로 하는 구리 배선의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4455214B2 (ja) * 2004-08-05 2010-04-21 Necエレクトロニクス株式会社 半導体装置およびその製造方法
US7525152B2 (en) * 2006-03-02 2009-04-28 Freescale Semiconductor, Inc. RF power transistor device with metal electromigration design and method thereof
US7566653B2 (en) * 2007-07-31 2009-07-28 International Business Machines Corporation Interconnect structure with grain growth promotion layer and method for forming the same
JP5135002B2 (ja) * 2008-02-28 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US7696093B2 (en) * 2008-08-12 2010-04-13 Advanced Micro Devices, Inc. Methods for forming copper interconnects for semiconductor devices
TWI432613B (zh) 2011-11-16 2014-04-01 Univ Nat Chiao Tung 電鍍沉積之奈米雙晶銅金屬層及其製備方法
TWI476878B (zh) 2012-05-10 2015-03-11 Univ Nat Chiao Tung 包含有具優選方向成長之CuSn晶粒之電性連接結構及其製備方法
TWI455663B (zh) * 2012-10-16 2014-10-01 Univ Nat Chiao Tung 具有雙晶銅線路層之電路板及其製作方法
TWI490962B (zh) * 2013-02-07 2015-07-01 Univ Nat Chiao Tung 電性連接結構及其製備方法
CN104979356B (zh) * 2014-04-01 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及切断其中存储单元区块连接的方法
TWI507548B (zh) * 2014-07-24 2015-11-11 Univ Nat Chiao Tung 具有優選排列方向之金膜、其製備方法、及包含其之接合結構
CN106298634A (zh) * 2015-05-15 2017-01-04 中国科学院金属研究所 一种定向生长纳米孪晶铜的通孔填充方法及其应用
US9761523B2 (en) * 2015-08-21 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure with twin boundaries and method for forming the same
US20190136397A1 (en) * 2017-11-08 2019-05-09 Rohm And Haas Electronic Materials Llc Electroplated copper
WO2023116715A1 (zh) * 2021-12-21 2023-06-29 中国科学院深圳先进技术研究院 一种孪晶铜材料和混合键合结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6127656A (ja) 1984-07-18 1986-02-07 Hitachi Ltd 配線構造体
JPH01125954A (ja) 1987-11-11 1989-05-18 Hitachi Ltd 配線材料の製造法
JP2839579B2 (ja) 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
JPH03166731A (ja) 1989-11-27 1991-07-18 Hitachi Ltd 銅又は銅合金の配線方法及び構造
JPH04326521A (ja) * 1991-04-26 1992-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH05315327A (ja) 1992-02-10 1993-11-26 Tadahiro Omi 半導体装置及びその製造方法
JP3119727B2 (ja) 1992-08-03 2000-12-25 キヤノン株式会社 画像形成装置
US5709958A (en) * 1992-08-27 1998-01-20 Kabushiki Kaisha Toshiba Electronic parts
US6001461A (en) * 1992-08-27 1999-12-14 Kabushiki Kaisha Toshiba Electronic parts and manufacturing method thereof
JPH06275617A (ja) 1993-03-24 1994-09-30 Hitachi Ltd 耐酸化性銅薄膜とその製法、並びにそれを用いた半導体装置
US5690752A (en) * 1993-06-14 1997-11-25 Santoku Metal Industry Co., Ltd. Permanent magnet containing rare earth metal, boron and iron
JPH11288937A (ja) * 1998-04-03 1999-10-19 Kobe Steel Ltd 銅系配線膜の形成方法
JP3166731B2 (ja) 1998-09-28 2001-05-14 ダイキン工業株式会社 空気調和装置
JP3631392B2 (ja) * 1998-11-02 2005-03-23 株式会社神戸製鋼所 配線膜の形成方法

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