JP2674473B2 - 配線構造 - Google Patents
配線構造Info
- Publication number
- JP2674473B2 JP2674473B2 JP5184562A JP18456293A JP2674473B2 JP 2674473 B2 JP2674473 B2 JP 2674473B2 JP 5184562 A JP5184562 A JP 5184562A JP 18456293 A JP18456293 A JP 18456293A JP 2674473 B2 JP2674473 B2 JP 2674473B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- tungsten
- aluminum film
- aluminum
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の配線構
造に関し、特に化学気相成長タングステン膜とアルミ膜
との積層配線構造に関する。
造に関し、特に化学気相成長タングステン膜とアルミ膜
との積層配線構造に関する。
【０００２】
【従来の技術】従来、集積回路の配線構造としては、ス
トレスマイグレーション対策としてスパッタ法で形成さ
れるＣｕ含有のＡｌとバリアメタルとの積層構造が使わ
れている。ここで、バリアメタルとしては窒化チタン又
はチタン含有のタングステン又はタングステンが一般的
であり、これらはスパッタ法で形成される。
トレスマイグレーション対策としてスパッタ法で形成さ
れるＣｕ含有のＡｌとバリアメタルとの積層構造が使わ
れている。ここで、バリアメタルとしては窒化チタン又
はチタン含有のタングステン又はタングステンが一般的
であり、これらはスパッタ法で形成される。
【０００３】一方、半導体集積回路装置の高集積化に伴
ない、配線間の接続孔、及び拡散領域と配線との接続孔
が微細化されている。この接続孔が微細化されていく
と、スパッタ法で形成されるＣｕ含有のＡｌとバリアメ
タルの被覆性が悪くなり断線することがある。
ない、配線間の接続孔、及び拡散領域と配線との接続孔
が微細化されている。この接続孔が微細化されていく
と、スパッタ法で形成されるＣｕ含有のＡｌとバリアメ
タルの被覆性が悪くなり断線することがある。
【０００４】この様な問題を解決するために、“１９９
０年ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄ
ｉｎｇ”のＰ１３３〜１４１掲載の論文「バリア・メタ
ル・エフェクツ・オン・エレクトロマイグレーション・
オブ・レイヤード・アルミニウム・メタリゼーション
（Ｂａｒｒｉｅｒ ｍｅｔａｌ ｅｆｆｅｃｔｓ ｏｎ
ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ ｏｆ ｌａｙｅｒ
ｅｄ Ａｌｕｍｉｎｕｍ ｍｅｔａｌｌｉｚａｔｉｏ
ｎ）」に示されているＣｕ含有のＡｌと化学気相成長タ
ングステンとの積層構造配線が注目されている。
０年ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄ
ｉｎｇ”のＰ１３３〜１４１掲載の論文「バリア・メタ
ル・エフェクツ・オン・エレクトロマイグレーション・
オブ・レイヤード・アルミニウム・メタリゼーション
（Ｂａｒｒｉｅｒ ｍｅｔａｌ ｅｆｆｅｃｔｓ ｏｎ
ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ ｏｆ ｌａｙｅｒ
ｅｄ Ａｌｕｍｉｎｕｍ ｍｅｔａｌｌｉｚａｔｉｏ
ｎ）」に示されているＣｕ含有のＡｌと化学気相成長タ
ングステンとの積層構造配線が注目されている。
【０００５】この構造は、図２の断面図に示すように、
シリコン基板１０上に層間膜２０を形成し、この層間膜
２１の上にＣＶＤによるタングステン層１３を形成し、
このタングステン層１３の上にアルミニウム層を形成し
ている。
シリコン基板１０上に層間膜２０を形成し、この層間膜
２１の上にＣＶＤによるタングステン層１３を形成し、
このタングステン層１３の上にアルミニウム層を形成し
ている。
【０００６】ここで化学気相成長タングステンを用いる
理由としては、図２に示す様に、このタングステン層１
３の接続孔内での被覆性が優れているから、Ａｌ層１４
が接続孔内で断線してても、タングステン層１３で、接
続され、特性上問題ないからである。
理由としては、図２に示す様に、このタングステン層１
３の接続孔内での被覆性が優れているから、Ａｌ層１４
が接続孔内で断線してても、タングステン層１３で、接
続され、特性上問題ないからである。
【０００７】
【発明が解決しようとする課題】この従来の配線構造の
場合は、ＣＶＤＷ表面の凹凸が激しいために、その上に
形成されたＡｌ層１４のグレインサイズが、スパッタ法
で形成されたバリアメタル上のＡｌのグレインサイズよ
りも小さくなり、エレクトロマイグレーション耐性が悪
くなることである。このエレクトロマイグレーションの
実際の評価結果を、次の表１に示す。
場合は、ＣＶＤＷ表面の凹凸が激しいために、その上に
形成されたＡｌ層１４のグレインサイズが、スパッタ法
で形成されたバリアメタル上のＡｌのグレインサイズよ
りも小さくなり、エレクトロマイグレーション耐性が悪
くなることである。このエレクトロマイグレーションの
実際の評価結果を、次の表１に示す。
【０００８】
【表１】
【０００９】この結果の様に、エレクトロマイグレーシ
ョン耐性は、化学気相成長（ＣＶＤ）のタングステン膜
との積層にすると悪くなる問題があった。なお、この場
合保管温度１５０℃、電流密度２×１０6 Ａ／ｃｍ2 で
ある。
ョン耐性は、化学気相成長（ＣＶＤ）のタングステン膜
との積層にすると悪くなる問題があった。なお、この場
合保管温度１５０℃、電流密度２×１０6 Ａ／ｃｍ2 で
ある。
【００１０】本発明の目的は、このような問題を解決
し、エレクトロマイグレーション耐性を向上させた配線
構造を提供することにある。
し、エレクトロマイグレーション耐性を向上させた配線
構造を提供することにある。
【００１１】
【課題を解決するための手段】本発明の配線構造の構成
は、半導体集積回路基板上に化学気相成長したタングス
テン膜と、このタングステン膜表面上に形成されたアル
ミニウム膜の表面に平坦化処理を施されその表面が平坦
化された第１のアルミニウム膜と、この第１のアルミニ
ウム膜表面に形成したアルミニウム膜以外の導電膜と、
前記アルミニウム膜以外の導電膜表面上に形成した第２
のアルミニウム膜とを有することを特徴とする。
は、半導体集積回路基板上に化学気相成長したタングス
テン膜と、このタングステン膜表面上に形成されたアル
ミニウム膜の表面に平坦化処理を施されその表面が平坦
化された第１のアルミニウム膜と、この第１のアルミニ
ウム膜表面に形成したアルミニウム膜以外の導電膜と、
前記アルミニウム膜以外の導電膜表面上に形成した第２
のアルミニウム膜とを有することを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例を製造工程順に説明
した断面図である。まず図１（ａ）のように、シリコン
基板１０上にシリコン酸化膜１１を形成する。次に、図
１（ｂ）のように、そのシリコン酸化膜１１上に１００
０オングストローム膜厚のタングステン１２をスパッタ
法で形成する。次に図１（ｃ）のようにスパッタしたタ
ングステン１２上に１０００オングストローム膜厚のＣ
ＶＤタングステン１３を形成する。このＣＶＤタングス
テン１３の形成はＷＦ6 とＨ2 ガスを用いた、減圧ＣＶ
Ｄにより行われる。
した断面図である。まず図１（ａ）のように、シリコン
基板１０上にシリコン酸化膜１１を形成する。次に、図
１（ｂ）のように、そのシリコン酸化膜１１上に１００
０オングストローム膜厚のタングステン１２をスパッタ
法で形成する。次に図１（ｃ）のようにスパッタしたタ
ングステン１２上に１０００オングストローム膜厚のＣ
ＶＤタングステン１３を形成する。このＣＶＤタングス
テン１３の形成はＷＦ6 とＨ2 ガスを用いた、減圧ＣＶ
Ｄにより行われる。
【００１３】さらに、図１（ｄ）によりＣＶＤタングス
テン１３上にＣｕ含有のアルミニウム１４を膜厚２００
０オングストローム、スパッタ装置にて形成する。引き
続き同一スパッタ装置内で、４００〜５００℃の熱処理
を行い、アルミニウムをリフローし、表面を平坦化す
る。そしてこのアルミニウム層１４の表面上に、図１
（ｅ）のようにチタン又は窒化チタン又はアングステン
といった導電層１５を１０００オングストロームの膜厚
でスパッタ法により形成する。最後に、その導電層１４
表面上に、図１（ｆ）のようにアルミ１５を２０００オ
ングストロームの膜厚でスパッタ法により形成し、その
後通常の微細加工技術により、配線を形成する。
テン１３上にＣｕ含有のアルミニウム１４を膜厚２００
０オングストローム、スパッタ装置にて形成する。引き
続き同一スパッタ装置内で、４００〜５００℃の熱処理
を行い、アルミニウムをリフローし、表面を平坦化す
る。そしてこのアルミニウム層１４の表面上に、図１
（ｅ）のようにチタン又は窒化チタン又はアングステン
といった導電層１５を１０００オングストロームの膜厚
でスパッタ法により形成する。最後に、その導電層１４
表面上に、図１（ｆ）のようにアルミ１５を２０００オ
ングストロームの膜厚でスパッタ法により形成し、その
後通常の微細加工技術により、配線を形成する。
【００１４】この配線のエレクトロマイグレーション耐
性は、表２に示す通り、アルミ膜を積層した場合には、
アルミ膜とＣＶＤＷ膜を積層した場合よりも改善され
る。
性は、表２に示す通り、アルミ膜を積層した場合には、
アルミ膜とＣＶＤＷ膜を積層した場合よりも改善され
る。
【００１５】
【表２】
【００１６】この表２において、保管温度１５０℃、電
流密度２×１６6 Ａ／ｃｍ2 である。
流密度２×１６6 Ａ／ｃｍ2 である。
【００１７】次に本発明の第２の実施例について説明す
る。本実施例は、第１の実施例の図１（ｃ）でタングス
テン層１３を形成した後、ＳＦ6 ガスを用いたプラズマ
エッチングにより、タングステン層１３の表面をエッチ
ングする。これによって、タングステン層１３の表面の
凹凸を減らし、その後は、図１（ｄ）以降のプロセスに
より配線を形成する。
る。本実施例は、第１の実施例の図１（ｃ）でタングス
テン層１３を形成した後、ＳＦ6 ガスを用いたプラズマ
エッチングにより、タングステン層１３の表面をエッチ
ングする。これによって、タングステン層１３の表面の
凹凸を減らし、その後は、図１（ｄ）以降のプロセスに
より配線を形成する。
【００１８】この第２の実施例は、第１の実施例に比べ
て、ＣＶＤＷ層１３の表面の凹凸が小さくなっているた
め、第１のＡｌ膜１４のグレインサイズが大きくなる。
そのためエレクトロマイグレーション耐性が、第１の実
施例の場合よりも向上するという利点がある。
て、ＣＶＤＷ層１３の表面の凹凸が小さくなっているた
め、第１のＡｌ膜１４のグレインサイズが大きくなる。
そのためエレクトロマイグレーション耐性が、第１の実
施例の場合よりも向上するという利点がある。
【００１９】
【発明の効果】以上説明したように本発明は、ＣＶＤＷ
の表面上に表面が平坦な第１のアルミ膜を形成した後、
導電層を一層設けて、第２のアルミ膜を形成しているた
め、第１のアルミ膜の細かいグレインサイズを第２のア
ルミ膜のグレインサイズが反映せずに大きくなる。従っ
て、アルミ膜とＣＶＤＷ層の積層配線よりも、エレクト
ロマイグレーション耐性が向上するという効果を有す
る。
の表面上に表面が平坦な第１のアルミ膜を形成した後、
導電層を一層設けて、第２のアルミ膜を形成しているた
め、第１のアルミ膜の細かいグレインサイズを第２のア
ルミ膜のグレインサイズが反映せずに大きくなる。従っ
て、アルミ膜とＣＶＤＷ層の積層配線よりも、エレクト
ロマイグレーション耐性が向上するという効果を有す
る。
【図１】本発明の第１の実施例を製造工程順に示す断面
図。
図。
【図２】従来技術の配線構造を説明する縦断面図。
１０ シリコン基板 １１ シリコン酸化膜 １２ （スパッタ）タングステン膜 １３ ＣＶＤＷ（タグステン）膜 １４ 第１アルミニウム膜 １５ 導電層（窒化チタン・タングステン） １６ 第２アルミニウム膜
Claims (2)
- 【請求項１】 半導体集積回路基板上に化学気相成長し
たタングステン膜と、このタングステン膜表面上に形成
されたアルミニウム膜の表面に平坦化処理を施されその
表面が平坦化された第１のアルミニウム膜と、この第１
のアルミニウム膜表面に形成したアルミニウム膜以外の
導電膜と、このアルミニウム膜以外の導電膜表面上に形
成した第２のアルミニウム膜とを有することを特徴とす
る配線構造。 - 【請求項２】 第１のアルミニウム膜が高温でリフロー
され、その表面が平坦化されたものである請求項１記載
の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184562A JP2674473B2 (ja) | 1993-07-27 | 1993-07-27 | 配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184562A JP2674473B2 (ja) | 1993-07-27 | 1993-07-27 | 配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745611A JPH0745611A (ja) | 1995-02-14 |
| JP2674473B2 true JP2674473B2 (ja) | 1997-11-12 |
Family
ID=16155384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184562A Expired - Fee Related JP2674473B2 (ja) | 1993-07-27 | 1993-07-27 | 配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674473B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202953A (ja) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | 半導体装置 |
| JPH0472733A (ja) * | 1990-07-13 | 1992-03-06 | Sharp Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-27 JP JP5184562A patent/JP2674473B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745611A (ja) | 1995-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4937652A (en) | Semiconductor device and method of manufacturing the same | |
| US5963827A (en) | Method for producing via contacts in a semiconductor device | |
| US6943111B2 (en) | Barrier free copper interconnect by multi-layer copper seed | |
| JP3353727B2 (ja) | 半導体装置の配線構造の形成方法 | |
| US20020008322A1 (en) | Enhanced barrier liner formation for via | |
| US5688718A (en) | Method of CVD TiN barrier layer integration | |
| US5911857A (en) | Method for forming metal wiring of semiconductor devices | |
| JP3244058B2 (ja) | 半導体装置の製造方法 | |
| JPH05144811A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP3133842B2 (ja) | 多層配線構造の製造方法 | |
| JPH0212859A (ja) | 多層配線の形成方法 | |
| JP2674473B2 (ja) | 配線構造 | |
| US6316132B1 (en) | Structure and method for preventing barrier failure | |
| US6566263B1 (en) | Method of forming an HDP CVD oxide layer over a metal line structure for high aspect ratio design rule | |
| JP2003218199A (ja) | 半導体装置の製造方法 | |
| JPH0851153A (ja) | 多層配線を有する半導体装置 | |
| JP3407516B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11297699A (ja) | 拡散バリア層およびその製造方法 | |
| JP3096551B2 (ja) | 半導体装置の製造方法 | |
| JP3731497B2 (ja) | 半導体装置及びその作製方法 | |
| KR19980084723A (ko) | 반도체 소자의 다층 금속배선 및 그 형성방법 | |
| JP3417193B2 (ja) | 半導体装置の製造方法 | |
| JPH08250495A (ja) | 積層配線膜の形成方法 | |
| JPH1140516A (ja) | 半導体装置の製造方法 | |
| JPH05243229A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970617 |
|
| LAPS | Cancellation because of no payment of annual fees |