KR19990003106A - 반도체 장치의 콘택 및 배선 형성 방법 - Google Patents

Abstract

본 발명은 콘택 프로파일을 향상시키고, 콘택 저항을 줄일 수 있는 반도체 장치의 콘택 및 배선 형성 방법에 관한 것으로, 반도체 기판상에 소정의 불순물 이온을 주입하여 상기 반도체 기판내에 접합영역을 형성하는 공정과, 상기 접합영역의 반도체 기판상에 배리어 도전막 패턴을 형성하는 공정과, 상기 배리어 도전막 패턴을 포함하여 반도체 기판상에 절연막을 형성하는 공정과, 상기 절연막을 식각 하여 상기 배리어 도전막 패턴의 일부가 노출되도록 콘택홀을 형성하는 공정과, 상기 콘택홀 양측벽의 에지부분은 둥글게 형성되고, 상기 콘택홀을 포함하여 상기 절연막상에 배선 도전막 패턴을 형성하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택홀 형성시 접합영역의 손상을 방지할 수 있고, 콘택홀의 배선 금속막 프로파일 및 스텝 카버리지를 향상시킬 수 있으며, 콘택 저항을 줄일 수 있다.

Description

반도체 장치의 콘택 및 배선 형성 방법(A Method of Forming Contacts and Interconnections of Semiconductor Device)

본 발명은 반도체 장치의 콘택 및 배선 형성 방법에 관한 것으로, 좀 더 구체적으로는 콘택 프로파일(contact profile)을 향상시키고, 콘택 저항(contact resistance)을 줄이는 반도체 장치의 콘택 및 배선 형성 방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라 콘택홀(contact hole) 크기 감소와 애스펙트 비(aspect ratio)의 증가로 인해 스퍼터링(sputtering) 방식으로 콘택홀 내부에 금속막을 균일하게 형성하는 것이 매우 어려워지고 있다.

도 1A 내지 도 1D는 종래의 반도체 장치의 콘택 및 배선 형성 방법을 순차적으로 나타낸 공정도이다.

도 1A를 참조하면, 종래의 반도체 장치의 콘택 및 배선 형성 방법은 먼저, 반도체 기판(10)상에 소정의 불순물 이온을 주입(implantation)하고, 이를 확산(diffusion)시켜 상기 반도체 기판(10)내에 접합영역(junction area)(12)을 형성한다.

다음, 상기 접합영역(12)을 포함하여 반도체 기판(10)상에 절연막(14)을 형성하고, 상기 접합영역(12)의 일부가 노출되도록 상기 절연막(14)을 식각 하여 콘택홀(16)을 형성한다.

이 때, 상기 콘택홀(16)의 양측벽은 돌출된 형태의 에지(edge)부분(17)이 형성된다. 이것은 일반적으로 상기 콘택홀(16)을 형성하기 위해 습식식각과 건식식각을 혼용하기 때문에 발생된다.

도 1B 내지 도 1C에 있어서, 상기 콘택홀(16)을 포함하여 상기 절연막(14)상에 얇은 배리어(barrier) 도전막(18)과 배선(interconnection) 도전막(20)을 순차적으로 형성한다.

마지막으로, 상기 배선 도전막(20)과 그 하부의 배리어 도전막(18)을 식각 하면 도 1D에 도시된 바와 같이, 배선 도전막 패턴(22) 및 배리어 도전막 패턴(24)이 형성된다.

이 때, 상기 콘택홀(16)을 포함하여 반도체 기판(10)상에 스퍼터링(sputtering) 방법으로 상기 도전막들(18, 20)을 형성했을 때, 상기 돌출된 에지부분(17)을 갖는 콘택홀(16)의 구조에 의해 상기 도전막들(18, 20)이 균일하게 형성되지 않아 스텝 카버리지(step coverage)를 저하시키는 문제점이 발생된다. 즉, 상기 콘택홀(16) 에지부분(17)에 상기 배선 도전막(20)이 두껍게 형성되고, 그 하부에는 얇게 형성된다.

또한, 상기 스텝 카버리지의 저하로 인해 상기 배선 도전막(20)의 전기적 이동(electromigration) 및 스트레스 이동(stress migration) 등의 특성이 현저하게 저하되는 문제점이 발생된다.

그리고, 상기 배리어 도전막(18)이 균일하게 형성되지 않으면 상기 콘택홀(16)의 콘택 저항이 증가되는 문제점이 발생된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택홀에 형성되는 금속막의 스텝 카버리지를 향상시킬 수 있고, 콘택 저항을 줄일 수 있는 반도체 장치의 콘택 및 배선 형성 방법을 제공함에 그 목적이 있다.

도 1A 내지 도 1D는 종래의 반도체 장치의 콘택 및 배선 형성 방법을 순차적으로 나타낸 공정도;

도 2A 내지 도 2F는 본 발명의 실시예에 따른 반도체 장치의 콘택 및 배선 형성 방법을 순차적으로 나타낸 공정도.

* 도면의 주요 부분에 대한 부호의 설명

10, 30 : 반도체 기판12, 32 : 접합영역

14, 36 : 절연막16, 38 : 콘택홀

18, 34 : 배리어 도전막20, 40 : 배선 도전막

22, 42 : 배선 도전막 패턴24, 35 : 배리어 도전막 패턴

(구성)

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 콘택 및 배선 형성 방법은, 반도체 기판상에 소정의 불순물 이온을 주입하여 상기 반도체 기판내에 접합영역을 형성하는 공정과; 상기 접합영역의 반도체 기판상에 배리어 도전막 패턴을 형성하는 공정과; 상기 배리어 도전막 패턴을 포함하여 반도체 기판상에 절연막을 형성하는 공정과; 상기 절연막을 식각 하여 상기 배리어 도전막 패턴의 일부가 노출되도록 콘택홀을 형성하는 공정과; 상기 콘택홀 양측벽의 에지부분은 둥글게 형성되고, 상기 콘택홀을 포함하여 상기 절연막상에 배선 도전막 패턴을 형성하는 공정을 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 배리어 도전막 패턴은, Ti 막, TiN 막, TiW 막, 그리고 W 막 중 하나 이상으로 형성된다.

이 방법의 바람직한 실시예에 있어서, 상기 배선 도전막 패턴은, Al 막, Cu 막, Au 막, 그리고 그 합금 중 어느 하나로 형성된다.

(작용)

본 발명에 의한 반도체 장치의 콘택 및 배선 형성 방법은 콘택 프로파일을 향상시키고, 콘택 저항을 감소시킨다.

(실시예)

이하, 도 2A 내지 도 2F를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2A 내지 도 2F는 본 발명의 실시예에 따른 반도체 장치의 콘택 및 배선 형성 방법을 순차적으로 나타낸 공정도이다.

도 2A를 참조하면, 반도체 기판(30)상에 소정의 불순물 이온(도면에 미도시)을 주입하고, 이를 확산시켜 상기 반도체 기판(30)내에 소오스/드레인 등의 접합영역(32)을 형성한다.

다음, 상기 반도체 기판(30)을 HF 등으로 세정(cleaning)한 후 상기 반도체 기판(30)상에 상기 접합영역(32)과 후속 공정으로 형성되는 배선 도전막(40)의 반응을 방지하기 위한 배리어 도전막(34)을 형성한다.

이 때, 상기 배리어 도전막(34)은, Ti 막, TiN 막, TiW 막, 그리고 W 막 중 하나 이상으로 형성하며, 여기서는 500Å 이하의 Ti 막과 1000Å 이하의 TiN 막을 연속(in situ) 증착하여 형성한다.

그리고, 상기 배리어 도전막(34)의 구조 안정화를 위해 약 450℃로 어닐링(annealing)을 수행한다.

상기 배리어 도전막(34)상에 포토레지스트 패턴(도면에 미도시)을 형성하여 상기 배리어 도전막(34)을 식각하고, 상기 포토레지스트 패턴(도면에 미도시)을 제거하면 도 2B에 도시된 바와 같이, 상기 접합영역(32)의 반도체 기판(30)상에 배리어 도전막 패턴(35)이 형성된다.

이 때, 상기 배리어 도전막 패턴(35)은 상기 접합영역(32)의 일부 또는 전체를 커버(cover)하도록 형성한다.

이와 같이, 절연막(36) 형성 전에 상기 배리어 도전막(34)을 형성함으로써, 균일한 두께의 배리어 도전막 패턴(35)을 얻을 수 있고, 콘택홀(38) 형성시 상기 접합영역(32)의 손상을 방지할 수 있다.

도 2C에 있어서, 상기 배리어 도전막 패턴(35)을 포함하여 반도체 기판(30)상에 절연막(36)을 형성한 후, 상기 절연막(36)을 식각 하여 상기 배리어 도전막 패턴(35)의 일부가 노출되도록 콘택홀(38)을 형성한다.

이 때, 상기 절연막(36)은, CVD 등의 방법으로 형성되는 층간절연막(InterLayer Dielectric)이고, 상기 절연막(36)의 식각은 일반적으로 습식식각과 건식식각을 함께 사용한다.

다음, 도 2D를 참조하면, 상기 콘택홀(38) 양측의 에지부분(39)이 둥글게 되도록 상기 절연막(36)을 식각 한다.

이 때, 상기 절연막(36)의 식각은 멀티 챔버 스퍼터(multi-chamber sputter) 장비 등을 사용하여 수행되는 RF 플라즈마(RF plasma) 식각이다. 이 식각공정을 통해, 상기 콘택홀(38) 양측의 에지부분(39) 즉, 상기 콘택홀(38) 형성시 습식식각과 건식식각을 함께 사용함으로써 형성된 돌출된 부분을 식각 하여 곡선 형태가 되도록 한다. 또한, 상기 콘택홀(36)의 에지부분(39) 식각시 상기 배리어 도전막 패턴(35)상의 자연 산화막이 제거된다.

그리고, 상기 RF 플라즈마에 의한 상기 접합영역(32)의 손상은 상기 배리어 도전막 패턴(35)으로 방지된다.

도 2E에 있어서, 진공(vacuum) 상태에서 연속(in-situ)으로 상기 콘택홀(38)을 포함하여 상기 절연막(36)상에 배선 도전막(40)을 형성한다.

이 때, 상기 배선 도전막(40)은, Al 막, Cu 막, Au 막, 그리고 그 합금 중 어느 하나로 형성되며 여기서는 Al 합금을 사용하여 형성한다.

마지막으로, 상기 배선 도전막(40)을 식각하고, 상기 배선 도전막(40)의 안정화를 위해 약 400℃에서 어닐링을 수행하면 도 2F에 도시된 바와 같이, 안정된 프로파일을 갖는 배선 도전막 패턴(42)이 형성된다.

상술한 바와 같은 반도체 장치의 콘택 및 배선 형성 방법은 콘택홀(38) 양측의 에지부분(39)을 곡선 형태로 식각 함으로써 상기 콘택홀(38)에 배선 도전막(40)이 균일한 두께로 형성되도록 한다. 또한, 상기 절연막(36) 형성 전에 균일한 두께의 배리어 도전막(34)을 형성하고, 상기 콘택홀(38) 양측 에지부분(39)의 식각시 상기 배리어 도전막(34)상의 자연 산화막이 제거되도록 함으로써 배선 도전막(40)의 콘택 저항을 줄일 수 있다.

본 발명은 콘택홀 형성시 접합영역의 손상을 방지할 수 있고, 콘택홀의 배선 금속막 프로파일 및 스텝 카버리지를 향상시킬 수 있으며, 콘택 저항을 줄일 수 있는 효과가 있다.

Claims (3)

1. 반도체 장치의 콘택 및 배선 형성 방법에 있어서,

   반도체 기판(30)상에 소정의 불순물 이온을 주입하여 상기 반도체 기판(30)내에 접합영역(32)을 형성하는 공정과;

   상기 접합영역(32)의 반도체 기판(30)상에 배리어 도전막 패턴(35)을 형성하는 공정과;

   상기 배리어 도전막 패턴(35)을 포함하여 반도체 기판(30)상에 절연막(36)을 형성하는 공정과;

   상기 절연막(36)을 식각 하여 상기 배리어 도전막 패턴(35)의 일부가 노출되도록 콘택홀(38)을 형성하는 공정과;

   상기 콘택홀(38) 양측벽의 에지부분(39)은 둥글게 형성되고,

   상기 콘택홀(38)을 포함하여 상기 절연막(36)상에 배선 도전막 패턴(42)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 및 배선 형성 방법.
2. 제 1 항에 있어서,

   상기 배리어 도전막 패턴(35)은, Ti 막, TiN 막, TiW 막, 그리고 W 막 중 하나 이상으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 및 배선 형성 방법.
3. 제 1 항에 있어서,

   상기 배선 도전막 패턴(42)은, Al 막, Cu 막, Au 막, 그리고 그 합금 중 어느 하나로형성되는 것을 특징으로 하는 반도체 장치의 콘택 및 배선 형성 방법.