CN110571189A - 导电插塞及其形成方法、集成电路 - Google Patents

导电插塞及其形成方法、集成电路 Download PDF

Info

Publication number
CN110571189A
CN110571189A CN201810578027.7A CN201810578027A CN110571189A CN 110571189 A CN110571189 A CN 110571189A CN 201810578027 A CN201810578027 A CN 201810578027A CN 110571189 A CN110571189 A CN 110571189A
Authority
CN
China
Prior art keywords
layer
contact hole
conductive
forming
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810578027.7A
Other languages
English (en)
Other versions
CN110571189B (zh
Inventor
蒋莉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810578027.7A priority Critical patent/CN110571189B/zh
Publication of CN110571189A publication Critical patent/CN110571189A/zh
Application granted granted Critical
Publication of CN110571189B publication Critical patent/CN110571189B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及导电插塞及其形成方法、集成电路，在导电插塞的形成方法中，首先在半导体基底上的第一绝缘层中形成第一接触孔并在其中填充满第一导电层，然后回刻蚀第一导电层使其仅填充部分第一接触孔，接着利用保护层填充满第一接触孔，保护层用于保护下方的第一导电层以避免后续工艺气体对第一导电层的腐蚀，保护层还可以使得第一导电层与上层的导电层或金属层形成良好的电性接触。本发明另外提供了利用上述方法形成的导电插塞以及包括所述导电插塞的集成电路。

Description

导电插塞及其形成方法、集成电路
技术领域
本发明涉及集成电路制造工艺领域，尤其涉及导电插塞及其形成方法、集成电路。
背景技术
随着超大规模集成电路的飞速发展，集成电路制造工艺变得越来越复杂和精细，多层布线技术利用了芯片的垂直空间从而成为提高集成密度的重要方法。多层布线技术是在半导体基底上设计两层或者两层以上的金属层，在不同的金属层之间形成被绝缘层包围的导电插塞，导电插塞中填充有金属(例如钨，铜等)从而实现不同金属层之间的电连接。
另外，随着集成电路制造工艺越来越复杂和精细，工艺节点逐渐下降，对填充在导电插塞中的金属的要求也越来越高，该填充金属应具有更低的电阻率以及更好的间隙填充(gap filling)性能。近年来，钴(Co)以其低阻抗和优良的间隙填充性能被用作制造某些半导体结构中的导电插塞(例如在7nm以下技术节点用作连接多个MOS管的源极或漏极的导电插塞的填充材料)。
但是，在形成填充钴的导电插塞后，后续在制作其上方的接触材料层时，可能会将钴暴露于含氟气体中，例如在导电插塞上方生长金属钨作为钴的接触材料时，基于四氟化钨(WF4)的气体会对钴产生腐蚀，损害钴和钨的电连接性。
发明内容
本发明要解决的技术问题是形成导电插塞后，导电插塞内填充的金属例如钴直接暴露于后续工艺气体(如含氟气体)会产生腐蚀的问题。
为解决上述问题，本发明提供了一种导电插塞的形成方法，包括：
提供半导体基底，所述半导体基底上依次形成有金属布线层及第一绝缘层，所述第一绝缘层中形成有贯穿所述第一绝缘层的第一接触孔，所述第一接触孔暴露出所述金属布线层；形成第一导电层，使所述第一导电层填充满所述第一接触孔；回刻蚀所述第一导电层，使得所述第一接触孔中剩余的第一导电层的上表面低于所述第一绝缘层的上表面；以及形成保护层，使所述保护层填充满所述第一接触孔。
可选的，所述第一导电层的材料包括钴，所述保护层的材料包括氮化钛(TiN)。
可选的，回刻蚀所述第一导电层的方法包括湿法刻蚀。
可选的，在所述湿法刻蚀之后，用于去除刻蚀残留物的清洗溶液包括氢氧化铵溶液。
可选的，形成所述第一导电层的步骤包括：沉积第一导电层材料使其填充满所述第一接触孔并覆盖于所述第一绝缘层的上表面，然后执行第一次化学机械抛光工艺使所述第一导电层材料的上表面与所述第一绝缘层的上表面齐平。
可选的，形成所述保护层的步骤包括：沉积保护层材料，使其填充满所述第一接触孔并覆盖于所述第一绝缘层的上表面，执行第二次化学机械抛光工艺使所述保护层材料的上表面与所述第一绝缘层的上表面齐平。
可选的，所述第二次化学机械抛光工艺的研磨液中包括氧化铝颗粒。
可选的，所述导电插塞的形成方法还包括：形成第二绝缘层，所述第二绝缘层覆盖所述保护层和所述第一绝缘层的上表面；在所述第二绝缘层中形成贯穿所述第二绝缘层的第二接触孔，所述第二接触孔与所述第一接触孔至少部分重合；以及形成第二导电层，使所述第二导电层填充满所述第二接触孔。
可选的，形成所述第二导电层的步骤包括：沉积第二导电层材料使其填充满第二接触孔并覆盖于所述第二绝缘层的上表面，执行第三次化学机械抛光工艺使所述第二导电层材料的上表面与所述第二绝缘层的上表面齐平。
另外，本发明还提供了一种导电插塞，利用了上述导电插塞的形成方法，所述导电插塞包括：贯穿第一绝缘层的第一接触孔，所述第一接触孔内填充有第一导电层和覆盖所述第一导电层的保护层。
可选的，所述导电插塞还包括贯穿第二绝缘层的第二接触孔，所述第二绝缘层位于所述第一绝缘层的上方，所述第二接触孔与所述第一接触孔至少部分重合，所述第二接触孔内填充有第二导电层。
此外，本发明还提供了一种集成电路，所述集成电路包括上述导电插塞。
本发明提供的导电插塞的形成方法，在第一接触孔填充满第一导电层后，回刻蚀所述第一导电层使所述第一接触孔被部分填充，然后形成保护层填充满所述第一接触孔，所述保护层可以避免后续工艺气体对所述第一导电层的腐蚀。
另外，所述第一导电层的材料包括钴，所述保护层的材料包括氮化钛。由于氮化钛具有良好的耐腐蚀性，从而可保护第一导电层例如钴免受后续工艺气体的影响，并且还可以使第一导电层与后续在第一接触孔上方形成的导电层或金属层保持较好的电性接触。
进一步的，本发明提供的导电插塞的形成方法还包括在所述保护层上方形成第二接触孔以及形成第二导电层填充满所述第二接触孔的步骤，所述第二接触孔与所述第一接触孔至少部分重合，所述第二接触孔内填充有第二导电层，从而使第二导电层和所述保护层接触，延伸了导电插塞的长度。
本发明提供的导电插塞，利用了上述导电插塞的形成方法，在第一接触孔中设置了第一导电层和覆盖第一导电层的保护层，保护层可以在后续工艺过程中保护第一导电层免受工艺气体的腐蚀，以获得较佳的器件质量。进一步的，保护层的材料选择具有较好的耐腐蚀性、导电性以及金属间粘合性的氮化钛，可以使所述导电插塞具有良好的电连接性能。
本发明提供的集成电路，包括上述导电插塞。由于上述导电插塞的使用，因而所述集成电路具有与上述导电插塞相同或类似的优点。
附图说明
图1是本发明实施例的导电插塞的形成方法的流程示意图。
图2是本发明实施例的导电插塞的形成方法在形成第一接触孔后的剖面示意图。
图3是本发明实施例的导电插塞的形成方法在形成第一导电层后的剖面示意图。
图4是本发明实施例的导电插塞的形成方法在回刻蚀第一导电层后的剖面示意图。
图5是本发明实施例的导电插塞的形成方法在形成保护层后的剖面示意图。
图6是本发明实施例的导电插塞的形成方法在形成第二导电层后的剖面示意图。
附图标记说明：
100-半导体基底；101-金属布线层；102-第一绝缘层；10-第一接触孔；103-第一导电层；104-保护层；105-第二绝缘层；20-第二接触孔；106-第二导电层。
具体实施方式
以下结合附图和具体实施例对本发明的导电插塞及其形成方法、集成电路作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
图1是本发明实施例的导电插塞的形成方法的流程示意图。如图1所示，本实施例的导电插塞的形成方法包括如下步骤：
S1：提供半导体基底，所述半导体基底上依次形成有金属布线层及第一绝缘层，所述第一绝缘层中形成有贯穿所述第一绝缘层的第一接触孔；
S2：形成第一导电层，使所述第一导电层填充满所述第一接触孔；
S3：回刻蚀所述第一导电层，使得所述第一接触孔中剩余的第一导电层的上表面低于所述第一绝缘层的上表面；以及
S4：形成保护层，使所述保护层填充满所述第一接触孔。
进一步的，本实施例的导电插塞的形成方法还包括如下步骤：
S5：形成第二绝缘层，所述第二绝缘层覆盖所述保护层和所述第一绝缘层的上表面；在所述第二绝缘层中形成贯穿所述第二绝缘层的第二接触孔，所述第二接触孔与所述第一接触孔至少部分重合；以及形成第二导电层，使所述第二导电层填充满所述第二接触孔。
图2至图6是本发明实施例的导电插塞的形成方法完成各步骤后的剖面示意图。下面首先结合图1和图2至图6对本实施例的导电插塞的形成方法进行说明。
参照图1和图2，执行步骤S1，提供半导体基底100，半导体基底100上依次形成有金属布线层101及第一绝缘层102，第一绝缘层102中形成有贯穿第一绝缘层102的第一接触孔10。
具体的，半导体基底100的材料可以是硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。半导体基底100还可以根据设计需求注入一定的掺杂离子以改变电学参数。本实施例中，半导体基底100也可以包括用于形成特定结构的前端器件。
金属布线层101和第一绝缘层102依次形成于半导体基底100表面，金属布线层101例如是MOS晶体管的待引出的导电层，本实施例所涉及的导电插塞将电连接金属布线层101和后续在垂直于半导体基底100表面的方向上生长的另一金属层(或金属互连层，或导电层，下同)。第一绝缘层102用于隔断半导体基底100上不同的金属层，第一绝缘层102可以包括单层或多层的绝缘材料，例如可包括氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、未掺杂的多晶硅或者它们中一个或多个的组合，但不限于此，第一绝缘层102还可以包括高介电常数(high k)的绝缘材料。第一绝缘层102的厚度约500至
在金属布线层101上方的第一绝缘层102中，形成有第一接触孔10，第一接触孔10可以利用例如各向异性的干法刻蚀形成，第一接触孔10至少暴露了部分金属布线层101的导电材料，以便通过第一接触孔10及其中填充的导电材料将金属布线层101的电性接触引出。
需要说明的是，在半导体芯片制造中，导电插塞可以用于不同金属层之间的电连接，本实施例中所要形成的导电插塞例如用于在半导体基底100上制造的多个MOS管的源极之间和/或漏极之间的电连接，但不限于此，本实施例所涉及的导电插塞也可以用于各种半导体结构的不同金属层之间的电连接。
参照图1和图3，执行步骤S2，形成第一导电层103，使第一导电层103填充满第一接触孔10。
具体的，第一导电层103的材料可包括钴(Co)，钴具有低阻抗以及优良的间隙填充性能，从而在精细化的集成电路制造工艺中可用作导电插塞的填充材料。在另外的实施例中，第一导电层103也可以包括其他导电材料，例如钼(Mo)、钨(W)、铝、铜或它们的组合等，第一导电层103也可以包括含钴、钼、铝、铜或钨元素的导电材料。
可以利用CVD(化学气相沉积)工艺沉积第一导电层103，例如先沉积一定厚度的第一导电层103材料使其填充满第一接触孔10并覆盖于第一绝缘层102上表面(本实施例中的位置用语“上表面”指该层远离半导体基底100的端面，下同)，然后执行第一次化学机械研磨(CMP)工艺去除高于第一绝缘层102上表面的第一导电层103材料，从而使剩余的第一导电层103的上表面与第一绝缘层102的上表面齐平。
由于第一导电层103填充满了第一接触孔10，而第一接触孔10暴露了金属布线层101的导电材料，因而第一导电层103与金属布线层101形成了电性接触。
参照图1和图4，执行步骤S3，回刻蚀第一导电层103，使得第一接触孔10中剩余的第一导电层103的上表面低于第一绝缘层102的上表面。
可以利用干法刻蚀或者湿法刻蚀去除第一接触孔10中的部分第一导电层103材料，从而使剩余的第一导电层103的上表面低于第一绝缘层102的上表面，即使得第一接触孔10被第一导电层103部分填充，在第一接触孔10上方回刻蚀得到部分未被填充的空间。
本实施例中，利用湿法刻蚀回刻蚀第一导电层103，第一导电层103被回刻蚀的厚度约200至但不限于此，该回刻蚀的厚度可以根据第一接触孔10的深度以及工艺条件确定，可行的一种实施方式中，在第一接触孔10的上方回刻得到的未填充的空间可以容纳完全覆盖第一导电层103的保护层即可。
用于回刻蚀第一导电层103的湿法刻蚀工艺例如可采用硫酸或盐酸刻蚀液，通常在该湿法刻蚀工艺完成后，会对半导体基底100表面进行清洗。申请人研究发现，在用纯的去离子水清洗时，有可能会对第一导电层103的材料例如钴造成腐蚀(corrosion)，本实施例中，在回刻蚀第一导电层103的湿法刻蚀完成之后，用于去除刻蚀残留物的清洗溶液是氢氧化铵(NH4OH)溶液，其中，铵离子的浓度在0.01％到1％范围。
参照图1和图5，执行步骤S4，形成保护层104，使保护层104填充满第一接触孔10。
具体的，经过步骤S1至步骤S3，第一接触孔10的上端形成了未填充的空间，从而可以执行步骤S4，在回刻蚀后的第一导电层103表面沉积保护层104，并将第一接触孔10填充满(即保护层104占据了回刻蚀第一导电层103后在第一接触孔10上端所形成的未填充空间)。
保护层104的材料可包括氮化钛(TiN)，氮化钛具有良好的耐腐蚀性，从而可保护其下层的第一导电层103材料例如钴免受后续的工艺气体(如含氟气体)的腐蚀，并且氮化钛的导电率约30至70μΩ·cm，可以在导电插塞的形成过程中，形成良好的电性接触。
可行的一种实施方式中，可以利用PVD(物理气相沉积)或者CVD工艺，将纯钛升华，并在高能量真空环境中与氮气反应，从而沉积一定厚度(约500至)的氮化钛，使其填充满第一接触孔10并覆盖于第一绝缘层102的上表面，然后执行第二次化学机械研磨工艺去除高于第一绝缘层102上表面的氮化钛，从而使剩余的氮化钛的上表面与第一绝缘层102的上表面齐平。
本实施例中，在利用第二次化学机械研磨工艺去除高于第一绝缘层102上表面的保护层103材料例如氮化钛时，优选包括三氧化二铝(Al2O3)研磨颗粒的研磨液(abrasivebased slurry)，其技术效果在于包括三氧化二铝研磨颗粒的研磨液对于氮化钛具有研磨速率，但对第一绝缘层102(例如氧化硅)几乎没有研磨速率，即在第二次化学机械研磨工艺中，利用包括三氧化二铝研磨颗粒的研磨液，可以有效去除多余的氮化钛，但对第一绝缘层102几乎不会造成影响，有利于提高要形成的导电插塞以及半导体器件的质量。
经过步骤S1至步骤S4，在半导体基底100上形成了一导电插塞，该导电插塞包括在第一接触孔10中依次叠加填充的第一导电层103和保护层104，并且接触孔10暴露了金属布线层101的导电材料，从而该导电插塞可以使金属布线层101电连接到保护层104上方的其他金属层。
本实施例中，该导电插塞还可以包括在保护层104上方继续向上延伸的部分，以使金属布线层101电连接到与半导体基底100的法线方向上的更上层的金属层。以下介绍在上述保护层104上方形成第二接触孔20从而形成贯穿多个绝缘层(本实施例中包括第一绝缘层102和第二绝缘层105)的导电插塞的方法。
参照图1和图6，执行步骤S5，形成第二绝缘层105，第二绝缘层105覆盖保护层104以及第一绝缘层102的上表面；在第二绝缘层105中形成贯穿第二绝缘层105的第二接触孔20，第二接触孔20与第一接触孔10至少部分重合；以及形成第二导电层106，使第二导电层106填充满第二接触孔20。
第二绝缘层105可以用于隔断半导体基底100上不同的金属层，第二绝缘层105可以包括单层或多层的绝缘材料，例如可包括氧化物(如氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、未掺杂的多晶硅或者它们中一个或多个的组合。但不限于此，第二绝缘层105还可以包括高介电常数(high k)的绝缘材料。第二绝缘层105的厚度约500至。
在第二绝缘层105中形成第二接触孔20可以采用干法刻蚀或者湿法刻蚀工艺，第二接触孔20与第一接触孔10至少部分重合，即第二接触孔20的底面至少暴露部分填充满第一接触孔10的保护层104以便于导电插塞的中的电性接触。
接着可以利用例如CVD工艺在第二接触孔20中填充满第二导电层106，使第二导电层106与保护层104电性接触。第二导电层106的材料可包括钨，但不限于此，第二导电层106也可以包括其他导电材料，例如钴、钼、铝、铜或它们的组合，第二导电层106也可以包括含钴、钼、铝、铜或钨元素的导电材料。
具体的，可以先沉积一定厚度的第二导电层106材料使其填充满第二接触孔20并覆盖于第二绝缘层105上表面，然后执行第三次化学机械研磨工艺去除高于第二绝缘层105上表面的第二导电层106材料，从而使第二导电层106的上表面与第二绝缘层106的上表面齐平，以形成贯穿第一绝缘层102和第二绝缘层105的导电插塞。
经过步骤S1至步骤S5，所形成的导电插塞包括在第一接触孔10中依次叠加的第一导电层103和保护层104，以及在第二接触孔20中形成的第二导电层106，并且，第二导电层106和保护层104直接接触以便于电连接，所形成的导电插塞可以用于半导体基底100上的金属布线层101与第二绝缘层105上方的其他金属层形成电连接。
申请人研究发现，在利用CVD工艺沉积第二导电层106例如钨时，在某些工艺中会用到含氟的工艺气体，从而工艺腔室中包括四氟化钨(WF4)气体，那么，如果直接在第一接触孔10填充满第一导电层103后在暴露第一导电层103的状态下沉积钨时，四氟化钨会腐蚀第一导电层103的材料例如钴，有可能会造成导电插塞的功能不良。本实施例中，在第一导电层103上方形成保护层104，可以保护第一导电层103免受后续工艺气氛的影响。此外，保护层104的材料可以选择具有较好的耐腐蚀性、导电性以及金属间良好粘合性的氮化钛，具体的，利用氮化钛覆盖在第一接触孔10中的钴上，从而可以避免将钴暴露于对其具有腐蚀性的工艺气体中导致对导电插塞的性能造成负面影响，以获得较佳的器件质量。
本实施例中，利用第一导电层103填充第一接触孔10和/或利用第二导电层106填充第二接触孔20之前，可以先在第一接触孔10和/或第二接触孔20内壁沉积例如由钛(Ti)和氮化钛构成的扩散阻挡层(未示出)，以避免导电插塞中的金属离子扩散到第一绝缘层102和/或第二绝缘层105中。
本实施例中，在形成第一导电层103、保护层104以及第二导电层106的过程中，分别执行了第一次化学机械抛光工艺、第二次化学机械抛光工艺以及第三次化学机械抛光工艺对上述三层进行平坦化处理，使其与第一绝缘层102或第二绝缘层105的上表面齐平，有利于提高所形成的导电插塞的均匀性和致密性。
本实施例的导电插塞的形成方法可以包括形成多个至少部分重合的第一接触孔10和/或第二接触孔20以电连接多个金属层，具体的，以叠加的第一导电层103和保护层104填充满第一接触孔10，以第二导电层106填充满第二接触孔20，其中，保护层104用于保护下方的第一导电层103免受后续工艺的影响，并且，保护层104可以与第一导电层103和第二导电层106形成电性接触从而确保所形成的导电插塞的导电性能。
本实施例还包括一种利用上述方法所形成的导电插塞，如图6所示，所述导电插塞包括：
贯穿第一绝缘层102的第一接触孔10，第一接触孔10内填充有第一导电层103和位于第一导电层103上的保护层104。
进一步的，所述导电插塞还包括贯穿第二绝缘层105的第二接触孔20，第二接触孔20与第一接触孔10至少部分重合，第二接触孔20内填充有第二导电层106。
本实施例的导电插塞中，保护层104用于保护下方的第一导电层103以避免后续工艺过程对第一导电层103的影响，同时保护层104使第一导电层103与后续的金属层形成良好的电性接触，保护层104的材料可以选择具有较好的耐腐蚀性、导电性以及金属间粘合性的氮化钛，从而可以避免将第一导电层103暴露于对其具有腐蚀性的工艺气氛中导致对导电插塞可能造成的负面影响，以获得较佳的器件质量。
在另外的实施例中，所述导电插塞还可以包括在第二导电层106上方设置或形成的接触孔，所述接触孔与第二接触孔20至少部分重合，并且在所述接触孔中填充满包括例如第一导电层103、保护层104或第二导电层106的导电材料，以便使金属布线层101与所述接触孔上方的金属层形成电连接。
本实施例还提供一种集成电路，包括利用上述方法形成的导电插塞。所述导电插塞具有本实施例所描述的导电插塞的特点和技术效果，此处不再赘述。
所述集成电路可以包括在半导体基底上形成的各种MOS晶体管、多层互连结构或者7nm以下技术节点的半导体元件等，在这些结构或半导体元件中，在半导体基底上设置的一个或多个的上述导电插塞用于使两层或者大于两层的金属层形成互连。
需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的导电插塞和集成电路而言，由于与实施例公开的导电插塞的形成方法相对应，所以描述的比较简单，相关之处参见导电插塞的形成方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，而是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种导电插塞的形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底上依次形成有金属布线层及第一绝缘层，所述第一绝缘层中形成有贯穿所述第一绝缘层的第一接触孔，所述第一接触孔暴露出所述金属布线层；
形成第一导电层，使所述第一导电层填充满所述第一接触孔；
回刻蚀所述第一导电层，使得所述第一接触孔中剩余的第一导电层的上表面低于所述第一绝缘层的上表面；以及
形成保护层，使所述保护层填充满所述第一接触孔。
2.如权利要求1所述的导电插塞的形成方法，其特征在于，所述第一导电层的材料包括钴，所述保护层的材料包括氮化钛。
3.如权利要求1或2所述的导电插塞的形成方法，其特征在于，回刻蚀所述第一导电层的方法包括湿法刻蚀。
4.如权利要求3所述的导电插塞的形成方法，其特征在于，在所述湿法刻蚀之后，用于去除刻蚀残留物的清洗溶液包括氢氧化铵溶液。
5.如权利要求1所述的导电插塞的形成方法，其特征在于，形成所述第一导电层的步骤包括：沉积第一导电层材料使其填充满所述第一接触孔并覆盖于所述第一绝缘层的上表面，然后执行第一次化学机械抛光工艺使所述第一导电层材料的上表面与所述第一绝缘层的上表面齐平。
6.如权利要求1或2所述的导电插塞的形成方法，其特征在于，形成所述保护层的步骤包括：沉积保护层材料，使其填充满所述第一接触孔并覆盖于所述第一绝缘层的上表面，执行第二次化学机械抛光工艺使所述保护层材料的上表面与所述第一绝缘层的上表面齐平。
7.如权利要求6所述的导电插塞的形成方法，其特征在于，所述第二次化学机械抛光工艺的研磨液中包括氧化铝颗粒。
8.如权利要求1所述的导电插塞的形成方法，其特征在于，所述导电插塞的形成方法还包括：
形成第二绝缘层，所述第二绝缘层覆盖所述保护层和所述第一绝缘层的上表面；
在所述第二绝缘层中形成贯穿所述第二绝缘层的第二接触孔，所述第二接触孔与所述第一接触孔至少部分重合；以及
形成第二导电层，使所述第二导电层填充满所述第二接触孔。
9.如权利要求8所述的导电插塞的形成方法，其特征在于，形成所述第二导电层的步骤包括：沉积第二导电层材料使其填充满第二接触孔并覆盖于所述第二绝缘层的上表面，执行第三次化学机械抛光工艺使所述第二导电层材料的上表面与所述第二绝缘层的上表面齐平。
10.一种导电插塞，其特征在于，利用了如权利要求1至9任一项所述的导电插塞的形成方法，所述导电插塞包括：
贯穿第一绝缘层的第一接触孔，所述第一接触孔内填充有第一导电层和覆盖所述第一导电层的保护层。
11.如权利要求10所述的导电插塞，其特征在于，所述导电插塞还包括贯穿第二绝缘层的第二接触孔，所述第二绝缘层位于所述第一绝缘层的上方，所述第二接触孔与所述第一接触孔至少部分重合，所述第二接触孔内填充有第二导电层。
12.一种集成电路，其特征在于，所述集成电路包括如权利要求10或11所述的导电插塞。
CN201810578027.7A 2018-06-05 2018-06-05 导电插塞及其形成方法、集成电路 Active CN110571189B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810578027.7A CN110571189B (zh) 2018-06-05 2018-06-05 导电插塞及其形成方法、集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810578027.7A CN110571189B (zh) 2018-06-05 2018-06-05 导电插塞及其形成方法、集成电路

Publications (2)

Publication Number Publication Date
CN110571189A true CN110571189A (zh) 2019-12-13
CN110571189B CN110571189B (zh) 2022-04-29

Family

ID=68771940

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810578027.7A Active CN110571189B (zh) 2018-06-05 2018-06-05 导电插塞及其形成方法、集成电路

Country Status (1)

Country Link
CN (1) CN110571189B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022151720A1 (zh) * 2021-01-14 2022-07-21 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048878A1 (en) * 2000-10-20 2002-04-25 Hynix Semiconductor Inc. Method of manufacturing capacitor in semiconductor devices
CN1378288A (zh) * 2001-04-04 2002-11-06 华邦电子股份有限公司 凹陷型堆栈电容与其接触插塞及其制造方法
CN1457095A (zh) * 2002-05-08 2003-11-19 日本电气株式会社 具有含硅金属布线层的半导体器件及其制造方法
US20040137719A1 (en) * 2002-12-31 2004-07-15 Jin Won Hwa Method for forming metal line of semiconductor device
CN1855423A (zh) * 2005-04-30 2006-11-01 海力士半导体有限公司 用于制造具有金属线的半导体器件的方法
CN101211892A (zh) * 2006-12-28 2008-07-02 海力士半导体有限公司 半导体器件的多层金属布线及其形成方法
CN102044475A (zh) * 2009-10-13 2011-05-04 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN102446815A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 形成互连沟槽以及通孔的方法及形成互连结构的方法
CN103578945A (zh) * 2012-07-24 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种用于制造半导体器件的方法
CN103794505A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103915386A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
CN104051251A (zh) * 2013-03-11 2014-09-17 格罗方德半导体公司 具有与晶体管长度脱钩的栅极硅长度的触点几何
CN104681484A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US20150179662A1 (en) * 2010-06-30 2015-06-25 Sandisk Technologies Inc. Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN105845624A (zh) * 2016-05-11 2016-08-10 上海华虹宏力半导体制造有限公司 通孔及导电插塞的制作方法
US20170352559A1 (en) * 2016-06-01 2017-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
TWI623058B (zh) * 2017-04-18 2018-05-01 台灣積體電路製造股份有限公司 具有複數個接觸插塞的裝置及其製造方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048878A1 (en) * 2000-10-20 2002-04-25 Hynix Semiconductor Inc. Method of manufacturing capacitor in semiconductor devices
CN1378288A (zh) * 2001-04-04 2002-11-06 华邦电子股份有限公司 凹陷型堆栈电容与其接触插塞及其制造方法
CN1457095A (zh) * 2002-05-08 2003-11-19 日本电气株式会社 具有含硅金属布线层的半导体器件及其制造方法
US20040137719A1 (en) * 2002-12-31 2004-07-15 Jin Won Hwa Method for forming metal line of semiconductor device
CN1855423A (zh) * 2005-04-30 2006-11-01 海力士半导体有限公司 用于制造具有金属线的半导体器件的方法
CN101211892A (zh) * 2006-12-28 2008-07-02 海力士半导体有限公司 半导体器件的多层金属布线及其形成方法
CN102044475A (zh) * 2009-10-13 2011-05-04 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US20150179662A1 (en) * 2010-06-30 2015-06-25 Sandisk Technologies Inc. Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN102446815A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 形成互连沟槽以及通孔的方法及形成互连结构的方法
CN103578945A (zh) * 2012-07-24 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种用于制造半导体器件的方法
CN103794505A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103915386A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
CN104051251A (zh) * 2013-03-11 2014-09-17 格罗方德半导体公司 具有与晶体管长度脱钩的栅极硅长度的触点几何
CN104681484A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105845624A (zh) * 2016-05-11 2016-08-10 上海华虹宏力半导体制造有限公司 通孔及导电插塞的制作方法
US20170352559A1 (en) * 2016-06-01 2017-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
TWI623058B (zh) * 2017-04-18 2018-05-01 台灣積體電路製造股份有限公司 具有複數個接觸插塞的裝置及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022151720A1 (zh) * 2021-01-14 2022-07-21 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Also Published As

Publication number Publication date
CN110571189B (zh) 2022-04-29

Similar Documents

Publication Publication Date Title
JP4832807B2 (ja) 半導体装置
US6936544B2 (en) Method of removing metal etching residues following a metal etchback process to improve a CMP process
US7741226B2 (en) Optimal tungsten through wafer via and process of fabricating same
US7566656B2 (en) Method and apparatus for providing void structures
US7619310B2 (en) Semiconductor interconnect and method of making same
US7670946B2 (en) Methods to eliminate contact plug sidewall slit
KR20090130030A (ko) 무공극 콘택트 플러그
CN102842499B (zh) 含硅和钽的阻挡件的原位形成
US20050186784A1 (en) Methods for forming a metal contact in a semiconductor device in which an ohmic layer is formed while forming a barrier metal layer
KR20100107604A (ko) 배선 구조물 및 이의 형성 방법
JP2005340808A (ja) 半導体装置のバリア構造
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
US20150048297A1 (en) Memory cell having resistance variable film and method of making the same
CN110970394B (zh) 半导体结构及用于半导体工艺的方法
CN110571189B (zh) 导电插塞及其形成方法、集成电路
US20040171277A1 (en) Method of forming a conductive metal line over a semiconductor wafer
CN104851835B (zh) 金属互连结构及其形成方法
US20170148735A1 (en) Interconnect Structure for Semiconductor Devices
KR100945995B1 (ko) 반도체 소자의 금속배선 형성 방법
CN113035772A (zh) 半导体结构及其制备方法
KR100591179B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100562315B1 (ko) 반도체소자의 플러그 제조 방법
US9349608B2 (en) Methods of protecting a dielectric mask layer and related semiconductor devices
KR102301933B1 (ko) 반도체 소자의 제조 방법
KR100628244B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant