CN104051251A - 具有与晶体管长度脱钩的栅极硅长度的触点几何 - Google Patents

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Abstract

本发明涉及具有与晶体管长度脱钩的栅极硅长度的触点几何，提供用于形成半导体器件的方法。在一个实施例中，提供具有栅极绝缘层和形成在栅极绝缘层上的栅极电极结构的栅极结构。所述方法提供沿平行于连接源极和漏极的方向延伸的方向相对于栅极绝缘层减少栅极电极结构的尺寸。提供一种具有包括栅极绝缘层和形成在栅极绝缘层上方的栅极电极结构的栅极结构的半导体器件，其中相对于栅极绝缘层的尺寸，栅极电极结构沿着与从源极到漏极导向的方向基本上平行的方向延伸的尺寸是减少的。根据一些实例，提供具有与由栅极结构所促成的沟道宽度脱钩的栅极硅长度的栅极结构。

Description

具有与晶体管长度脱钩的栅极硅长度的触点几何
技术领域
在一般情况下，本公开内容涉及在集成电路的半导体器件中触点的几何形状。本公开内容涉及，特别是保持晶体管长度时，具有与晶体管长度脱钩的栅极硅长度的器件结构。
背景技术
通过使用多个互连的场效应晶体管（FET），实现大多数当今的集成电路（IC），FET也称为金属氧化物半导体场效应晶体管（MOSFET），或简称为MOS晶体管。通常，通过形成在具有给定表面积的芯片上的数以百万计的MOS晶体管实施当今的集成电路。
在MOS晶体管中，通过通常设置在形成在MOS晶体管的源极和漏极之间的沟道区域上方的栅极控制流过沟道的电流，无论晶体管为PMOS晶体管或NMOS晶体管。对于控制MOS晶体管，施加电压到晶体管的栅极，而当施加的电压大于阈值电压，电流会流过沟道，所述阈值电压相当程度地依赖于晶体管的性能，如尺寸，材质等。
在努力构建具有更多数量的晶体管和更快的半导体器件的集成电路上，在半导体技术中朝着超大规模集成(ULSI）的趋势已导致大小不断降低的集成电路，因而缩小MOS晶体管的尺寸。在现今的半导体技术中，微电子器件的最小特征尺寸已经逼近深亚微米制度，以便满足对更快和更低功耗的微处理器和数字电路的需求，并且大体上，具有较高能量效率的半导体器件结构。通常由被确定为对于正在制造的器件的正常运行很重要的线或空间的宽度或长度尺寸表示临界尺寸（CD），而且，临界尺寸还决定了器件性能。
因此，IC性能的持续进步已使得IC设计者将CD推向更小的尺度，这允许增加IC结构的集成密度。很容易看出集成度取决于代表IC的核心建筑构件的MOS晶体管的尺寸。表征晶体管大小的一个重要参数是由接触聚间距（contacted poly pitch;CPP）表示，它表示源极触点和漏极触点之间的距离度量，或者测量晶体管的源极和漏极之间的间距。在当前的半导体技术中，CPP已经降低到约80nm。所述CPP的缩小伴随着栅极电极的CD，特别是，栅极电极长度的尺寸的缩放。在一个技术节点的栅极长度可粗略估计为CPP的四分之一。例如，192nm的CPP具有大约49nm的栅极CD，130nm的CPP具有大约32nm的栅极CD，并且113nm的CPP具有大约28nm的栅极CD。
图1显示中段（MEOL）制造过程期间的传统半导体器件，其中形成源极触点结构、漏极触点结构和栅极电极触点结构。
图1显示一个半导体基板100和布置在半导体基板100的表面上的两个栅极电极结构120和140。如图1中示意性地描绘，源极区域和漏极区域112、114和116形成在半导体基板100内在各个栅极电极结构120和140旁，并没有明确地示出源极和漏极扩展和晕区。栅极电极结构120包含栅极绝缘层124、栅极电极层126和形成在栅极电极层126上方的栅极硅化物164。在栅极电极结构120的每一侧形成有间隔体结构128。相应地，栅极电极结构140包含栅极绝缘层144、栅极电极层146和形成在栅极电极层146上的栅极硅化物168。在栅极电极结构140的每一侧形成有侧壁间隔体148。
栅极电极结构120的长度尺寸是由箭头122示意性地表示，并且基本上界定了在源极和漏极区域114和116之间延伸的沟道区域的长度。相应地，栅极电极结构140具有由箭头142示意性地表示的长度尺寸，并且基本上界定了在源极和漏极区域112和114之间延伸的沟道区域的长度。触点160示意性地表示用于接触包含栅极电极结构120和140之一的晶体管结构的源极和漏极的触点。所述触点被布置在源极或漏极区域114上。根据图1中的图示，将CPP示意性地描绘为源极和漏极区域114和116之间的间距。
在一个技术节点，CPP比变量更能表示出给定数量，因此，可从图1的图示理解到，CPP连同沟道长度122界定了在两个相邻栅极电极结构120和140之间触点160可座落的空间。例如在图1中表示的一个触点几何可以是由两个参数进一步参数化，如图1示意性地描绘的“a”和“b”。这里，参数“b”表征触点160和栅极电极结构120的栅极电极堆叠124和126之间的距离，以及参数“a”表征触点160和栅极硅化物126之间的距离。
参考图1，本领域技术人员可理解将CPP缩小到更小的尺寸会，首先，产生具有更小的参数“a”和“b”的触点几何。当着眼于更小的技术节点时，关于触点的几何会出现几个问题，并且这些问题在更小尺度会变得越来越重要。
当减小晶体管的沟道长度时，源极/漏极和沟道之间的耦合变得更强，使得阈值电压是对于具有短栅极长度的晶体管实际上会降低，通常被称为Vth的滚降。对于一个给定的CPP，栅极宽度（例如，图1中的参考标号122）因此必须为尽可能大，从而导致参数“a”的要求变得更小。又，一个触点（例如，图1中的参考标号160）的临界尺寸CD必须是尽可能地大，以便界定足够的空间让所述触点（例如，图1中的参考标号160）可座落在两个相邻的栅极电极结构（例如，图1中的参考标号120和140）之间。然而，在任何情况下，预期参数“a”会比参数“b”更小，特别是，参数“a”对于CA-PC泄漏来说是至关重要，其取决于形成在栅极电极层（例如，图1中的参考标号126）上的栅极硅化物（例如，图1中的参考标号164）和触点之间的距离和触点（例如，参考图1中标号160）的触点锥度角。当在固定的栅极长度下通过减少触点（例如，参考图1中标号160）的CD增加参数“a”时，触点（例如，参考图1中标号160）的触点电阻增大，并且因此，会产生具有高触点电阻的晶体管结构。结果，现今在小技术节点的半导体器件越来越遭受了产量损失和低器件性能，并且具有高器件可变性和器件特性的波动。
因此，希望能提供具有较小的CPP和较小的参数“a”的触点几何而不会不利地影响缩小的晶体管的性能。还希望提供在一给定的技术节点能维持足够大的参数“a”的触点几何。
鉴于上述讨论，需要一种用于形成半导体器件的方法和一种半导体器件结构，其提供低产量损失和较低的触点电阻，同时保持高的器件性能或者甚至增加与器件性能，并且具有较小的器件可变性和器件特性的波动。
发明内容
于下方提出本发明的简要概述以提供本发明的一些方向的基本了解。此摘要并非本发明的详尽概述。不意图辨认本发明的主要或关键组件或勾画本发明的范围。其唯一目的是以简单的方式提供一些概念作为稍后讨论的更详细说明的序幕。
根据本公开内容的一些方面，提供一种用于形成半导体器件的方法。在一些示例性实施例中，形成栅极结构，栅极结构包含栅极绝缘层和形成在栅极绝缘层上的栅极电极结构。根据一些示例性实施例的方法还包括沿平行于连接源极和漏极的方向延伸的方向相对于栅极绝缘层减少栅极电极结构的尺寸。
根据本公开内容的其它方面，提供一种具有栅极结构的半导体器件结构。根据一些示例性实施例，栅极结构包括栅极绝缘层和形成在栅极绝缘层上方的栅极电极结构，其中栅极电极结构沿着与从源极到漏极导向的方向基本上平行的方向延伸的尺寸相对于沿所述方向的栅极绝缘层的尺寸是减少的。在一些示例性实例中，可设置具有与由栅极结构所促成的沟道宽度脱钩的栅极硅长度的经修整的栅极结构。
根据本公开内容的一个示例性实施例，提供一种用于形成半导体器件的方法，所述方法包括在半导体基板中提供有源区域，在所述有源区域中形成栅极结构，所述栅极结构包括栅极绝缘层和具有栅极金属层的栅极电极结构，施加修整过程到所述栅极电极结构以从所述栅极电极结构去除具有第一侧壁厚度的材料，以及在所述经修整栅极结构上形成间隔体结构，所述间隔体结构具有不小于所述第一侧壁厚度的至少一第二侧壁厚度。
根据本公开内容的另一个示例性实施例，提供一种用于形成半导体器件的方法，所述方法包括在半导体基板的有源区域中形成栅极结构，所述栅极结构包括高k栅极绝缘层、栅极金属层和多晶硅材料。此外，所述方法包括暴露所述高k栅极绝缘层和所述栅极金属层的至少一者的上表面部份，以及在所述栅极结构上形成间隔体结构，以覆盖暴露出的上表面部分。
根据本公开内容的又一个示例性实施例，提供一种用于形成半导体器件的方法，所述方法包括在半导体器件的有源区域中图案化栅极电极堆叠，所述栅极电极堆叠包括栅极绝缘层和设置在所述栅极绝缘层上的栅极金属层，回蚀刻所述栅极电极堆叠，以保持在所述栅极电极堆叠中的所述栅极绝缘层和所述栅极金属层的至少一者的尺度，和形成与所述栅极电极堆叠接触的间隔体结构。
根据本公开内容的又一个示例性实施例，提供一种用于形成半导体器件的方法，所述方法包括在半导体基板的有源区域中图案化栅极结构，所述栅极结构包括栅极绝缘层、间隔体结构和栅极电极结构。所述方法还包括通过修整所述间隔体结构而修整所述栅极结构的上部份，以增加所述栅极电极结构的暴露表面，以及在修整所述栅极结构之后执行硅化过程。
根据本公开内容的又一个示例性实施例，提供一种半导体器件结构，所述半导体器件结构包括具有有源区域的半导体基板、经修整栅极结构及形成在所述经修整栅极结构旁的所述有源区域中的源极/漏极，所述经修整栅极结构包括栅极绝缘层和经修整栅极电极材料。在此，第一方向平行于沟道长度，沟道延伸在源极和漏极之间。将经修整栅极结构配置成使得沿所述第一方向延伸的所述栅极绝缘层的长度大于沿所述第一方向延伸的所述栅极电极材料的长度。
附图说明
可通过参考下方的说明配合附图理解本公开内容，其中相似参考号码是指相似的组件，且其中：
图1示意性地示出，在横截面视图中，在典型的MEOL过程流程中的传统半导体器件结构；
图2-5示意性地示出，在横截面视图中，本公开内容的一些说明性实施例;
图6-10示意性地示出，在横截面视图中，本公开内容的其它说明性实施例;
图11示意性地示出，在横截面视图中，根据本公开内容的一些说明性实施例的半导体器件的结构;和
图12-13示意性地示出，在横截面视图中，本发明的又一些其它的说明性实施例。
尽管本文所公开的标的是易于进行各种修改和替代形式，其具体实施例已在附图中示出以示例的方式显示并且在本文中详细描述。然而，应当理解，具体实施例的本文的描述并不旨在将本发明限制在所公开的特定形式，而是相反地，意在涵盖落入精神范围内以及通过权利要求书所限定的本发明的范围内的所有的修改，等效和替代例。
具体实施方式
本发明的各种示例性的实施例描述如下。为清楚起见，并未在本说明书中描述实际实现的所有特征。当然也可以理解，在任何这种实际实施例的发展中，必须作出许多对于实现来说特定的决定以实现开发者的特定目标，如系统相关和商业相关约束的遵守，这将随实现而异。此外，可以理解，这样的开发努力可能是复杂且耗时的，但无论如何对于那些得到本公开内容的益处的本领域的普通技术人员仍是例行任务。
以足够的细节描述下面的实施例以使本领域的技术人员能够制造和使用本发明。但是应当理解的是，显然其它实施例可基于本公开内容，并且可作出系统、结构、过程或机械上的变化而不脱离本发明的范围。在下面的描述中，给出许多具体细节以提供本公开内容的彻底理解。然而，将显而易见的是，本公开内容的各个图示的方面和实施例可以在没有这些具体细节的情况下实施。为了避免模糊本发明，并未完整披露一些公知的电路、系统配置、结构配置和处理步骤。
示出了实施例的本公开内容的附图是半示意性且不按比例，尤其，一些尺寸是为了清楚起见而介绍，因此在图中被夸大地示出。同样地，虽然附图的观点通常为便于描述显示类似取向，在图中此描绘大部分是任意的。一般来说，可在任何取向中操作本公开内容的实施例。
披露和描述多个实施例具有某些共同的特征，为了说明清楚和方便，对于其描述和理解，为了便于描述，通常用相似的参考标记描述相似和类似的特征。为了便于描述，就一个或多个共通图示来描述各种不同的实施例。但是应当理解的是，这不旨在有任何其它意义或提供本发明的任何限制。实施例的任何记数，管它是如第一实施例、第二实施例等明示或暗示的，只是为了便于描述，而不意在提供本公开内容的任何其它意义或限制。
现在将参照附图描述本发明的标的。仅为了解释在图中示意性描绘各种结构、系统和器件并因此不以本领域技术人员熟知的细节混淆本公开内容。尽管如此，纳入附图以描述和解释本公开内容的说明性实例。这里所用的词语和短语应被理解和解释为具有与那些相关领域技术人员对于这些词和短语的理解一致的含义。这里所用的词或短语的一致使用不意在暗示所述词语或短语的任何特殊定义，即与那些本领域技术人员所理解的普通和惯用含义不同的定义。在词语或短语意有特殊含义的范围内，即与本领域技术人员所理解不同的含义，将在说明书中以直接和明确地提供所述词语或短语的特殊定义的定义方式明确提出这样的一个特殊定义。
集成电路（IC）可以设计成有上百万个晶体管。许多IC是使用金属氧化物半导体(MOS）晶体管所设计，也被称为场效应晶体管（FET）或MOSFET。尽管术语“MOS晶体管”正确是指具有金属栅极电极和氧化物栅极绝缘体的器件，在整份说明书中所述术语将用来指包括设置在栅极绝缘体（无论是氧化物还是其它绝缘体）上的导电栅极电极（无论是金属或其它导电材料）的任何半导体器件，所述栅极绝缘体则是设置在半导体基板上。本领域的技术人员能理解可将MOS晶体管制造成P沟道MOS晶体管或PMOS晶体管和制造成N沟道晶体管或NMOS晶体管，两者都可以具有或不具有迁移率增强应力源特征或应变诱导特征。本领域的技术人员能理解可相关于拉伸模量来描述应力和应变。电路设计者可以混合和匹配器件的类型，使用应力或无应力的PMOS和NMOS晶体管，以利用每个器件类型的最佳特性使其最适合被设计的电路。
由于是对于一个技术节点定义一个接触聚间距（contacted polypitch;CPP），因此并不代表一个可变参数，栅极电极的长度和源极/漏极触点的临界尺寸（CD）之间存在有一个折衷的联系，因为栅极电极宽度和触点CD两者都需要尽可能大。在此，栅极电极的长度被认为是沿与源极和漏极之间内的方向平行的方向延伸，特别是，沿着与一在源极和漏极之间的沟道是沿其设置的方向基本上平行的方向。本公开内容在一些方面中涉及一种概念，它允许增加触点CD，特别是，让触点座落在两个相邻栅极之间的空间。
根据一些示例性实施例，本公开内容提出了减少设置在栅极绝缘层上方的栅极电极材料的长度尺寸，同时保持所述栅极绝缘层的个别尺寸。根据其它示例性实施例中，本公开内容提供修整栅极结构的硅部分，使得栅极硅层的顶部被修整。在此，可增加让触点座落在两个相邻的栅极电极结构之间的空间。
在描述下面的附图时，将说明根据本发明的各个示范实施例的半导体器件结构和用于形成半导体器件的方法。所描述的工艺步骤、过程和材料将被认为仅旨为设计成向本发明的普通技术人员说明实施本发明的方法的示范实施例。然而，应当理解，本发明并不限于这些示例性实施例。半导体器件和半导体器件结构的示出部分可以仅包括一个单一的MOS结构，尽管本领域技术人员知道，集成电路的实际实现可以包括大量的这样的结构。在半导体器件和半导体器件结构的制造中的各个步骤是众所周知的，因此，为了简洁起见，许多传统的步骤，将仅简要地在此提及的，或将被完全省略而不提供众所周知的工艺细节。
图2示出在制造半导体器件的工艺期间的半导体器件结构200。半导体器件结构200包含半导体基板210和形成在半导体基板210的表面上的栅极结构220。半导体基板可以是硅、混有锗的硅或混有其它元素的硅，如常见于半导体工业中，为方便起见，在下文中将简称为半导体或硅基板。所述基板可以是块硅晶圆或绝缘体上覆硅（SOI）结构。在SOI结构中，半导体基板210是由绝缘层支撑的单晶半导体材料的薄层，所述绝缘层则由支承基板支撑。
栅极结构220可以包括高k层224、栅极金属层225和栅极电极层226。高k层224可以是，例如，包含HfO2、HfSiO2、ZrO2、或ZrSiO2，或上述两种或更多种的组合。本领域的技术人员能了解到高k层224可代表具有介电常数大于4的材料层。栅极金属层225可包括，例如，如钌的金属、如TiNi合金的金属合金、如TaN、TaSiN、TiN、HfN的金属氮化物、或如二氧化钌的金属氧化物、或它们的任意组合。栅极电极层226可以是含硅的层，例如包括非晶硅、多晶硅或硅/锗、或它们的任意组合。本领域技术人员能理解到，代替层224和225，可替代地提供一介电层，而层226可以包括金属材料。也可以在嵌入在半导体基板210中或在半导体基板210的表面上形成的栅极电极层226下方设置一个额外的衬垫，所述额外的衬垫包含应变诱发材料，用于改善在栅极结构220下方的半导体基板210的沟道区域中的电荷载流子的迁移率。
可将修整过程230施加到栅极结构220，如图2中所示。根据一些说明性实施例，修整过程230可被执行作为紧接在图案化栅极结构220之后的一个额外的过程，如图2中所示。可替换地，修整过程230可以在图案化栅极电极层226之后并在图案化栅极绝缘层224之前进行。
根据一些示范实施例中，修整过程230可包括具有与高k和金属栅极材料的至少一者相比对硅有高选择的等向性硅蚀刻过程。
根据其它示例性实施例中，修整过程230可以为交替性，使得在多晶硅栅极电极层226的情况中，可以在对制造半导体器件来说实际的时间尺度内形成SiO2反应层，所述时间尺度取决于例如等离子体处理的条件和基板温度。根据在此的一个说明性的例子，可以使用含有激态氧种的反应物气体与多晶硅材料反应形成SiO2反应层。可以使用O2等离子体源产生激态氧种。如果在处理系统中需要从基板移除源的话，O2等离子体源可以是远程等离子体源。本领域技术人员将会理解到如O2或H2O的含氧气体可用来热氧化多晶硅材料，形成SiO2反应层。可替换地，可以使用湿式氧化过程来代替。在此，可将基板浸入温水中或酸性溶液中。本领域技术人员将会理解到，任选地，在形成SiO2层的反应以后，可在半导体基板210的表面上沉积一SiN层。接着，可从未反应的栅极电极层226去除或剥离SiO2反应层。根据本文的一些说明性实例，可施加选自例如含水HF蒸气或NH3的蚀刻气体并接着进行热处理以蒸发修整过的产物。
本领域具有通常技术者将理解的是，在示范实施例中，说明性的修整过程可以基于许多方面，如离子气体种类、蚀刻偏差、蚀刻腔室和通过电压的控制，过/底蚀刻和湿蚀刻。本领域的技术人员在实施本公开内容的示意性实施例时将把各种方面纳入考虑中。
图3示出了具有设置在半导体基板310的表面上的经修整栅极结构320的半导体器件结构300。所述半导体器件结构300可以是，例如，在如关于图2中所示的示范实施例所描述般对半导体器件结构200执行修整过程230之后所获得。经修整栅极结构320包含栅绝缘层324和设置在栅极绝缘层324上的栅极金属层325。在栅极绝缘层324和栅极金属层325上方，形成栅极电极层326。经修整栅极结构320的栅极电极层326覆盖栅极金属层325，使得栅极金属层325的暴露表面332和334不被所述栅极电极层326覆盖。本领域的技术人员将会理解到暴露表面332和334界定了栅极绝缘层324和栅极金属层325的突出部分从经修整栅极结构320突出远离一通过参考标号350所标示的距离。
图4示出了根据本公开内容的一说明性实施例的半导体器件结构400和半导体基板410。半导体器件结构400包括栅极结构420，其旁边形成侧壁间隔体462和464。栅极结构420包括栅极绝缘层424、设置在栅极绝缘层424上的栅极金属层425、和经修整栅极电极层426。本领域的技术人员可认识到，虽然图4中明确地示出了具有形成在栅极结构420的各侧在经修整栅极结构420旁的两个侧壁间隔体462和464的一个示范实施例，或可设置仅一个侧壁间隔体，或者，两个以上的侧壁间隔体462和464。如在图4中所描绘的说明性实施例示出了形成在栅极电极层426和栅极绝缘层424与栅极金属层425的层堆叠旁的衬垫间隔体462，以便覆盖未被置在栅极金属层425上的栅极电极材料层426覆盖的栅极金属层425的表面434和432。根据如在图4中所描绘的说明性实施例，衬垫间隔体462可基本上呈变形的“W”形。根据本文的一些说明性实例，间隔体462的厚度可以是在约1-10nm的范围内或约2-5nm的范围内。
根据一个示范处理流程的说明性实施例，可以在形成经修整栅结构(如图3的经修整栅极结构320)并且在经修整栅结构旁形成一个或多个侧壁间隔体之后得到半导体器件结构400。本领域技术人员将会理解到形成一个或多个侧壁间隔体可以包含一种用于形成一个或多个间隔体的过程，例如沉积间隔体形成材料来形成具有厚度基本上对应于图3中的距离350的一或多层的间隔体形成材料。因此，可以形成一层或多层间隔体形成材料以取代当执行相关于图2和3所述的修整过程时所去除的栅极电极层的材料。本领域技术人员可理解到，替代地，间隔体形成材料的沉积层的厚度可以是大于如图3中所示的距离350。
图5示意性示出半导体装置结构500和半导体基板510的剖面图。栅极结构520形成在半导体基板510的表面上，栅极结构520包含栅极绝缘层524、栅极金属层525和经修整栅极电极层526。栅极硅化物区域566形成在经修整栅极电极层526的上部。经修整栅极电极层526是相对于栅极金属层525和栅极绝缘层524为被修整，使得栅极金属层525的表面532和534不被经修整栅极电极层526覆盖。栅极金属层525的表面532和534界定从经修整栅极电极层526突出远离的栅极金属层525和栅极绝缘层524的突出部分。
形成覆盖栅极金属层525的暴露表面532和534的间隔体562和564。本领域技术人员将会理解到一个或多个间隔体可形成在栅极电极层526和栅极金属层525和栅极绝缘层524旁以覆盖经修整栅极电极层526、栅极金属层525和栅极绝缘层524的侧壁。根据一个说明性实施例，在栅极电极层526旁可只形成一个间隔体（未示出），所述间隔体的厚度会使得栅极金属层525和栅极绝缘层524的突出区域被封装起来。根据如在图5中所描绘的说明性实施例，示出两个间隔体562和564，间隔体562和564是形成在栅极结构520旁。在本文的一个说明性的实例中，间隔体562的厚度可以小于一个距离，其测量表面532和534的任一者沿着从经修整栅极电极层526突出远离的方向的长度。根据本文的替代示例性实例中，间隔体562的厚度可以是大于表面532和534沿着从经修整栅极电极层526突出远离的方向的长度。本领域技术人员可理解到可由至少一个间隔体覆盖表面532和534。
如图5中所示的半导体装置结构500还包括深源极和漏极区域572和源极/漏极延伸区域574。此外，在由图5中的参考标号572和574所示的源极/漏极中形成与间隔体564对齐的硅化物区域582。
可通过执行源极/漏极延伸植入工艺、源极和漏极植入工艺和在源极/漏极572和574中栅极结构520旁形成硅化物区域582，而在形成如图4所示的半导体器件结构400后得到图5所示的半导体器件结构500。本领域技术人员将会理解到可以对齐栅极结构520和侧壁间隔体562和564设置硅化物区582，以不依赖于经修整的栅极电极层526。
本领域技术人员将会理解到，由于一些说明实施例，可以在过程流程中较早移除侧壁间隔体，并通过另一侧壁间隔体结构代替，使得如图4所示的侧壁间隔体462和464可能实际代表将在关于图4和图5所述的阶段之间的过程流程中所发生的中间处理期间中被移除的一个虚拟间隔体结构。
图6示出了根据示出了替代性过程流程的实施例的半导体器件结构600。半导体器件结构600是形成在半导体基板610中，使得栅极结构620被布置在半导体基板610的表面上。栅极结构包括栅极绝缘层624、栅极金属层625和栅极电极层626。侧壁间隔体642形成在栅极结构620旁。侧壁间隔体642可以包括如先前关于其它说明性实施例所描述的的一个或多个侧壁间隔体层。
根据一个说明性实例，可在提供如图2中所示的半导体器件结构200后形成半导体器件结构600。在过程流程的这个阶段中，可以在执行修整过程之前执行用于形成侧壁间隔体642的过程。
图7示出了根据一个示例性实施例的半导体器件结构700和半导体基板710。半导体器件结构700包括设置在所述半导体基板710的表面上的栅极结构720。半导体装置结构700还包括在半导体基板710内对齐栅极结构720和/或间隔体结构742而形成的源极和漏极延伸区域774。可替代地或另外地，可以在半导体基板710内形成晕区域（未示出）。
根据一个说明性实施例，可通过在提供如图6所示的半导体器件结构600之后执行植入过程来获得半导体器件结构700。通过植入过程（未示出）的方式，可执行源极/漏极延伸区域植入过程和晕区域植人过程的至少一者。本领域的技术人员将认识到至少一个或多个侧壁间隔体可以用作植入掩模，将源极和漏极延伸区域774和/或晕区域（未示出）相对于栅极结构720对齐。或者，可在移除如图6所示的半导体器件结构600的侧壁间隔体结之后执行植入过程。
图8示出了根据本公开说明的一个说明性实施例的半导体器件结构800和半导体基板810。半导体器件结构800包括栅极结构820和与栅极结构820对齐的源极和漏极延伸区域874，其中栅极结构820是形成在半导体基板810的表面上。源极和漏极延伸区域874是形成在栅极结构820旁，在半导体基板810内的栅极结构820的每一侧。另外或替代地，可在半导体基板810中进一步设置晕区域（未示出）。根据如在图8中所描绘的说明性实施例，栅极结构820包括栅极绝缘层824、栅极金属层825和栅极电极层826。
根据一个说明性实施例中，可通过对图7中所描绘的半导体器件结构700执行蚀刻过程以去除图7的侧壁间隔体742而获得如图8所示的半导体器件结构800。本领域技术人员将会理解到如图7所示的侧壁间隔体结构742可以表示一个虚拟间隔体结构。
图9示出了具有设置在半导体基板910的表面上的栅极结构920的半导体器件结构900。栅极结构920包括栅极绝缘层924和设置在栅极绝缘层924上形成栅极金属层925。在栅极绝缘层924和栅极金属层925上方，形成有经修整栅极电极层926。可以对应于关于图2中所述的栅极结构220的实施例形成栅极结构920。
经修整栅极结构920的经修整栅极电极层926覆盖栅极金属层925，使得栅极金属层925的暴露表面932和934不被栅极电极层926覆盖。本领域技术人员将会理解到暴露表面932和934界定栅极金属层925和栅绝缘层924从经修整栅极电极层926突出远离的突出部分的距离，其是通过在图9中的标号950所示。源极和漏极延伸区域974是形成在半导体基板910中与栅极金属层925和栅绝缘层924对齐。本领域技术人员将会理解到如在图9所示的半导体器件结构900的栅极结构920具有基本上一长度尺寸，其是与界定在半导体基板910中的栅极结构920下方延伸的沟道区域的沟道长度的源极和漏极延伸区域974脱钩。
图10示出根据本公开说明的一个说明性实施例的半导体器件结构1000和半导体基板1010。半导体器件结构1000包括设置在半导体基板1010的表面上的栅极结构1020。栅极结构1020具有栅极绝缘层1024、栅极金属层1025和经修整栅极电极层1026。在栅极结构1020旁，形成有一个或多个侧壁间隔体1062和1064。本领域技术人员将会理解到虽然图10明确地示出了具有形成在栅极结构1020旁在栅极结构1020的每一侧的两个侧壁间隔体1062和1064的示例性实施例，可以仅设置一个侧壁间隔体或者多于两个侧壁间隔体。
图10中所描绘的说明性实施例示出了形成在经修整栅极电极层1026和栅极绝缘层1024和栅极金属层1025的层堆叠旁的衬垫间隔体1062，以便覆盖未被经修整栅极电极层1026所覆盖的栅极金属层1025的表面1034和1032。源极和漏极延伸区域1074是形成在半导体基板1010中与栅极绝缘层1024和栅极金属层1025对齐。侧壁间隔体1062和1064是形成在源极和漏极延伸区域1074上方，使得侧壁间隔体1062和1064的某些部分被设置在源极和漏极延伸区域1074上，从而部分地覆盖源极和漏极延伸区域1074。根据一个说明性实例，衬垫间隔体1062可具有如图10所示的基本上变形了的“W”形状。根据一些说明性实施例，衬垫间隔体1062的厚度可以是在约1-10nm的范围中或在约2-5nm的范围中。
根据一个说明性实例中，可以在形成图9的栅极结构920后通过在图9的栅极结构920旁形成一个或多个侧壁间隔体而获得半导体器件结构1000。本领域的技术人员将认识到形成一个或多个侧壁间隔体可以包括通过沉积具有对应于图9中的距离950的厚度的间隔体形成材料而形成间隔体，所述距离950描绘当执行用于形成图9中所示的经修整栅极电极层926的修整过程时除去的栅极电极层的栅极电极材料。或者，所沉积间隔体形成材料的厚度可大于图9的距离950。
图11示出了根据本公开说明的一些说明性实施例在中段(MEOL）制造过程期间的半导体器件结构。
图11示出半导体基板1100和设置在半导体基板1100的表面上的两个栅极结构1120和1140。源极/漏极区域1112、1114和1116是形成在半导体基板1100内各栅极结构1120和1140旁，其中没有明确地示出源极和漏极延伸区域和选择性的晕区域。栅极结构1120具有栅极绝缘层1124、经修整栅极电极层1126和形成在经修整栅极电极层1126上的栅极硅化物1164。虽然为便于说明，仅明确地示出栅极绝缘层1124，不旨在限制任何本公开内容。值得注意的是，所描绘的层1124可以包括根据前述说明的栅极绝缘层和形成在栅极绝缘层上的栅极金属层。侧壁间隔体1128是形成在栅极结构1120的每一侧，从而使侧壁间隔体1128覆盖未被经修整栅极电极层1126所覆盖的层1124的表面1134。
因此，栅极结构1140具有栅极绝缘层1144、经修整栅极电极层1146和形成在经修整栅极电极层1146上的栅极硅化物1168。虽然为便于说明，仅明确地示出栅极绝缘层1144，不旨在限制任何本公开内容。值得注意的是，所描绘的层1144可以包括根据前述说明的栅极绝缘层和形成在栅极绝缘层上的栅极金属层。侧壁间隔体1148是形成在经修整栅极结构1140的每一侧，从而使侧壁间隔体1148覆盖未被经修整栅极电极层1146所覆盖的层1144的表面1134。
由箭头1122表示栅极绝缘层1124的长度，而由箭头1142表示栅极绝缘层1144的长度。本领域技术人员将会理解到箭头1124和1142分别表示在各自的栅极结构1120和1140下方延伸的沟道的长度尺寸。值得注意的是，通过栅极结构1120和1140，半导体器件可具有长度尺寸与从个别的沟道长度1122和1142脱钩的栅极电极层1126和1146。触点1160示意性地表示用于接触包括栅极电极结构1120和1140之一的晶体管结构的源极和漏极的触点。触点1160设置在源极或漏极区域1114上。根据图11中的图示，将CPP示意性地描绘为在源区和漏区域1114和1116之间的间距。
可进一步通过两个参数“a”和“b”参数化根据图11中所描绘的说明性实施例的触点几何，其中参数“b”表征触点1160和经修整栅极结构1120的栅极绝缘层1124之间的距离，且参数“a”表征触点1160和栅极结构1120的栅极硅化物1164之间的距离。由于栅极结构1120的经修整栅极电极层1126的缘故，对于一个给定的CPP，预期参数“a”会大于或等于参数“b”。本领域技术人员将会理解到，相对于图1中的现有技术的参数“a”，可以增加参数“a”而不会影响源极/漏极触点1160，特别是，不会影响触点1160的接触电阻。
关于图12和图13，将说明本公开内容的一些替代实施例。图12示出半导体器件结构1200和半导体基板1210。半导体器件结构1200具有形成在半导体基板1210的表面上的栅极结构1220。栅极结构1220包括栅极绝缘层1224、栅极金属层1225和栅极电极层1226。在栅极结构1220旁，侧壁间隔体结构1248是形成于栅极结构1220的每一侧。
本领域技术人员将会理解到如图12中所示的半导体器件结构1200可对应于与关于先前图6所说明的组态。进一步指出半导体器件结构1200可替代地对应于如关于图7所述的半导体器件结构700，虽然图12中没有明确示出源极和漏极延伸区域。
接着，可对半导体器件结构1200施加修整过程1230以提供如图13所示的半导体器件结构1300。当施加修整过程1230时，形成经修整栅极结构1320。如图13中所示，经修整电极结构1320是设置在半导体基板1310的表面上。经修整栅极结构1320包括栅极绝缘层1324、栅极金属层1325和经修整栅极电极层1326。在经修整栅极结构1320的每一侧，形成有经修整侧壁间隔体结构1348。
修整过程（图12中的1230）可被配置成使得经修整栅极电极层1326的顶部具有圆润顶端的形状。本领域技术人员将会理解到，由于修整过程（图12中的1230）的缘故，在后续处理期间让触点座落在两个相邻栅极结构之间的空间可增大。
根据本文中的一些说明性实施例，蚀刻过程可以包括塑形多晶硅的顶部，其中栅极绝缘层1324和栅极金属层1325受到间隔体材料的保护。根据本文的一个特殊的例子，也可以纳入加速到晶圆表面的各向异性物理蚀刻成分，例如氩离子，然后通过从氩离子到多晶硅原子的动量转移以物理性去除多晶硅的顶部。
如图13中所描绘，修整过程（图12中的1230）不仅可能影响经修整栅极电极层1326，也可能会影响经修整侧壁间隔体结构1348，使得至少一个侧壁间隔体可能被回蚀刻。当回蚀刻一个或多个侧壁间隔体时，可能会暴露出栅极电极层1326的顶部，使得栅极电极层1326的顶部可能会经过进一步的修整。根据一个说明性实施例，可以获得，具有圆润顶端部分而不是如现有技术中般的一个或多或少扁平顶部的栅极电极层。
本领域技术人员将会理解到关于图12和13中所述的替代说明性实施例可能会导致栅极结构的上部（例如图13中的栅极结构1320的上部）和源极/漏极触点（对应于图11中的1160）之间的距离增加，使得相应的参数“a”可增加，同时基本上保持参数“b”，使得可以在根据这些可替代实施例的触点几何中获得例如“a”大于或等于“b”这样的关系。
本领域技术人员将会理解到可以在本公开内容的各种说明性实施例中获得用于减少栅极电极层的长度尺寸，即，长度，的整体边界条件，使得栅极电极层的减少的长度仍然足够大，以便能够使触点座落于形成在栅极电极层上的硅化物部分上，而不减少触点CD和负面地影响接触电阻。
本领域技术人员将会理解到本发明的应用可导致触点座落空间余量的增加，这对在32nm和28nm的现有技术节点可能带来庞大的好处。
本公开内容提供一种用于形成半导体器件的方法。在一些说明性实施例中，形成栅极结构，所述栅极结构包括形成栅绝缘层和形成在栅极绝缘层上的栅极电极结构。所述方法提供了沿着与连接源极和漏极的方向平行延伸的方向相对于栅极绝缘层减少栅极电极的尺寸。本公开内容还提供一种具有栅极结构的半导体器件结构。所述栅极结构包括栅极绝缘层和形成在栅极绝缘层上方的栅极电极结构，其中相对于沿着与从源极到漏极导向的方向基本上平行的方向的栅极绝缘层的尺寸，栅极电极结构沿着所述方向延伸的尺寸是减少的。根据一些说明性实施例，栅极结构具有与由栅极结构所促成的沟道宽度脱钩的栅极硅长度。根据一些说明性实施例，间隔体结构可以被设置在栅极绝缘层的上表面部分上，所述上表面部分基本上平行于被栅极结构所覆盖的半导体基板的表面上。根据其它示例性实施例，栅极电极结构可具有圆润顶端部分。
上面公开的具体实施例仅仅是说明性的，因为可以用对于得到本文的教导的益处的本领域技术人员显见的不同但等效的方式修改和实践本发明。例如，可以用不同的顺序来执行上述的过程步骤。此外，对于本文所示的构造或设计的细节，除了权利要求书中所描述的之外，并不意图有任何限。因此显然可以变更或修改以上公开的具体实施例且所有这些变化都在本发明的范围和精神内。因此，在权利要求书中列出本文所寻求的保护。

Claims (20)

1.一种用于形成半导体器件的方法，所述方法包含：
在半导体基板中设置有源区域；
在所述有源区域中形成栅极结构，所述栅极结构包括栅极绝缘层和具有栅极金属层的栅极电极结构；
施加修整过程到所述栅极电极结构以从所述栅极电极结构去除具有第一侧壁厚度的材料；和
在所述经修整栅极结构上形成间隔体结构，所述间隔体结构具有至少一不小于所述第一侧壁厚度的第二侧壁厚度。
2.根据权利要求1所述的方法，还包括在形成所述间隔件结构之后施加硅化过程。
3.根据权利要求1所述的方法，所述修整过程包括对所述栅极电极结构执行等向性蚀刻过程，以暴露所述栅极绝缘层和所述栅极金属层的至少一者的上表面部份。
4.根据权利要求1所述的方法，还包括在所述半导体基板中界定掺杂区域，所述掺杂区域相对于所述间隔体结构为对齐。
5.根据权利要求1所述的方法，所述栅极绝缘层包括高k材料。
6.根据权利要求1所述的方法，其特征在于，形成所述栅极结构包括在所述栅极结构旁形成虚拟间隔体结构，执行一个或多个植入序列用于形成源极/漏极区域、源极/漏极延伸区域和晕区域的至少一者。
7.根据权利要求6所述的方法，还包括在施加所述修整过程前除去所述虚拟间隔体结构。
8.一种用于形成半导体器件的方法，包括：
在半导体基板的有源区域中形成栅极结构，所述栅极结构包括高k栅极绝缘层、栅极金属层和多晶硅材料；
暴露所述高k栅极绝缘层和所述栅极金属层的至少一者的上表面部份；和
在所述栅极结构上形成间隔体结构，以覆盖暴露出的上表面部分。
9.根据权利要求8所述的方法，还包括在所述多晶硅材料中形成硅化栅极区域，所述硅化栅极区域相对于所述间隔体结构为对齐。
10.根据权利要求8所述的方法，其特征在于，暴露上表面部分包括执行对于所述高k栅极绝缘材料具有硅的高选择性的等向性硅蚀刻过程。
11.一种用于形成半导体器件的方法，包括：
在半导体器件的有源区域中图案化栅极电极堆叠，所述栅极电极堆叠包括栅极绝缘层和设置在所述栅极绝缘层上的栅极金属层；
回蚀刻所述栅极电极堆叠，以保持所述栅极电极堆叠中的所述栅极绝缘层和所述栅极金属层的至少一者的尺度；和
形成与所述栅极电极堆叠接触的间隔体结构。
12.根据权利要求11所述的方法，其特征在于，图案化所述栅极电极堆叠还包括在所述栅极电极堆叠旁形成间隔体结构以取代当回蚀刻所述栅极电极堆叠时从所述栅极电极堆叠去除的所述材料。
13.根据权利要求11所述的方法，其特征在于，当回蚀刻时暴露所述栅极绝缘层和所述栅极金属层的至少一者的上表面部分，且形成所述间隔件结构以便覆盖所述暴露的上表面。
14.一种用于形成半导体器件的方法，包括：
在半导体基板的有源区域中图案化栅极结构，所述栅极结构包括栅极绝缘层、间隔体结构和栅极电极结构；
通过修整所述间隔体结构而修整所述栅极结构的上部份，以增加所述栅极电极结构的暴露表面；和
在修整所述栅极结构之后执行硅化过程。
15.根据权利要求14所述的方法，所述栅极结构的所述修整包括用于减少在高度方向中的所述间隔体结构的蚀刻过程，所述高度方向沿着垂直于所述半导体基板的所述表面的方向延伸。
16.根据权利要求14所述的方法，所述硅化过程包括在通过所述栅极结构的所述修整而增加的所述栅极电极结构的所述暴露表面上沉积金属。
17.一种半导体器件，包括：
具有有源区域的半导体基板；
形成于所述有源区域中的栅极结构，所述栅极结构包括栅极绝缘层和经修整栅极电极材料；
形成在所述栅极结构旁的所述有源区域中的源极/漏极，第一方向平行于在源极和漏极之间延伸的沟道长度；
其中，沿所述第一方向延伸的所述栅极绝缘层的长度大于沿所述第一方向延伸的所述经修整栅极电极材料的长度。
18.根据权利要求17所述的半导体器件结构，其特征在于，所述经修整栅极电极材料具有圆润顶端部分。
19.根据权利要求17所述的半导体器件结构，沿所述第一方向的所述栅极金属层的长度大于沿所述第一方向的所述经修整栅极电极材料的所述长度。
20.根据权利要求19所述的半导体器件结构，还包括间隔体结构，所述间隔体结构至少部分设置在所述栅极金属层的上表面部分上方，所述上表面部份基本上平行于被所述栅极结构覆盖的所述半导体基板的表面。
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Termination date: 20180311