KR101310434B1 - 반도체 디바이스 형성 방법 및 그 구조 - Google Patents

반도체 디바이스 형성 방법 및 그 구조 Download PDF

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Abstract

논플레이너 반도체 디바이스(10)는 실리콘 핀(42)으로 시작된다. 게르마늄 소스(예를 들어, 24, 26, 28, 30, 32)는 핀(42)에 제공된다. 일부 실시예는 피착을 이용하여 게르마늄을 제공할 수 있으며, 일부 실시예는 이온 주입(30)을 이용하여 게르마늄을 제공할 수 있으며; 또한 다른 방법이 이용되어 게르마늄을 제공할 수 있다. 그 후 핀(42)은 산화되어, 핀(36)의 실리콘 게르마늄 채널 영역을 형성한다. 일부 실시예에서, 전체 핀(42)은 실리콘으로부터 실리콘 게르마늄으로 변형된다. 하나 이상의 핀들(36)이 이용되어, 예를 들면, FINFET, MIGFET, 트리-게이트 트랜지스터, 또는 멀티-게이트 트랜지스터와 같은 논플레이너 반도체 디바이스를 형성할 수 있다.
논플레이너 반도체 디바이스, 핀, 채널 영역, 실리콘 게르마늄

Description

반도체 디바이스 형성 방법 및 그 구조{METHOD FOR FORMING A SEMICONDUCTOR DEVICE AND STRUCTURE THEREOF}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 특히, 반도체 디바이스를 형성하는 방법에 관한 것이다.
일부 실리콘 기반 반도체 디바이스에서는 실리콘 게르마늄 물질을 이용하여, 디바이스의 성능을 상당히 향상시킬 수 있다. 예를 들어, 실리콘 게르마늄 물질은 트랜지스터의 채널 영역의 홀 및 전자 이동도(hole and electron mobility)를 증가시키는데 이용될 수 있다. 실리콘 게르마늄 물질을 이용해서 디바이스를 형성하는 향상된 방법이 기술된다.
본 발명은 예를 들어 도시된 것으로, 유사한 참조부호가 유사한 소자들을 나타내는 첨부 도면들에 의해 제한되지 않는다.
도 1은 일 실시예에 따른 제조 단계 중의 웨이퍼의 일부의 단면도이다.
도 2는 일 실시예에 따른 제조 단계 중의 웨이퍼의 일부의 단면도이다.
도 3은 일 실시예에 따른 제조 단계 중의 웨이퍼의 일부의 단면도이다.
도 4는 다른 실시예에 따른 제조 단계 중의 도 2의 웨이퍼의 일부의 단면도 이다.
도 5는 일 실시예에 따른 제조 단계 중의 도 4의 웨이퍼의 일부의 단면도이다.
도 6은 다른 실시예에 따른 제조 단계 중의 도 2의 웨이퍼의 일부의 단면도이다.
도 7은 다른 실시예에 따른 제조 단계 중의 도 5의 웨이퍼의 일부의 단면도이다.
도 8은 일 실시예에 따른 제조 단계 중의 도 7의 웨이퍼의 일부의 단면도이다.
도 9는 일 실시예에 따른 제조 단계 중의 도 3, 도 4, 도 5 또는 도 6의 웨이퍼의 일부의 단면도이다.
도 10은 일 실시예에 따른 제조 단계 중의 도 2의 웨이퍼의 일부의 상부도이다.
도 11은 일 실시예에 따른 제조 단계 중의 도 3, 도 4, 도 5 또는 도 6의 웨이퍼의 일부의 상부도이다.
도 12는 일 실시예에 따른 제조 단계 중의 도 6의 웨이퍼의 일부의 상부도이다.
도 13은 일 실시예에 따른 제조 단계 중의 도 8의 웨이퍼의 일부의 상부도이다.
도 14는 일 실시예에 따른 제조 단계 중의 도 9의 웨이퍼의 일부의 상부도이 다.
도 15는 다른 실시예에 따른 제조 단계 중의 도 3, 도 4, 도 5 또는 도 6의 웨이퍼의 일부의 단면도이다.
당업자는, 도면의 요소들이 단순성과 명료성을 위해 도시된 것으로, 반듯이 비율적으로 그려질 필요가 없음을 안다. 예를 들어, 도면의 일부 요소들의 치수는 본 발명의 실시예의 이해력을 향상시키는데 도움이 되기 위해 다른 요소들에 비해 과장되게 그려질 수도 있다.
도 1은 일 실시예에 따른 제조 단계 중의 웨이퍼(10)의 일부의 단면도이다. 일 실시예에서, 웨이퍼(10)는, 기판(18), 기판(18) 위의(overlying) 절연층(16), 절연층(16) 위의 단결정 반도체 층(14), 및 층(14) 위의 절연층(12)을 포함한다. 일 실시예에서, 기판(18)은 실리콘과 같은 단결정 반도체 물질이다. 다른 실시예는, 예를 들어, 사파이어, 유리 또는 임의의 다른 적합한 기판 물질 또는 조합 또는 재료와 같은 다른 물질을 기판(18)용으로 이용할 수 있다. 일 실시예에서, 절연층(16)은 실리콘 이산화물을 포함하는 매립 산화물 층(buried oxide layer)(통상 "BOX"라고 함)이다. 다른 실시예는, 예를 들어, 실리콘 질화물, 금속 산화물(예를 들면, 하프늄 산화물), 또는 적합한 물질들의 임의의 복수의 층들과 같은 임의의 적합한 유전 물질들을 층(16)용으로 이용할 수 있다. 일 실시예에서, 절연층(12)은, 실리콘 질화물의 캐핑 층(capping layer)을 포함한다. 다른 실시예는, 예를 들어, 금속 산화물(예를 들면, 하프늄 산화물), 또는 적합한 물질들의 임의의 복수 의 층들과 같은 임의의 적합한 유전 물질들을 층(12)용으로 이용할 수 있다. 또한, 다른 실시예는, 층들(14, 16) 사이에 삽입된 산화물 패드 층(도시되지 않음)을 포함할 수 있다. 다른 실시예는, 절연층(16)을 이용하지 않을 수도 있다.
도 2는 일 실시예에 따른 층들(12, 14)을 패터닝한 후의 도 1의 웨이퍼(10)의 일부의 단면도이다. 층(14)의 패터닝된 일부는 참조 부호(22)를 갖고, 층(12)의 패터닝된 일부는 참조 부호(20)를 갖는다. 일 실시예에서, 구조(42)(물질(22)로 형성됨)는, FINFET(fin field effect transistor), MIGFET(multiple independent gate field effect transistor), 트리-게이트(세개의 비독립 게이트) 디바이스, 또는 멀티-게이트(복수의 비독립 게이트) 디바이스의 핀의 일부이다. 다른 실시예에서, 구조(22)는 상이한 타입의 디바이스의 핀의 일부일 수 있다. FINFET, MIGFET, 트리-게이트, 및 멀티-게이트는 핀을 이용하는 논플레이너(non-planar) 디바이스의 단지 3개의 일례들이다. 또한, 본 실시예는 하나의 핀만을 도시하였지만, 다른 실시예는 동일한 디바이스에서 임의의 수의 핀들을 이용할 수 있다.
도 10은 일 실시예에 따른 제조 단계 중의 도 2의 웨이퍼의 일부의 상부도이다. 도 10은 핀(42)(물질(22)로 구성됨)이 제1 전류 전극(44)(물질(22)로 구성됨) 및 제2 전류 전극(46)(물질(22)로 구성됨)에 어떻게 연결될 수 있는지를 도시한다. 핀(42)이 대략 사각형 형태를 갖는 것으로 도시되었고, 제1 전류 전극은 대략 원형 형태를 갖는 것으로 도시되었고, 제2 전류 전극은 대략 원형 형태를 갖는 것으로 도시되었지만, 다른 실시예는, 구조(42, 44, 46)용으로 임의의 희망 형태 또는 기 하학을 이용할 수 있다.
동일한 참조 부호(42, 44, 46)는, 디바이스(10)의 동일한 기능을 목적으로 하는 핀(42), 제1 전류 전극(44), 제2 전류 전극(46)을 나타내기 위해 도 10 내지 도 13용으로 이용되었음을 주지하라.
도 3은 일 실시예에 따른 제조 단계 중의 도 2의 웨이퍼(10)의 일부의 단면도이다. 도 3은 반도체 물질(24)의 선택적 피착 후의 웨이퍼(10)를 도시한다. 일 실시예에서, 반도체 물질(24)은 실리콘 게르마늄을 포함한다. 다른 실시예는, 필요한 속성을 갖는 임의의 희망 반도체 물질을 피착할 수도 있다. 일 실시예에서, 잠정적으로 양호한 실시예에서, 반도체 물질(24)은 단결정일 수 있다. 다른 실시예에서, 반도체 물질(24)은 다결정 또는 비정질일 수 있다.
도 4는 다른 실시예에 따른 제조 단계 중의 도 2의 웨이퍼의 일부의 단면도이다. 도 4는 반도체 물질(26)의 비선택 피착 후의 웨이퍼(10)를 도시한다. 일 실시예에서, 반도체 물질(26)은 실리콘 게르마늄을 포함한다. 다른 실시예는, 필요한 속성을 갖는 임의의 희망 반도체 물질을 피착할 수도 있다. 일 실시예에서, 잠정적으로 양호한 실시예에서, 반도체 물질(24)과 접촉하는 반도체 물질(26)은 단결정일 수 있다. 다른 실시예에서, 반도체 물질(26) 전체 또는 일부는 다결정 또는 비정질일 수 있다.
도 5는 일 실시예에 따른 제조 단계 중의 도 4의 웨이퍼의 일부의 단면도이다. 도 5는 스택(22, 20)의 사이드월 상에 피착된 상태로 스페이서(28)를 남겨둔 채, 층(26)의 이방성 에칭 후의 도 4의 웨이퍼(10)를 도시한다. 예를 들어, 플라 즈마 에칭과 같은 임의의 적합한 에칭이 이용될 수 있다.
도 11은 일 실시예에 따른 제조 단계 중의 도 3, 도 4, 도 5 또는 도 6의 웨이퍼의 일부의 상부도이다. 도 11은, 핀(42)(물질(22)로 구성됨)이 제1 전류 전극(44)(물질(22)로 구성됨) 및 제2 전류 전극(46)(물질(22)로 구성됨)에 어떻게 연결될 수 있는지를 도시한다. 핀(42)이 대략 사각형 형태를 갖는 것으로 도시되었고, 제1 전류 전극은 대략 원형 형태를 갖는 것으로 도시되었고, 제2 전류 전극은 대략 원형 형태를 갖는 것으로 도시되었지만, 다른 실시예는, 구조(42, 44, 46)용으로 임의의 희망 형태 또는 기하학을 이용할 수 있다.
도 11은, 반도체 물질(24)(도 3 참조), 반도체 물질(26)(도 4 참조), 또는 반도체 물질(28)(도 5 참조)이 도 11의 물질(22)과 접촉해서 형성되었다는 점에서 도 10과 상이함을 주지하라.
도 6은 다른 실시예에 따른 제조 단계 중의 도 2의 웨이퍼의 일부의 단면도이다. 도 6은 웨이퍼(10)의 이온 주입(30) 후의 도 2의 웨이퍼(10)를 도시한다. 일 실시예에서, 이온 주입 종(species)은 게르마늄을 포함한다. 다른 실시예는, 필요한 속성을 갖는 임의의 희망 반도체 종을 주입할 수 있다. 일 실시예에서, 게르마늄 원자 주입량(atom dose)은 5x10e14 내지 5x10e15의 범위일 수 있다. 다른 실시예에서, 게르마늄 원자 주입량은 5x10e13 내지 5x10e16의 범위일 수 있다. 다른 실시예는, 임의의 희망 게르마늄 원자 주입량을 이용할 수 있다. 일 실시예에서, 이온 주입 각도는 30°내지 10°의 범위일 수 있다(주 웨이퍼 표면에 수직으로부터 측정됨). 다른 실시예에서, 이온 주입 각도는 45°내지 10°의 범위일 수 있다(주 웨이퍼 표면에 수직으로부터 다시 측정됨). 일 실시예에서, 이온 주입 에너지는 5 keV 내지 80 keV의 범위일 수 있다. 다른 실시예에서, 주입 에너지는 1 keV 내지 120 keV의 범위일 수 있다. 다른 실시예는, 임의의 희망 이온 주입 에너지를 이용할 수 있다.
도 7은 다른 실시예에 따른 제조 단계 중의 도 5의 웨이퍼의 일부의 단면도이다. 도 7은, 스페이서(28)가 산화 중에 실리콘 산화물 부(34)로 변형된, 산화 후의 도 5의 웨이퍼(10)를 도시한다. 본 실시예에서, 산화는 스페이서(28)를 변형할 뿐만 아니라, 물질(22)의 일부도 변형할 수 있음을 주지하라. 산화 단계 중에, 스페이서(28)로부터의 게르마늄 원자는 물질(22)의 나머지 일부로 주입되어, 고유 실리콘 물질(22)을 실리콘 게르마늄 물질(36)로 변형시킨다. 핀을 산화하여, 실리콘 게르마늄을 포함하는 채널 영역이 핀(36) 내에 형성됨을 주지하라. 본 실시예에서, 산화물이 제거되면(도 8 참조), 채널 영역은 핀(36) 전부를 포함한다. 다른 실시예는, 핀(36)의 일부의 채널 영역만을 형성할 수도 있다. 예를 들어, 습식(wet) 또는 스팀 산화, 염산 환경에서의 산화, 또는 임의의 다른 적합한 산화 처리와 같은 산화를 실행하는데 이용될 수 있는 다양한 방법들이 있다. 산화 단계로, 처리 장치의 리소그래피 능력이 허용할 수 있는 것 보다 효율적으로 핀(36)을 더 얇게 할 수 있음을 주지하라. 일부 실시예의 경우, 더 얇은 핀(36)이, 향상된 성능 특징을 갖는 충분히 공핍된 디바이스를 생성할 수도 있다.
도 3 및 도 6에 도시된 웨이퍼(10)의 실시예가 도 7에 도시된 바와 동일하거나 유사한 방식으로 산화될 수도 있음을 주지하라. 그러나, 영역(34)의 상부가 도 3 및 도 6에 도시된 실시예의 경우 층(20)의 하부와 실제로 같은 높이가 됨을 주지하라.
도 4에 도시된 웨이퍼(10)의 실시예가 도 7에 도시된 바와 동일하거나 유사한 방식으로 산화될 수도 있음을 주지하라. 그러나, 전체 층(26)이 실리콘 산화물로 변형될 수도 있음을 주지하라.
도 8은 일 실시예에 따른 제조 단계 중의 도 7의 웨이퍼의 일부의 단면도이다. 도 8은 실리콘 산화물(34)의 제거 후의 도 7의 웨이퍼를 도시한다. 일부 실시예에서, 층(16)이 실리콘 산화물인 경우, 실리콘 산화물(34)을 제거하는데 이용된 에칭 처리는 또한 층(16)의 상부의 부식(erosion)을 야기할 수도 있음을 주지하라. 일부 실시예에서, 전체 핀 채널에 걸친 게이트 강도의 보다 나은 균일함으로 인해 상기 부식이 바람직할 수도 있다.
도 9는 일 실시예에 따른 제조 단계 중의 도 3, 도 4, 도 5 또는 도 6의 웨이퍼의 일부의 단면도이다. 도 9는, 도 8의 구조를 이용할 수도 있는, 하나의 완성 디바이스(10), 즉, FINFET 트랜지스터를 도시한다. 디바이스(10)의 본 실시예에서, 게이트 유전층(38)은 스택(36, 20) 위에 피착된다. 본 실시예에서, 게이트 유전층(38)은 PVD(physical vapor depostion), ALD(atomic layer deposition), 또는 CVD(chemical vapor deposition)에 의해 피착될 수 있다. PVD, ALD, CVD의 경우, 예를 들어, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 실리콘 및/또는 질화물을 함유하는 산화물을 포함하는 임의의 적합한 산화물의 임의의 조합과 같은, 다양한 유전체가 피착될 수 있다. 대안으로, 유전층(38)은 종래의 게이트 산화물 처리를 이용해서 (36)의 사이드월 상에서만 성장할 수 있다. 도 9를 참조하면, 게이트 전극은 CVD 또는 PVD에 의해 피착될 수 있으며, 예를 들어, 폴리실리콘, 금속, 금속 규화물, 또는 임의의 적합한 물질의 조합과 같은 임의의 적합한 게이트 물질을 포함할 수 있다. 도 8에서 도 9로 가기 위해 필요한 처리는 임의의 공지된 적합한 기술을 이용해서 실행될 수 있음을 주지하라.
도 12는 일 실시예에 따른 제조 단계 중의 도 6의 웨이퍼의 일부의 상부도이다. 32는 주입 프로파일의 깊이를 나타냄을 주지하라. 다른 실시예는, 상이한 주입 프로파일을 이용할 수도 있다.
도 13은 일 실시예에 따른 제조 단계 중의 도 8의 웨이퍼의 일부의 상부도이다. 산화 처리로 영역(36)은 실리콘 게르마늄으로 변형되지만, 영역(48, 50)은 실리콘 물질로 남게 됨을 주지하라. 제1 전류 전극(44)은 물질(48)(예를 들어, 실리콘) 및 48 주위의 36의 일부(예를 들어, 실리콘 게르마늄)를 포함한다. 제2 전류 전극(46)은 물질(50)(예를 들어, 실리콘) 및 50 주위의 36의 일부(예를 들어, 실리콘 게르마늄)를 포함한다. 본 발명의 일 실시예에서, 핀(제1 전류 전극(44)과 제2 전류 전극(46) 사이의 36의 일부)은 영역(48) 주위의 외부 층 또는 영역(36)과 접촉하고, 영역(50) 주위의 외부 층 또는 영역(36)과 접촉한다.
도 14는 일 실시예에 따른 제조 단계 중의 도 9의 웨이퍼의 일부의 상부도이다. 산화 처리로 영역(36)은 실리콘 게르마늄으로 변형되지만, 영역(48, 50)은 실리콘 물질로 남게 됨을 주지하라. 제1 전류 전극(44)은 물질(48)(예를 들어, 실리콘) 및 48 주위의 36의 일부(예를 들어, 실리콘 게르마늄)를 포함한다. 제2 전류 전극(46)은 물질(50)(예를 들어, 실리콘) 및 50 주위의 36의 일부(예를 들어, 실리콘 게르마늄)를 포함한다. 층(38)은 유전층이고 (40)은 게이트 전극임을 주지하라.
도 15는 다른 실시예에 따른 제조 단계 중의 도 3, 도 4, 도 5 또는 도 6의 웨이퍼의 일부의 단면도이다. 도 15는 도 8의 구조를 이용할 수도 있는, 하나의 완성된 디바이스(10), 즉, MIGFET 트랜지스터를 도시한다. 디바이스(10)의 본 실시예에서, 게이트 유전층(38)은 스택(36, 20) 위에 피착된다. 본 실시예에서, 게이트 유전층(38)은 PVD, ALD, 또는 CVD에 의해 피착될 수 있다. PVD, ALD, CVD의 경우, 예를 들어, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 실리콘 및/또는 질화물을 함유하는 산화물을 포함하는 임의의 적합한 산화물의 임의의 조합과 같은, 다양한 유전체가 피착될 수 있다. 대안으로, 유전층(38)은 종래의 게이트 산화물 처리를 이용해서 (36)의 사이드월 상에서만 성장할 수 있다.
도 15를 참조하면, 게이트 전극은 CVD 또는 PVD에 의해 피착될 수 있으며, 예를 들어, 폴리실리콘, 금속, 금속 규화물, 또는 임의의 적합한 물질의 조합과 같은 임의의 적합한 게이트 물질을 포함할 수 있다. 일 실시예에서, 게이트 전극(40)의 독립 게이트 전극 부(140, 142)는 CMP(chemical mechanical polishing) 처리를 이용해서 게이트 전극(40) 상에 형성될 수 있다. 다른 실시예는, 독립 게이트 전극 부(140, 142)를 형성하기 위해 임의의 적합한 다른 희망 처리를 이용할 수도 있다. CMP를 이용해서, 층(20) 위의 게이트 전극(40)의 일부가 제거되어, 전기적으로 독립적인 두개의 게이트 전극 부(140, 142)가 야기된다. 도 8에서 도 15 로 가기 위해 필요한 처리는 임의의 공지된 적합한 기술을 이용해서 실행될 수 있다.
본 명세서에서, 본 발명은 특정 실시예들을 참조해서 기술되었다. 그러나, 당업자는, 이하의 청구항들에 기재된 본 발명의 원리 내에서 다양한 변경 및 변형이 이루어질 수 있음을 안다. 따라서, 본 명세서 및 도면은 제한의 의미가 아니라 설명의 의미로 간주되며, 모든 변경은 본 발명의 범위 내에 포함된다.
이점, 다른 장점 및 문제 해결책이 특정 실시예들과 관련해서 상술되었다. 그러나, 이점, 장점, 문제 해결책, 및 임의의 이점, 장점 또는 해결책이 발생하게 하거나 더욱 표명되게 할 수 있는 임의의 요소가 임의의 청구항들 또는 모든 청구항들의 중요하거나 필요하거나 본질적인 특징 또는 요소로서 생각되지 않는다. 본 명세서에 이용된 용어 "포함하다(comprises)", "포함(comprising)", 또는 임의의 다른 변형물은 배타적이지 않은 포함(non-exclusive inclusion)을 커버하여서, 요소 리스트를 포함하는 공정, 방법, 아티클(article) 또는 장치는 상기 요소들만을 포함하지 않으며, 상기 공정, 방법, 아티클 또는 장치에 명백하게 열거되거나 속하지 않은 다른 요소들을 포함할 수 있다.
청구항들을 지지하는 본 명세서의 추가 텍스트
1. 논플레이너 반도체 디바이스를 형성하는 방법으로서,
논플레이너 반도체 디바이스의 핀을 형성하는 단계 - 상기 핀은 실리콘을 포함함 - 와,
상기 핀에 게르마늄 소스를 제공하는 단계와,
상기 핀을 산화하여, 상기 핀 내에 실리콘 게르마늄을 포함하는 채널 영역을 형성하는 단계와,
상기 논플레이너 반도체 디바이스의 형성을 완료하는 단계
를 포함하는 논플레이너 반도체 디바이스 형성 방법.
2. 1항에 있어서,
상기 핀에 상기 게르마늄 소스를 제공하는 단계는,
상기 핀에 게르마늄을 주입하는 단계를 포함하는 논플레이너 반도체 디바이스 형성 방법.
3. 2항에 있어서,
상기 핀에 게르마늄을 주입하는 단계는, 5x10e13 내지 5x10e16의 범위의 게르마늄 원자 주입량을 이용하는 단계를 포함하는 논플레이너 반도체 디바이스 형성 방법.
4. 2항에 있어서,
상기 핀에 게르마늄을 주입하는 단계는, 1 keV 내지 120 keV의 범위의 이온 주입 에너지를 이용하는 단계를 포함하는 논플레이너 반도체 디바이스 형성 방법.
5. 1항에 있어서,
상기 핀에 상기 게르마늄 소스를 제공하는 단계는, 상기 핀의 사이드월 상에 실리콘 게르마늄 층을 형성하는 단계를 포함하는 논플레이너 반도체 디바이스 형성 방법.
6. 5항에 있어서,
상기 핀의 사이드월 상에 실리콘 게르마늄 층을 형성하는 단계는, 실리콘 게르마늄의 선택적 피착(selective deposition)을 행하는 단계를 포함하는 논플레이너 반도체 디바이스 형성 방법.
7. 5항에 있어서,
상기 핀의 사이드월 상에 실리콘 게르마늄 층을 형성하는 단계는, 실리콘 게르마늄의 비선택적 피착(non-selective deposition)을 행하는 단계를 포함하는 논플레이너 반도체 디바이스 형성 방법.
8. 1항에 있어서,
상기 핀을 형성하는 단계 후에, 그리고, 상기 게르마늄 소스를 제공하는 단계 전에, 상기 핀 위에 실리콘 질화물 층을 형성하는 단계를 더 포함하는 논플레이너 반도체 디바이스 형성 방법.
9. 1항에 있어서,
상기 핀을 산화하는 단계 후에, 상기 산화 단계 중에 형성된 실리콘 이산화물의 적어도 일부를 에칭하는 단계를 더 포함하는 논플레이너 반도체 디바이스 형성 방법.
10. 1항에 있어서,
상기 채널 영역은 상기 핀 전부를 포함하는 논플레이너 반도체 디바이스 형성 방법.
11. 1항에 있어서,
상기 논플레이너 반도체 디바이스는 FINFET를 포함하는 논플레이너 반도체 디바이스 형성 방법.
12. 1항에 있어서,
상기 논플레이너 반도체 디바이스는 MIGFET를 포함하는 논플레이너 반도체 디바이스 형성 방법.
13. 1항에 있어서,
상기 논플레이너 반도체 디바이스는 트리-게이트 트랜지스터(a Tri-gate transistor)를 포함하는 논플레이너 반도체 디바이스 형성 방법.
14. 논플레이너 반도체 디바이스를 형성하는 방법으로서,
상기 논플레이너 반도체 디바이스의 핀, 제1 전류 전극 및 제2 전류 전극을 형성하는 단계 - 상기 핀, 상기 제1 전류 전극 및 상기 제2 전류 전극은 실리콘을 각각 포함함 - 와,
상기 핀, 상기 제1 전류 전극 및 상기 제2 전류 전극에 게르마늄 소스를 제공하는 단계와,
상기 핀에 게르마늄을 분배하고, 상기 제1 전류 전극의 내부 영역 및 외부 영역을 형성하고, 상기 제2 전류 전극의 내부 영역 및 외부 영역을 형성하기 위해 산화하는 단계 - 상기 제1 전극의 외부 영역은 게르마늄을 포함하지만, 상기 제1 전극의 내부 영역은 게르마늄을 포함하지 않고, 제2 전류 전극의 외부 영역은 게르마늄을 포함하지만, 제2 전류 전극의 내부 영역은 게르마늄을 포함하지 않음 - 와,
상기 논플레이너 반도체 디바이스의 형성을 완료하는 단계
를 포함하는 논플레이너 반도체 디바이스 형성 방법.
15. 14항에 있어서,
상기 산화 단계 중에 형성된 산화물의 적어도 일부를 제거하는 단계를 더 포함하는 논플레이너 반도체 디바이스 형성 방법.
16. 14항에 있어서,
상기 논플레이너 반도체 디바이스는 FINFET을 포함하는 논플레이너 반도체 디바이스 형성 방법.
17. 14항에 있어서,
상기 논플레이너 반도체 디바이스는 MIGFET을 포함하는 논플레이너 반도체 디바이스 형성 방법.
18. 채널 영역이 형성된 핀 - 상기 핀은 실리콘 게르마늄을 포함함 - 과,
상기 핀에 연결되며, 제1 영역 및 제2 영역을 포함하는 제1 전류 전극 - 상기 제1 영역은 실리콘 게르마늄을 포함하고, 상기 제2 영역은 실리콘을 포함하지만 게르마늄을 포함하지는 않음 - 과,
상기 핀에 연결되며, 제1 영역 및 제2 영역을 포함하는 제2 전류 전극 - 상기 제1 영역은 실리콘 게르마늄을 포함하고, 상기 제2 영역은 실리콘을 포함하지만 게르마늄을 포함하지는 않음 -
을 포함하는 논플레이너 반도체 디바이스.
19. 18항에 있어서,
상기 핀, 상기 제1 전류 전극의 제1 영역 및 상기 제2 전류 전극의 제1 영역은 인접해 있는 논플레이너 반도체 디바이스.
20. 18항에 있어서,
상기 제1 전류 전극의 제1 영역은 상기 제1 전류 전극의 제2 영역의 외벽(outside walls) 상에 형성되고, 상기 제2 전류 전극의 제1 영역은 상기 제2 전류 전극의 제2 영역의 외벽 상에 형성되는 논플레이너 반도체 디바이스.

Claims (20)

  1. 논플레이너(non-planar) 반도체 디바이스를 형성하는 방법으로서,
    상기 논플레이너 반도체 디바이스의 핀, 제1 전류 전극 및 제2 전류 전극을 형성하는 단계 - 상기 핀, 상기 제1 전류 전극 및 상기 제2 전류 전극은 실리콘을 각각 포함함 -;
    상기 핀, 상기 제1 전류 전극 및 상기 제2 전류 전극에게 게르마늄의 소스를 제공하는 단계 - 상기 핀에게 게르마늄의 소스를 제공하는 단계는 상기 핀에 게르마늄을 주입하는 단계를 포함함 -;
    상기 핀에 상기 게르마늄을 분배하고, 상기 제1 전류 전극의 내부 영역 및 외부 영역을 형성하며, 상기 제2 전류 전극의 내부 영역 및 외부 영역을 형성하기 위해 산화하는 단계 - 상기 제1 전류 전극의 외부 영역은 게르마늄을 포함하지만, 상기 제1 전류 전극의 내부 영역은 게르마늄을 포함하지 않고, 상기 제2 전류 전극의 외부 영역은 게르마늄을 포함하지만, 상기 제2 전류 전극의 내부 영역은 게르마늄을 포함하지 않음 -; 및
    상기 논플레이너 반도체 디바이스의 형성을 완료하는 단계
    를 포함하는 논플레이너 반도체 디바이스의 형성 방법.
  2. 제1항에 있어서,
    상기 핀에 게르마늄을 주입하는 단계는 30°내지 10°의 범위의 주입 각도를 이용하는 단계를 포함하는 논플레이너 반도체 디바이스의 형성 방법.
  3. 제1항에 있어서,
    상기 핀에 게르마늄을 주입하는 단계는 5x10e13 내지 5x10e16의 범위의 게르마늄 원자 주입량(atom dose)을 이용하는 단계를 포함하는 논플레이너 반도체 디바이스의 형성 방법.
  4. 제1항에 있어서,
    상기 핀에 게르마늄을 주입하는 단계는 1 keV 내지 120 keV의 범위의 이온 주입 에너지를 이용하는 단계를 포함하는 논플레이너 반도체 디바이스의 형성 방법.
  5. 삭제
  6. 삭제
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  14. 논플레이너 반도체 디바이스를 형성하는 방법으로서,
    상기 논플레이너 반도체 디바이스의 핀, 제1 전류 전극 및 제2 전류 전극을 형성하는 단계 - 상기 핀, 상기 제1 전류 전극 및 상기 제2 전류 전극은 실리콘을 각각 포함함 -;
    상기 핀, 상기 제1 전류 전극 및 상기 제2 전류 전극에게 게르마늄의 소스를 제공하는 단계;
    상기 핀에 상기 게르마늄을 분배하고, 상기 제1 전류 전극의 내부 영역 및 외부 영역을 형성하며, 상기 제2 전류 전극의 내부 영역 및 외부 영역을 형성하기 위해 산화하는 단계 - 상기 제1 전류 전극의 외부 영역은 게르마늄을 포함하지만, 상기 제1 전류 전극의 내부 영역은 게르마늄을 포함하지 않고, 상기 제2 전류 전극의 외부 영역은 게르마늄을 포함하지만, 상기 제2 전류 전극의 내부 영역은 게르마늄을 포함하지 않음 -; 및
    상기 논플레이너 반도체 디바이스의 형성을 완료하는 단계
    를 포함하는 논플레이너 반도체 디바이스의 형성 방법.
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  16. 제1항 또는 제14항에 있어서,
    상기 논플레이너 반도체 디바이스는 FINFET, MIGFET 또는 트리-게이트(Tri-gate) 트랜지스터 중 하나를 포함하는 논플레이너 반도체 디바이스의 형성 방법.
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