CN101490857A - 形成半导体器件的方法及其结构 - Google Patents
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Abstract
一种非平面半导体器件(10)提供硅鳍片(42)。将锗源(例如，24、26、28、30、32)提供给鳍片(42)。一些实施例可以使用沉积提供锗；一些实施例可以使用离子注入(30)提供锗；也可使用其它方法提供锗。然后氧化鳍片(42)以在鳍片(36)中形成硅锗沟道区。在一些实施例中，将整个鳍片(42)从硅转换成硅锗。例如，可以使用一个或多个鳍片(36)以形成非平面半导体器件，例如，FINFET、MIGFET、三栅极晶体管或多栅极晶体管。
Description
技术领域
本发明通常涉及半导体器件，尤其涉及形成半导体器件的方法。
相关技术
在一些硅基半导体器件中使用硅锗材料可以明显改善器件的性能。例如，硅锗材料可以用于增加晶体管沟道区中的空穴和电子迁移率。期望得到使用硅锗材料形成器件的改进方法。
附图说明
本发明通过实例的方式示例但不限制于附图，其中相同的附图标记表示相似的元件，其中：
图1是根据一个实施例在其制造阶段期间部分晶片的截面图；
图2是根据一个实施例在其制造阶段期间部分晶片的截面图；
图3是根据一个实施例在其制造阶段期间部分晶片的截面图；
图4是根据可选的实施例在其制造阶段期间图2的部分晶片的截面图；
图5是根据一个实施例在其制造阶段期间图4的部分晶片的截面图；
图6是根据一个可选的实施例在其制造阶段期间图2的部分晶片的截面图；
图7是根据一个可选的实施例在其制造阶段期间图5的部分晶片的截面图；
图8是根据一个实施例在其制造阶段期间图7的部分晶片的截面图；
图9是根据一个实施例在其制造阶段期间图3、4、5或6的部分晶片的截面图；
图10是根据一个实施例在其制造阶段期间图2的部分晶片的顶视图；
图11是根据一个实施例在其制造阶段期间图3、4、5或6的部分晶片的顶视图；
图12是根据一个实施例在其制造阶段期间图6的部分晶片的顶视图；
图13是根据一个实施例在其制造阶段期间图8的部分晶片的顶视图；
图14是根据一个实施例在其制造阶段期间图9的部分晶片的顶视图；和
图15是根据可选的实施例在其制造阶段期间图3、4、5或6的部分晶片的截面图。
熟练的技术人员意识到，为了简化和清楚示出了图中的元件且不必按比例绘制。例如，可以相对于其它元件放大图中一些元件的尺寸，以有助于改善对本发明实施例的理解。
具体实施方式
图1是根据一个实施例在其制造阶段期间部分晶片10的截面图。在一个实施例中，晶片10包括衬底18、位于衬底18上的绝缘层16、位于层16上的单晶半导体层14、和位于层14上的绝缘层12。在一个实施例中，衬底18是单晶半导体材料，例如硅。可选的实施例可以使用其它材料用于衬底18，例如，蓝宝石、玻璃、或任何其它适当衬底材料或组合或材料。在一个实施例中，绝缘层16是包括二氧化硅的掩埋氧化物层(通常称为“BOX”)。可选实施例可以使用任何适当的介电材料用于层16，例如氮化硅、金属氧化物(例如氧化铪)、或任意多层适当材料。在一个实施例中，绝缘层12包括氮化硅的帽盖层。可选实施例可以使用任何适当的介电材料用于层12，例如金属氧化物(例如氧化铪)、或任意多层适当材料。另外，可选实施例可以包括介于层14和16之间的氧化物衬垫层(未示出)。可选实施例可以不使用绝缘层12。
图2是根据一个实施例在图案化层12和14之后图1的部分晶片10的截面图。层14的图案化部分用附图标记22表示，层12的图案化部分用附图标记20表示。在一个实施例中，结构42(由材料22形成的)是、MIGFET(多重独立栅极场效应晶体管)、三-栅极(三个非独立栅极)器件、或多栅极(多个非独立栅极)器件、FINFET(鳍片场效应晶体管)的鳍片的一部分。在可选实施例中，结构22可以是不同类型器件的鳍片的一部分。FINFET、MIGFET、三栅极和多栅极就是使用鳍片的非平面器件的三个实例。另外，虽然示例的实施例仅示出了一个鳍片，但可选实施例在同一器件中可以使用任意数目的鳍片。
图10是根据一个实施例在其制造阶段期间图2的部分晶片的顶视图。图10示例了如何将鳍片42(由材料22组成的)耦合至第一电流电极44(由材料22组成的)和第二电流电极46(由材料22组成的)。虽然鳍片42已示出为具有近似矩形形状，第一电流电极已示出为具有近似圆形形状，第二电流电极已示出为具有近似圆形形状，但是可选实施例可以使用任何希望的形状或者几何图形的结构42、44和46。
注意，相同的附图标记42、44和46用于图10-13以表示鳍片42、第一电流电极44、和第二电流电极46，全部用作器件10的相同功能目的。
图3是根据一个实施例在其制造阶段期间图2的部分晶片10的截面图。图3示例了在选择性沉积半导体材料24之后的晶片10。在一个实施例中，半导体材料24包括硅锗。可选实施例可以沉积任何希望的具有必要性质的半导体材料。在一个实施例中，可能的优选实施例，半导体材料24可以是单晶体。在可选实施例中，半导体材料24可以是多晶的或非晶的。
图4是根据可选实施例在其制造阶段期间图2的部分晶片的截面图。图4示例了在非选择性沉积半导体材料26之后的晶片10。在一个实施例中，半导体材料26包括硅锗。可选实施例可以沉积任何希望的具有必要性质的半导体材料。在一个实施例中，可能的优选实施例，与半导体材料22接触的半导体材料26的部分可以是单晶。在可选实施例中，半导体材料26的所有或各个部分可以是多晶的或者非晶的。
图5是根据一个实施例在其制造阶段期间图4的部分晶片10的截面图。图5示例了在各向异性蚀刻层26之后的图4的晶片10，留下了位于叠层22、20侧壁上的间隔物28。可以使用任何适当蚀刻，例如等离子体蚀刻。
图11是根据一个实施例在其制造阶段期间图3、4、5或6的部分晶片的顶视图。图11示例了如何将鳍片42(由材料22组成的)耦合至第一电流电极44(由材料22组成的)和第二电流电极46(由材料22组成的)。虽然鳍片42已示出为具有近似矩形形状，第一电流电极已示出为具有近似圆形形状，第二电流电极已示出为具有近似圆形形状，但是可选实施例可以使用任何希望的形状或者几何图形的结构42、44和46。
注意在一个实施例中，图11不同于图10之处在于接触图11中的材料22地形成了半导体材料24(见图3)、半导体材料26(见图4)、或半导体材料28(见图5)。
图6是根据可选实施例在其制造阶段期间图2的部分晶片的截面图。图6示例了在晶片10的离子注入30之后的图2的晶片10。在一个实施例中，离子注入种类(species)包括锗。可选实施例可以注入任何希望的具有必要特性的半导体种类。在一些实施例中，锗原子剂量可以在5×10e14到5×10e15的范围。在可选实施例中，锗原子剂量可以在5×10e13到5×10e16的范围。可选实施例可以使用任何希望的锗原子剂量。在一个实施例中，离子注入角可以在30度到10度的范围(从垂直于主晶片表面测量的)。在可选实施例中，离子注入角可以在45度到10的范围(也从垂直于主晶片表面测量)。在一个实施例中，离子注入能量可以在从5keV到80keV的范围。在可选实施例中，该注入能量可以在从1keV到120keV的范围。可选实施例可以使用任何希望的离子注入能量。
图7是根据一个可选实施例在其制造阶段期间图5的部分晶片的截面图。图7示例了在氧化期间使间隔物28氧化改变为氧化硅部分34之后的图5的晶片10。注意，在示例性实施例中，氧化不仅会改变间隔物28，还可以改变材料22的一部分。在这种氧化步骤期间，来自间隔物28的锗原子被注入到材料22的其余部分中，将原始硅材料22转换为硅锗材料36。注意，氧化鳍片使包括硅锗的沟道区形成鳍片36。在示例性实施例中，一旦移除了氧化物，沟道区就会包括所有的鳍片36(见图8)。可选实施例可以仅形成部分鳍片36的沟道区。例如，可以使用广泛的各种方法进行氧化，例如，湿式或蒸汽氧化、盐酸环境中的氧化、或任何其它适当的氧化工艺。注意，氧化步骤会导致鳍片36有效地变薄，超过处理设备能够允许的光刻能力的厚度。对于一些实施例，较薄的鳍片36可以产生已改善性能特性的完全耗尽的器件。
注意，也可以以如图7所示的相同或类似的方式氧化图3和6示例的晶片10的实施例。然而，注意区域34的顶部将与图3和6示例的实施例的层20的底部基本齐平。
注意，可以以如图7所示的相同或类似的方式氧化图4示例的晶片10的实施例。然而，注意可以将整个层26改变为氧化硅。
图8是根据一个实施例在其制造阶段期间图7的部分晶片的截面图。图8示例了在移除氧化硅34之后的图7的晶片。注意，对于一些实施例，如果层16是氧化硅，则用于移除氧化硅34的蚀刻处理也会引起层16顶部部分的侵蚀。在一些实施例中，由于穿过整个鳍片沟道的栅长度的更好均匀性，这种侵蚀是期望的。
图9是根据一个实施例在其制造阶段期间图3、4、5或6的部分晶片的截面图。图9示例了一个完成的器件10，也就是FINFET晶体管，其可以使用图8的结构。在器件10的示例性实施例中，在叠层36和20上布置了栅介质层38。在示例性实施例中，栅介质层38可以通过PVD(物理气相沉积)、ALD(原子层沉积)或CVD(化学气相沉积)沉积。对于PVD、ALD和CVD，例如，可以沉积各种介质，例如，像氧化铪、氧化锆、氧化钽的金属氧化物，或者包括包含硅的氧化物和/或氮化物的任何适当氧化物的任意组合。可选地，通过利用常规的栅极氧化处理可以仅在36的侧壁上生长介质层38。仍参考图9，栅电极可以通过CVD或PVD沉积，且可以包括任何适当的栅极材料，例如，多晶硅、金属、金属硅化物、或任何适当材料的组合。注意，使用任何已知和适当的技术可以进行从图8到图9所需要的处理。
图12是根据一个实施例在其制造阶段期间图6的部分晶片的顶视图。注意，32示例了注入分布的深度。可选实施例可以使用不同的注入分布。
图13是根据一个实施例在其制造阶段期间图8的部分晶片的顶视图。注意，氧化处理已将区域36转换成了硅锗，而区域48和50保持硅材料。第一电流电极44包括材料48(例如，硅)和围绕48的部分36(例如，硅锗)。第二电流电极46包括材料50(例如，硅)和围绕50的部分36(例如，硅锗)。在本发明的一个实施例中，鳍片(在第一电流电极44和第二电流电极46之间的部分36)与围绕区域48的外部层或区域36连续(contiguous)，并且还与围绕区域50的外部层或区域36连续。
图14是根据一个实施例在其制造阶段期间图9的部分晶片的顶视图。注意，氧化处理已将区域36转换为硅锗，而区域48和50保持硅材料。第一电流电极44包括材料48(例如，硅)和围绕48的部分36(例如，硅锗)。第二电流电极46包括材料50(例如，硅)和围绕50的部分36(例如，硅锗)。注意，层38是介电层，40是栅电极。
图15是根据可选实施例在其制造阶段期间图3、4、5或6的部分晶片的截面图。图15示例了一个完成的器件10，也就是MIGFET晶体管，其可以使用图8的结构。在器件10的示例性实施例中，栅介质层38布置在叠层36和20上方。在示例性实施例中，栅介质层38可以通过PVD(物理气相沉积)、ALD(原子层沉积)或CVD(化学气相沉积)沉积。对于PVD、ALD和CVD，例如，可以沉积各种介质，例如，像氧化铪、氧化锆、氧化钽的金属氧化物，或者包括含硅的氧化物和/或氮化物的任何适当氧化物的任意组合。可选地，通过利用常规的栅极氧化处理，可以仅在36的侧壁上生长介质层38。
仍参考图15，例如栅电极可以通过CVD或PVD沉积，且可以包括任何适当材料，例如，多晶硅、金属、金属硅化物、或适当材料的任何组合。在一个实施例中，通过在栅电极40上使用CMP(化学机械抛光)处理，可以形成栅电极40的独立栅电极部分140和142。可选实施例可以使用任何其它希望的和适当的处理以形成独立的栅电极部分140和142。注意，通过使用CMP，移除位于层20之上的栅电极40的部分，产生了两个电性独立的栅电极部分140和142。使用任何已知和适当的技术可以进行从图8到图15所需要的处理。
在前面的说明中，已参考具体实施例描述了本发明。然而，本领域的普通技术人员意识到，在不偏离如下面权利要求中所阐明的本发明的范围的情况下，可以进行各种变更和改变。因此，说明书和图仅认为是示例性的而不是限制性的，且所有这种变更意指包括在本发明的范围内。
参考具体实施例，上面描述了权益、其它优势和问题的解决方法。然而，可以使任何权益、优势、或问题的解决方法产生或变得更加明显的权益、优势、问题的解决方法、和任何要素不解释为任何或所有权利要求的关键的、需要的、或基本的特征或要素。如这里使用的，术语“包括”、“包括的”或它的任何其它变形都意指覆盖非专有的包括，因此包括元件列表的工艺、方法、部件或设备不仅包括那些要素还可以包括关于这种工艺、方法、部件或设备的没有明确列出的或固有的其它要素。
关于支持权利要求的说明书的附加文本
1.一种形成非平面半导体器件的方法，包括：
形成非平面半导体器件的鳍片，其中该鳍片包括硅；
提供锗源给所述鳍片；
氧化所述鳍片以在所述鳍片中形成包括硅锗的沟道区；和
完成所述非平面半导体器件的形成。
2.如声明1所述的方法，其中提供锗源给鳍片的所述步骤包括：
将锗注入所述鳍片。
3.如声明2所述的方法，其中将锗注入所述鳍片的所述步骤包括：
使用在5×10e13到5×10e16范围的锗原子剂量。
4.如声明2所述的方法，其中将锗注入鳍片的所述步骤包括：
使用在1keV到120keV范围内的离子注入能量。
5.如声明1所述的方法，其中提供锗源给鳍片的所述步骤包括：
在所述鳍片的侧壁上形成硅锗层。
6.如声明5所述的方法，其中在鳍片的侧壁上形成硅锗层的所述步骤包括：
选择性地沉积硅锗。
7.如声明5所述的方法，其中在鳍片的侧壁上形成硅锗层的所述步骤包括：
非选择性地沉积硅锗。
8.如声明1所述的方法，还包括：
在形成鳍片的所述步骤之后和在提供锗源的所述步骤之前，形成位于所述鳍片之上的氮化硅层。
9.如声明1所述的方法，还包括：
在氧化鳍片的所述步骤之后，蚀刻在氧化步骤期间形成的二氧化硅的至少一部分。
10.如声明1所述的方法，其中沟道区包括全部鳍片。
11.如声明1所述的方法，其中非平面半导体器件包括FINFET。
12.如声明1所述的方法，其中非平面半导体器件包括MIGFET。
13.如声明1所述的方法，其中非平面半导体器件包括三-栅极晶体管。
14.一种形成非平面半导体器件的方法，包括：
形成非平面半导体器件的鳍片、第一电流电极和第二电流电极，其中所述鳍片、第一电流电极和第二电流电极每个都包括硅；
提供锗源给所述鳍片、第一电流电极和第二电流电极；
氧化以在整个鳍片分布锗，从而形成第一电流电极的内部区域和外部区域，和形成第二电流电极的内部区域和外部区域，其中第一电极的外部区域包括锗而第一电极的内部区域不包括锗，且其中第二电流电极的外部区域包括锗而第二电极的内部区域不包括锗；和
完成所述非平面半导体器件的形成。
15.如声明14所述的方法，还包括：
移除在所述氧化步骤期间形成的氧化物的至少一部分。
16.如声明14所述的方法，其中非平面半导体器件包括FINFET。
17.如声明14所述的方法，其中非平面半导体器件包括MIGFET。
18.一种非平面半导体器件，包括：
其中形成沟道区的鳍片，所述鳍片包括硅锗；
耦合至所述鳍片的第一电流电极，所述第一电流电极包括第一区域和第二区域，其中第一区域包括硅锗，第二区域包括硅而不包括锗；和
耦合至所述鳍片的第二电流电极，所述第二电流电极包括第一区域和第二区域，其中第一区域包括硅锗，第二区域包括硅而不包括锗。
19.如声明18所述的非平面半导体器件，其中鳍片、第一电流电极的第一区域和第二电流电极的第一区域是连续的。
20.如声明18所述的非平面半导体器件，其中第一电流电极的第一区域形成在第一电流电极的第二区域的外壁上，以及其中第二电流电极的第一区域形成在第二电流电极的第二区域的外壁上。
Claims (20)
1.一种形成非平面半导体器件的方法，包括：
形成非平面半导体器件的鳍片，其中该鳍片包括硅；
提供锗源给所述鳍片；
氧化所述鳍片以在所述鳍片中形成包括硅锗的沟道区；和
完成所述非平面半导体器件的形成。
2.如权利要求1所述的方法，其中提供锗源给鳍片的所述步骤包括：
将锗注入所述鳍片。
3.如权利要求2所述的方法，其中将锗注入所述鳍片的所述步骤包括：
使用在5×10e13到5×10e16范围的锗原子剂量。
4.如权利要求2所述的方法，其中将锗注入鳍片的所述步骤包括：
使用在1keV到120keV范围内的离子注入能量。
5.如权利要求1所述的方法，其中提供锗源给鳍片的所述步骤包括：
在所述鳍片的侧壁上形成硅锗层。
6.如权利要求5所述的方法，其中在鳍片的侧壁上形成硅锗层的所述步骤包括：
选择性地沉积硅锗。
7.如权利要求5所述的方法，其中在鳍片的侧壁上形成硅锗层的所述步骤包括：
非选择性地沉积硅锗。
8.如权利要求1所述的方法，还包括：
在形成鳍片的所述步骤之后和在提供锗源的所述步骤之前，形成位于所述鳍片之上的氮化硅层。
9.如权利要求1所述的方法，还包括：
在氧化鳍片的所述步骤之后，蚀刻在氧化步骤期间形成的二氧化硅的至少一部分。
10.如权利要求1所述的方法，其中沟道区包括全部鳍片。
11.如权利要求1所述的方法，其中非平面半导体器件包括FINFET。
12.如权利要求1所述的方法，其中非平面半导体器件包括MIGFET。
13.如权利要求1所述的方法，其中非平面半导体器件包括三-栅极晶体管。
14.一种形成非平面半导体器件的方法，包括：
形成非平面半导体器件的鳍片、第一电流电极和第二电流电极，其中所述鳍片、第一电流电极和第二电流电极每个都包括硅；
提供锗源给所述鳍片、第一电流电极和第二电流电极；
氧化以在整个鳍片分布锗，从而形成第一电流电极的内部区域和外部区域，和形成第二电流电极的内部区域和外部区域，其中第一电极的外部区域包括锗而第一电极的内部区域不包括锗，且其中第二电流电极的外部区域包括锗而第二电极的内部区域不包括锗；和
完成所述非平面半导体器件的形成。
15.如权利要求14所述的方法，还包括：
移除在所述氧化步骤期间形成的氧化物的至少一部分。
16.如权利要求14所述的方法，其中非平面半导体器件包括FINFET。
17.如权利要求14所述的方法，其中非平面半导体器件包括MIGFET。
18.一种非平面半导体器件，包括：
其中形成沟道区的鳍片，所述鳍片包括硅锗；
耦合至所述鳍片的第一电流电极，所述第一电流电极包括第一区域和第二区域，其中第一区域包括硅锗，第二区域包括硅而不包括锗；和
耦合至所述鳍片的第二电流电极，所述第二电流电极包括第一区域和第二区域，其中第一区域包括硅锗，第二区域包括硅而不包括锗。
19.如权利要求18所述的非平面半导体器件，其中鳍片、第一电流电极的第一区域和第二电流电极的第一区域是连续的。
20.如权利要求18所述的非平面半导体器件，其中第一电流电极的第一区域形成在第一电流电极的第二区域的外壁上，以及其中第二电流电极的第一区域形成在第二电流电极的第二区域的外壁上。
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Legal Events
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Address after: Texas in the United States Patentee after: NXP America Co Ltd Address before: Texas in the United States Patentee before: Fisical Semiconductor Inc. |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20101201 Termination date: 20210424 |