CN103187286A

CN103187286A - 鳍式场效应晶体管的制作方法

Info

Publication number: CN103187286A
Application number: CN2011104540927A
Authority: CN
Inventors: 陈勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-29
Filing date: 2011-12-29
Publication date: 2013-07-03
Anticipated expiration: 2031-12-29
Also published as: CN103187286B

Abstract

一种鳍式场效应晶体管的制作方法，包括：提供半导体衬底；沉积氧化层和硬掩膜层；选择性刻蚀所述硬掩膜层和氧化层，露出半导体衬底；形成半导体单晶材料层，所述半导体单晶材料层高过所述硬掩膜层；在所述半导体单晶材料层上进行化学机械研磨至露出所述硬掩膜层；除去所述硬掩膜层，保留所述半导体单晶材料层。本发明的方法能够方便的在体硅衬底上形成统一高度的鳍，与现有的半导体硅工艺制程完全融合，且其形成的鳍不受现有刻蚀工艺的局限。

Description

鳍式场效应晶体管的制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种鳍式场效应晶体管的制作方法。

背景技术

为了跟上摩尔定律的脚步，人们不得不不断缩短MOSFET场效应管沟道的长度。这样做有可以增加芯片的管芯密度，增加MOSFET的开关速度等等好处。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此便使亚阀值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

由于这样的原因，随着半导体产业向22纳米技术节点的发展，渐渐开始从平面CMOS晶体管向三维(3D)FinFET(鳍式场效应晶体管)器件结构的过渡。FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的现有的集成电路生产技术的兼容性。

图1示出了现有技术的一种FinFET的立体结构示意图。如图1所示，FinFET(鳍式场效应晶体管)包括：半导体衬底10，所述半导体衬底10上形成有凸出结构(图中未标示)；氧化层11，覆盖所述半导体衬底10的表面以及凸出结构侧壁的一部分，凸出结构超出氧化层11的部分成为FinFET的鳍(Fin)14；栅极结构，横跨在所述鳍14上，覆盖所述鳍14的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极12。对于Fin-FET，鳍14的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

最初是采用绝缘体上硅(SOI)基片来形成FinFET。形成鳍的刻蚀过程将会在进行到晶圆氧化埋层时自动中止，鳍的高度将完全取决于初始SOI上Si层的厚度。此外，由于存在着氧化埋层，相邻的鳍之间在电学上是完全隔离的，不需要再进行额外的隔离工艺。

由于采用SOI衬底工艺形成FinFET的工艺中，SOI衬底顶层Si的厚度即是鳍的高度，所以SOI衬底顶层Si的厚度要求要尽量的薄(20nm左右)，所以采用SOI衬底比采用体硅基片形成FinFET成本要高很多。这样的成本对于很多器件的生产来说是不能接受的，所以需要发展体硅工艺形成FinFET的技术。

于是开始发展采用体硅基片形成FinFET的工艺流程。与SOI相比，如果采用体硅基片，就无法在鳍的底部形成清晰的界面，而且不存在本征隔离层(氧化层)。因而就必须采用额外的器件隔离工艺。在完成鳍的刻蚀后紧跟着要进行氧化物的填充步骤。

现有技术中在体硅上形成FinFET的方法为先在体硅上刻蚀沟槽形成细长的鳍，再沉积氧化层填充鳍两侧的沟槽，随后抛光氧化层直至硅暴露。再进行对氧化层进行凹槽刻蚀以便在鳍之间清理出空间，以确定鳍的高度。

其中，氧化层凹槽刻蚀和最初的硅沟槽刻蚀相类似，都没有明显的刻蚀终止层，其刻蚀深度完全取决于刻蚀的时间，而且随着设计中鳍间隔变化而使鳍密度发生变化时，刻蚀就会受到微负载(图形)效应的影响。这样，用体硅工艺流程制作FinFET的过程中不容易控制和统一形成的鳍的高度，而制作FinFET中必须注意的保证鳍的宽度和高度必须保持一致，否则便会对器件的阈值电压等性能参数造成影响，导致电路中各个晶体管的性能参数彼此差异过大。

并且在这样的刻蚀中，挨着鳍的侧墙的氧化层刻蚀速率会低于沟槽内靠中心部分的氧化层刻蚀速率，在刻蚀结束后，氧化层内会出现如图2中所示的footing(标号3所指)的现象。这样，对器件的电学性能也会有不良的影响。

在授权公告号为CN1296991C、公告日为2007年1月24日、发明名称为《体半导体的鳍状FET器件及其形成方法》的专利申请文件中提到一种能较好控制鳍的高度的刻蚀方法，为对硅中设置一个高度控制层，使得可以在刻蚀进行到想要的鳍高时停止，从而实现鳍高度的统一。其中，高度控制层的形成为对半导体衬底进行离子注入。其原理在于，离子注入使得半导体衬底的暴露而受损的部分相对未受损的部分刻蚀速率改变了，从而能够对刻蚀的进程进行控制。

在受损衬底经过刻蚀形成鳍之后，会对受损区进行氧化。而由于晶片的受损区比未受损区氧化速率要高，所以在鳍之间的区域内比在鳍本身上将更迅速和更深入的形成氧化物。这样正好在鳍之间的区域形成足够厚度的氧化物作为隔离层，而鳍本身上的氧化较薄，满足成为侧墙的条件，并且鳍本身的被氧化使得鳍的尺寸进一步被减小。但是这样通过氧化来减小鳍的尺寸的方式并不容易控制，不容易使得鳍的尺寸能够达到一致。

发明内容

本发明解决的问题是利用较低成本的体硅工艺形成FinFET，并且能够较好的控制鳍的高度，使得鳍的高度能够达到统一，同时消除footing现象。

为解决上述问题，本发明提出了一种鳍式场效应晶体管的制作方法，包括：

提供半导体衬底；

沉积氧化层和硬掩膜层；

选择性刻蚀所述硬掩膜层和氧化层，露出半导体衬底；

形成半导体单晶材料层，所述半导体单晶材料层高过所述硬掩膜层；

在所述半导体单晶材料层上进行化学机械研磨至露出所述硬掩膜层；

除去所述硬掩膜层，保留所述半导体单晶材料层。

可选的，选择性刻蚀所述硬掩膜层和氧化层包括：

利用光刻胶作为掩膜刻蚀所述硬掩膜层；

去除光刻胶；

利用硬掩膜层作为掩膜干法刻蚀所述氧化层。

可选的，所述半导体衬底为体硅衬底。

可选的，所述氧化层的材质为氧化硅。

可选的，所述形成半导体单晶材料层的方法为进行硅外延生长。

可选的，进行所述硅外延生长之前还包括在H₂氛围中进行烘烤的步骤，烘烤的温度为600～1100℃，时间为10～60s。

可选的，所述形成半导体单晶材料层的方法为外延生长Si_xGe_(1-x)，其中，80％＞x＞0。

可选的，外延生长的Si_xGe_(1-x)层的x值从所述半导体衬底开始往上逐步升高。

可选的，所述硬掩膜层为氮化硅，其厚度大于鳍的设计高度。

可选的，去除所述硬掩膜层后，还包括对所述半导体单晶材料层进行圆角处理。

可选的，所述对半导体单晶材料层进行圆角处理的方法为对半导体单晶材料层进行热氧化形成氧化物，再去除氧化物。

本发明先沉积氧化硅层和硬掩膜层，再刻蚀氧化硅层和硬掩膜层以在体硅衬底上定义出鳍的位置和形状，然后通过外延生长形成单晶硅，再用化学机械研磨平坦化到硬掩膜层，最后去除硬掩膜层以形成需要高度的鳍。

其中，在先沉积的氧化硅层之后成为鳍与鳍之间的隔离结构，化学机械研磨后的硬掩膜层的厚度即为外延形成的单晶硅层和氧化硅层的高度差，即为形成的鳍高。

本发明的形成鳍的方法能够方便的在体硅衬底上形成统一高度的鳍，与现有的半导体硅工艺制程完全融合，且其形成的鳍不受现有的光刻和刻蚀工艺的局限。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有技术中的一种FinFET的立体结构示意图；

图2为现有技术中氧化层刻蚀时出现footing的示意图；

图3至图8为本发明中形成鳍式场效应晶体管的各步骤的示意图。

具体实施方式

本发明先沉积氧化层和硬掩膜层，再刻蚀氧化层和硬掩膜层以在体硅衬底上定义出鳍的位置和形状，然后通过外延生长形成单晶硅，再用化学机械研磨平坦化到硬掩膜层，最后去除硬掩膜层以形成需要高度的鳍。

其中，在先沉积的氧化层之后成为鳍与鳍之间的隔离结构，化学机械研磨后的硬掩膜层的厚度即为外延形成的单晶硅层和氧化层的高度差，即为形成的鳍高。

本发明的形成鳍的方法能够方便的在体硅衬底上形成统一的鳍高，与现有的半导体硅工艺制程完全融合，且其形成的鳍不受现有的光刻和刻蚀工艺的局限。

下面结合附图对本发明的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会作放大、缩小或其他改变。

如图3所示，提供半导体衬底100，在半导体衬底100上依次形成有氧化层102、硬掩膜层104、光阻层106；其中，所述半导体衬底100优选为体硅基底，也可以为锗硅衬底、III-V族元素化合物衬底(如砷化镓、磷化铟、氮化镓等)、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或者本领域技术人员公知的其他半导体衬底。氧化层102为氧化硅，厚度为10～100nm，优选为20～60nm，其形成方式为常规热氧化法、化学气相淀积(CVD)、物理气相淀积(PVD)等。硬掩膜层104为氮化硅，其厚度大于鳍的设计高度，优选厚度为100～300nm，形成方式为常规的化学气相淀积(CVD)、物理气相淀积(PVD)等。光阻层106的形成方式为旋转喷涂，优选的，光阻层106是采用正光刻胶形成。

光阻层106形成鳍的图形作为掩膜刻蚀硬掩膜层104，如图4所示，光阻层106形成鳍的图形，作为掩膜，刻蚀硬掩膜层104，把鳍的图形转移到硬掩膜层104上。刻蚀硬掩膜层的方式优选为等离子体干法刻蚀，因为其具有良好的各向异性，保证刻蚀形成的图形线条宽度不变。

以硬掩膜层104作为掩膜刻蚀氧化层102。同样这里的刻蚀方法为等离子体干法刻蚀。形成结构如图5所示。本步骤结束后还包括去除光刻胶。

如图6所示，外延生长单晶硅层101。

外延工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料。外延硅反应可用的气体源包括Si_xCl_4-x(x＝1，2，3)、氢气，以及HCl和掺杂气体，反应温度为800～1150℃，通过气相外延反应生成。

在这一步骤的外延工艺中生长起来的单晶硅层101在后续工艺中形成鳍的结构，必须高过所述硬掩膜层，并且其性质对晶体管的性能有着至关重要的影响。则在这一步骤外延生长单晶硅层101的可以包括如下处理：

1)将具有图5中结构的半导体器件在H₂的氛围下进行烘烤，去除硅表面的氧化硅。

在空气中，硅的表面会被氧化生成一薄层氧化硅。为了保证外延生长的单晶硅层101的纯度和质量，在进行外延生长之前，把即将进行外延生长的硅衬底送入H₂的氛围中烘烤，使得氧化硅被还原成单晶硅。其中烘烤的温度为600～1100℃，时间为10～60s。为了防止H₂还原的速率过快，不便于工艺的控制，可以在H₂中混入一些惰性气体。

2)外延生长Si_xGe_(1-x)(80％＞x＞0)，提高电子和孔穴的迁移率，其中x从底层到上部可以是逐步升高。

为了提高电子和空穴的迁移率，可以用外延Si_xGe_(1-x)(80％＞x＞0)来代替直接外延生长Si。而为了防止因为硅和Si_xGe_(1-x)晶格常数差别很大而出现位错，可以让外延生长的Si_xGe_(1-x)(80％＞x＞0)中的x从硅衬底往上逐步升高。

单晶硅层101生长好后，进行化学机械研磨。如图7所示，磨至硬掩膜层104。

去除硬掩膜层104，形成结构如图8所示。剩下的单晶硅层101和氧化层102的高度差即为鳍的高度。氧化层102作为鳍的隔离结构。这样形成了鳍的一个主要结构。之后还需要进行圆角处理，即把鳍上面的部分圆角化。优选的方法是在热炉管中的O₂氛围下进行10～30s的热氧化，热氧化后用HF水溶液进行较短时间的湿法刻蚀，把鳍上的氧化硅去掉，形成的鳍的结构的边角变成圆弧状，有利于后续工艺形成侧墙时介质层在边角的均匀的聚集成形。

随着鳍的限定和隔离的形成，接下来可以完成FinFET，下面描述以做示范性的说明本发明的形成FinFET的工艺流程，但本领域技术人员可以理解，也可以采用其它适合的工艺。

接下来对鳍进行离子注入，形成P阱结构和N阱结构。离子注入P、As和Sb用于形成PFET阱，离子注入B、In和Ga用于形成NFET阱。通常来说，离子注入的浓度可以在1×10¹⁷cm^-2到5×10¹⁸cm^-2。

接下来形成栅极，包括在鳍的两个相对的侧面和上表面形成栅极绝缘层。栅极绝缘层可以通过750～800℃的热氧化形成，或通过淀积一层别的介质层来形成，例如氮化氧化物、高介电常数材料等。

接下来形成覆盖栅极绝缘层的栅极材料层。栅极材料层可以是任何适当的导电材料，通常是多晶硅材料，也可以是非晶态硅、非晶态硅和多晶硅的组合、多晶硅-锗等硅材料为主的介质材料，或者W、Mo、Ta或其他高熔点金属的金属栅极导体层、或者包括加入有Ni或Co的多晶硅的硅化物栅极导体。可以用物理气相淀积或化学气相淀积、别的本技术领域内已知的其它成膜工艺方法形成。这样，在鳍的两个相对的侧面和上表面的栅极绝缘层上形成了栅极材料层。

接下来利用光刻技术形成刻蚀栅极材料层和栅极绝缘层来形成栅极。光刻的方法为熟知的利用形成有栅极图形的光刻胶作为掩膜刻蚀硬掩膜层，再利用硬掩膜层刻蚀刻蚀栅极材料层和栅极绝缘层。优选的，刻蚀采用等离子体干法刻蚀，因为其具有良好的各向异性。

接下来利用源极/漏极(S/D)注入离子对鳍的暴露部分进行掺杂。形成源极/漏极的方法可以采用任何现有的适合具体性能要求的形成源极/漏极的方法形成，有很多这样的方法可以用来形成具有不同复杂程度的源极/漏极。例如采用离子注入可以形成轻掺杂的源极/漏极或其它的源极/漏极，比如对于NFET来说，利用P、As或Sb进行能量为1～5keV，剂量为5×10¹⁴cm^-2到2×10¹⁵cm^-2的源极/漏极注入，类似的，对于PFET来说，通常用B、In和Ga进行能量为0.5至3KeV，剂量为5×10¹⁴cm^-2到2×10¹⁵cm^-2的源极/漏极注入。

可选的，可以形成延伸式和晕式(hole)注入，它们可以改善短沟道效应(SCE)。比如对于NFET来说，利用P、As或Sb进行能量为5～15keV，剂量为1×10¹³cm^-2到8×10¹³cm^-2的晕式注入，类似的，对于PFET来说，通常用B、In和Ga进行能量为20至45KeV，剂量为5×10¹³cm^-2到8×10¹³cm^-2的晕式注入。

为了完成器件，然后可以形成对源极、漏极和栅极的接触孔。这通常是沉积层间介质层，再通过化学机械研磨进行全局平坦化，然后用等离子体干法刻蚀刻蚀出通孔，最后通过蒸发、溅射或其它已知金属成膜技术形成金属薄膜来填充这些通孔，从而形成源极、漏极和栅极的接触孔。

经过上述工艺，即形成了本发明的FinFET。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种鳍式场效应晶体管的制作方法，其特征在于，包括：

提供半导体衬底；

沉积氧化层和硬掩膜层；

选择性刻蚀所述硬掩膜层和氧化层，露出半导体衬底；

除去所述硬掩膜层，保留所述半导体单晶材料层。

2.如权利要求1所述的制作方法，其特征在于，选择性刻蚀所述硬掩膜层和氧化层包括：

利用光刻胶作为掩膜刻蚀所述硬掩膜层；

去除光刻胶；

利用硬掩膜层作为掩膜干法刻蚀所述氧化层。

3.如权利要求1所述的制作方法，其特征在于，所述半导体衬底为体硅衬底。

4.如权利要求1所述的制作方法，其特征在于，所述氧化层的材质为氧化硅。

5.如权利要求1所述的制作方法，其特征在于，所述形成半导体单晶材料层的方法为进行硅外延生长。

6.如权利要求5所述的制作方法，其特征在于，进行所述硅外延生长之前还包括在H₂氛围中进行烘烤的步骤，烘烤的温度为600～1100℃，时间为10～60s。

7.如权利要求1所述的制作方法，其特征在于，所述形成半导体单晶材料层的方法为外延生长Si_xGe_(1-x)，其中，80％＞x＞0。

8.如权利要求7所述的制作方法，其特征在于，外延生长的Si_xGe_(1-x)层的x值从所述半导体衬底开始往上逐步升高。

9.如权利要求1所述的制作方法，其特征在于，所述硬掩膜层的材质为氮化硅，其厚度大于鳍的设计高度。

10.如权利要求1所述的制作方法，其特征在于，去除所述硬掩膜层后，还包括对所述半导体单晶材料层进行圆角处理。

11.如权利要求10所述的制作方法，其特征在于，所述对半导体单晶材料层进行圆角处理的方法为对半导体单晶材料层进行热氧化形成氧化物，再去除氧化物。