CN106486370B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供具有第一区域和第二区域的半导体衬底，第一区域的半导体衬底表面具有鳍部；第一区域和第二区域的半导体衬底表面具有隔离结构；形成横跨鳍部的栅极结构，且栅极结构顶部表面具有第一掩膜层；在第二区域隔离结构表面形成电阻层，所述电阻层顶部表面具有第二掩膜层；形成源区和漏区，所述源区和漏区分别位于栅极结构两侧的鳍部中；形成源区和漏区后，同时去除第一掩膜层和第二掩膜层；去除第一掩膜层和第二掩膜层后，形成覆盖第一区域的第三掩膜层，第三掩膜层暴露出第二区域的电阻层；以第三掩膜层为掩膜，对所述电阻层进行第二离子注入，形成电阻元件。所述半导体器件的形成方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构一侧的源区和位于栅极结构另一侧的漏区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部和侧壁的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧鳍部内的漏区。
通常需要将鳍式场效应晶体管和电阻元件集成在一起以形成半导体器件，所述半导体器件包括晶体管区和电阻区，在晶体管区形成有鳍式场效应晶体管，在电阻区形成有电阻元件。
其中，一种半导体器件的方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底表面具有鳍部；第一区域和第二区域的半导体衬底表面具有隔离结构，所述隔离结构的表面低于所述鳍部的顶部表面；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分鳍部的顶部表面和侧壁，且所述栅极结构顶部表面具有第一掩膜层；在第二区域隔离结构表面形成电阻层，所述电阻层顶部表面具有第二掩膜层；形成源区和漏区，所述源区和漏区分别位于栅极结构两侧的鳍部中；形成源区和漏区后，形成覆盖第一区域的阻挡层，所述阻挡层暴露出第二区域的第二掩膜层；以阻挡层为掩膜去除第二掩膜层；去除第二掩膜层之后，去除所述阻挡层；然后形成覆盖第一区域的第三掩膜层，所述第三掩膜层暴露出第二区域的电阻层；以第三掩膜层为掩膜，对所述电阻层进行第二离子注入。但是，这种现有技术形成的半导体器件的工艺复杂。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以简化形成半导体器件的工艺。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底表面具有鳍部；第一区域和第二区域的半导体衬底表面具有隔离结构，所述隔离结构的表面低于所述鳍部的顶部表面；在第一区域形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分鳍部的顶部表面和侧壁，且所述栅极结构顶部表面具有第一掩膜层；在第二区域隔离结构表面形成电阻层，所述电阻层顶部表面具有第二掩膜层；形成源区和漏区，所述源区和漏区分别位于栅极结构两侧的鳍部中；形成源区和漏区后，同时去除第一掩膜层和第二掩膜层；去除第一掩膜层和第二掩膜层后，形成覆盖第一区域的第三掩膜层，所述第三掩膜层暴露出第二区域的电阻层；以第三掩膜层为掩膜，对所述电阻层进行第二离子注入，形成电阻元件。
可选的，形成所述栅极结构的同时形成所述电阻层。
可选的，所述第一掩膜层的材料为氮化硅；所述第二掩膜层的材料为氮化硅。
可选的，所述栅极结构包括横跨所述鳍部的栅介质层和覆盖所述栅介质层的栅电极层。
可选的，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅。
可选的，所述电阻层的材料为多晶硅。
可选的，采用湿法刻蚀工艺同时去除第一掩膜层和第二掩膜层，具体的工艺参数为：采用的刻蚀溶液为磷酸溶液，磷酸溶液的体积百分比浓度为70％～90％，刻蚀温度为120摄氏度～200摄氏度。
可选的，所述第三掩膜层的材料为光刻胶。
可选的，所述第二离子注入的工艺参数为：采用的离子为As，注入离子能量为3KeV～10KeV，注入离子剂量为5E13atom/cm2～1E15atom/cm2，注入角度为0度～10度。
可选的，所述第二离子注入的工艺参数为：采用的离子为BF2，注入离子能量为1KeV～7KeV，注入离子剂量为5E13atom/cm2～1E15atom/cm2，注入角度为0度～10度。
可选的，形成所述源区和漏区的方法为：刻蚀去除栅极结构两侧的部分鳍部；在刻蚀后的鳍部表面外延生长源漏区材料层；对所述源漏区材料层掺杂第一离子。
可选的，当第一区域用于形成N型鳍式场效应晶体管时，所述源漏区材料层的材料为碳化硅；当第一区域用于形成P型鳍式场效应晶体管时，所述源漏区材料层的材料为锗化硅。
可选的，当第一区域用于形成N型鳍式场效应晶体管时，所述第一离子为N型离子；当第一区域用于形成P型鳍式场效应晶体管时，所述第一离子为P型离子。
可选的，还包括：在形成所述源区和漏区之前，在所述栅极结构两侧侧壁表面形成第一侧墙；所述源区位于栅极结构和第一侧墙一侧的鳍部中，所述漏区位于栅极结构和第一侧墙另一侧的鳍部中。
可选的，还包括：去除所述第一掩膜层和第二掩膜层的同时去除第一侧墙；形成电阻元件后，去除第三掩膜层；去除第三掩膜层后，在栅极结构两侧侧壁表面形成第二侧墙。
可选的，所述第二侧墙的厚度大于第一侧墙的厚度。
可选的，所述第一侧墙的厚度为2nm～5nm；所述第二侧墙的厚度为6nm～10nm。
可选的，所述第二侧墙的材料为低K介质材料。
可选的，还包括：形成所述第二侧墙后，形成层间介质层，所述层间介质层覆盖第一区域和第二区域；形成贯穿所述层间介质层的通孔，所述通孔暴露出所述源区表面、漏区表面、栅极结构顶部表面和电阻元件顶部表面；形成填充满所述通孔的导电插塞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供的半导体器件的形成方法，针对半导体衬底表面既要在第一区域形成鳍式场效应晶体管，又要在第二区域形成电阻元件的情况，在形成所述鳍式场效应晶体管的源区和漏区后，同时去除了鳍式场效应晶体管栅极结构顶部表面的第一掩膜层和电阻层顶部表面的第二掩膜层；然后，形成覆盖第一区域的第三掩膜层，所述第三掩膜层暴露出第二区域的电阻层；以第三掩膜层为掩膜，对所述电阻层进行第二离子注入，形成电阻元件。避免了仅去除电阻层顶部表面的第二掩膜层所带来的工艺复杂的情况，有效节省了工艺步骤，且降低了制作成本。
进一步的，本发明的技术方案中，在去除所述第一掩膜层和第二掩膜层的同时去除第一侧墙，可以避免仅去除第一掩膜层和第二掩膜层带来的工艺复杂化。当形成电阻元件后，去除第三掩膜层，然后在栅极结构两侧侧壁表面形成第二侧墙。所述第二侧墙能够在形成贯穿层间介质层的通孔时，保护栅极结构。
更进一步的，本发明的技术方案中，第二侧墙的厚度大于第一侧墙的厚度，使得在形成贯穿层间介质层的通孔时，所述第二侧墙对栅极结构的保护作用增强。
更进一步的，所述第二侧墙的材料为低K介质材料，使得形成层间介质层和位于层间介质层中的导电插塞后，导电插塞和栅极结构之间的电容减小。
附图说明
图1至图10为本发明一实施例中半导体器件的形成过程的结构示意图。
具体实施方式
本申请发明人对现有技术研究发现，现有技术形成的半导体器件的工艺复杂，原因在于：先以阻挡层为掩膜去除电阻层顶部表面的第二掩膜层，由于在刻蚀去除第二掩膜层的过程中会消耗掉部分厚度的阻挡层，使得剩余厚度的阻挡层无法满足作为后续进行第二离子注入的掩膜的需求，因此，需要将阻挡层去除之后再形成第三掩膜层，以第三掩膜层为掩膜对电阻层进行第二离子注入，以形成电阻元件。所述形成半导体器件的过程中形成了多次掩膜，且包含了多次去除掩膜的步骤，增加了工艺复杂度，且增加了制作成本。
在此基础上，本发明另一实施例提供了一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底表面具有鳍部；第一区域和第二区域的半导体衬底表面具有隔离结构，所述隔离结构的表面低于所述鳍部的顶部表面；在第一区域形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分鳍部的顶部表面和侧壁，且所述栅极结构顶部表面具有第一掩膜层；在第二区域隔离结构表面形成电阻层，所述电阻层顶部表面具有第二掩膜层；形成源区和漏区，所述源区和漏区分别位于栅极结构两侧的鳍部中；形成源区和漏区后，同时去除第一掩膜层和第二掩膜层；去除第一掩膜层和第二掩膜层后，形成覆盖第一区域的第三掩膜层，所述第三掩膜层暴露出第二区域的电阻层；以第三掩膜层为掩膜，对所述电阻层进行第二离子注入，形成电阻元件。
由于第一区域用于形成鳍式场效应晶体管，栅极结构横跨第一区域鳍部的顶部表面和侧壁，电阻层位于第二区域的隔离结构表面，通常栅极结构的高度高于第二区域的电阻层的高度，后续在形成与所述栅极结构齐平且覆盖第一区域和第二区域的第一层间介质层的过程中，不会对电阻元件造成损伤。因此，在形成所述源区和漏区后，可以同时去除所述第一掩膜层和所述第二掩膜层；然后形成覆盖第一区域的第三掩膜层，以第三掩膜层为掩膜对电阻层进行第二离子注入，以形成电阻元件。在所述半导体器件的形成方法中，不需要形成作为去除第二掩膜层时的掩膜的阻挡层，后续也无需再去除所述阻挡层，因此，简化了工艺步骤，节省了制造成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
结合参考图1和图2，其中，图2为沿着图1中第一区域(I区域)鳍部延伸方向(A-A1轴线)以及第二区域(II区域)A2-A3轴线的剖面图；所述A2-A3轴线平行于A-A1轴线且通过后续形成的电阻层的顶部表面，提供半导体衬底100，所述半导体衬底100具有第一区域和第二区域，第一区域的半导体衬底100表面具有鳍部120；第一区域和第二区域的半导体衬底100表面具有隔离结构110，所述隔离结构110的表面低于所述鳍部120的顶部表面。
所述半导体衬底100为后续形成半导体器件提供工艺平台。
所述半导体衬底100可以是单晶硅，多晶硅或非晶硅；半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底100可以是体材料，也可以是复合结构，如绝缘体上硅；所述半导体衬底100还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底100的材料为硅。
所述半导体衬底100包括第一区域(I区域)和第二区域(II区域)，第一区域用于后续形成鳍式场效应晶体管，第二区域用于后续形成电阻元件。
所述鳍部120的作用为：为后续形成栅极结构提供载体。
本实施例中，形成所述鳍部120的步骤为：在半导体衬底100表面形成图案化的掩膜层，所述图案化的掩膜层定义鳍部120的位置，以所述图案化的掩膜层为掩膜刻蚀部分厚度的半导体衬底100，在第一区域形成鳍部120。
在另一个实施例中，形成所述鳍部120的步骤为：在半导体衬底100表面沉积鳍部材料层(未图示)；在所述鳍部材料层表面形成图形化的掩膜层，所述图形化的掩膜层定义鳍部120的位置；以所述图形化的掩膜层为掩膜，刻蚀所述鳍部材料层直至暴露出半导体衬底100表面，在第一区域形成鳍部120。
本实施例中，由于所述鳍部120通过刻蚀半导体衬底100而形成，所以鳍部120的材料和半导体衬底100的材料相同，所述鳍部120的材料为硅。在其它实施例中，所述鳍部120的材料可以与半导体衬底100的材料不相同。
本实施例中，以第一区域具有一个鳍部120作为示例，并不代表实际工艺中的鳍部120的个数。在实际工艺中，还可以根据需要在第一区域形成多个鳍部120。
所述隔离结构110的作用为电学隔离第一区域的鳍部120，且电学隔离第二区域的半导体衬底100和后续形成的电阻层。
隔离结构110的材料包括氧化硅或氮氧化硅。本实施例中，隔离结构110的材料为氧化硅。
形成所述隔离结构110的步骤为：形成覆盖鳍部120、第一区域和第二区域的半导体衬底100表面的隔离结构材料层(未图示)，且所述隔离结构材料层的整个表面高于鳍部120的顶部表面；采用平坦化工艺，如化学机械研磨，平坦化所述隔离结构材料层，以鳍部120的顶部表面为停止层；回刻蚀部分隔离结构材料层，在第一区域和第二区域的半导体衬底100表面形成隔离结构110，所述隔离结构110的表面低于鳍部120的顶部表面。
继续参考图1和图2，在第一区域形成横跨所述鳍部120的栅极结构130，所述栅极结构130覆盖部分鳍部120的顶部表面和侧壁，且所述栅极结构130顶部表面具有第一掩膜层140；在第二区域的隔离结构110表面形成电阻层133，所述电阻层133顶部表面具有第二掩膜层141。
所述栅极结构130包括横跨鳍部120的栅介质层131和覆盖栅介质层131的栅电极层132。其中，栅介质层131位于第一区域的隔离结构110表面、覆盖部分鳍部120的顶部表面和侧壁，栅电极层132位于栅介质层131的表面。
本实施例中，所述栅介质层131的材料为氧化硅，所述栅电极层132的材料为多晶硅。
在其它实施例中，还可以是：所述栅介质层131的材料为高K(K大于3.9)介质材料，所述栅电极层132的材料为金属。
所述电阻层133用于后续形成第二区域的电阻元件。
本实施例中，所述电阻层133的材料为多晶硅。在其它实施例中，所述电阻层的材料可以为其它材料。
本实施例中，以第二区域具有一个电阻层133作为示例，并不代表实际工艺中的电阻层133的个数。在本发明的其他实施例中，还可以根据需要在第二区域形成多个电阻层133。
本实施例中，为了简化工艺步骤，同时形成栅极结构130和电阻层133，形成栅极结构130和电阻层133的步骤为：形成栅介质材料层(未图示)和覆盖栅介质材料层的栅电极材料层(未图示)，所述栅介质材料层覆盖第一区域和第二区域；在栅电极材料层表面形成图形化的掩膜材料层(未图示)，所述图形化的掩膜材料层定义出栅极结构130和电阻层133的位置；以图形化的掩膜材料层为掩膜，刻蚀栅介质材料层和栅电极材料层，直至暴露出鳍部120的顶部表面，形成位于第一区域的栅介质层和栅电极层、以及位于第二区域的隔离层(未标示)和电阻层133，其中，所述栅介质层和栅电极层构成本实施例的栅极结构130，所述隔离层与前述隔离结构110共同起到隔离半导体衬底100和电阻层133的作用。
另需说明的是，由于本实施例中，同时形成栅极结构130和电阻层133，因此所述电阻层133的材料和所述栅电极层132的材料相同。
在其它实施例中，可以在第一区域形成栅极结构130后，在第二区域形成电阻层133；或在第二区域形成电阻层133后，在第一区域形成栅极结构130。此时，所述电阻层133的材料可以和所述栅电极层132的材料相同，也可以和所述栅电极层132的材料不相同。
需要说明的是，由于第一区域待形成鳍式场效应晶体管，栅极结构130横跨第一区域鳍部120的顶部表面和侧壁，电阻层133位于第二区域的隔离结构110表面，且本实施例中，所述栅极结构130和电阻层133均由刻蚀所述栅介质材料层和栅电极材料层形成，故栅极结构130的顶部表面高于电阻层133的顶部表面。
本实施例中，位于第一区域的掩膜材料层即第一掩膜层140，位于第二区域的掩膜材料层即第二掩膜层141。
对于定义出栅极结构130和电阻层133的掩膜材料层，其材料可以为氮化硅、氧化硅或氮氧化硅。本实施例中，所述定义出栅极结构130和电阻层133的掩膜材料层的材料为氮化硅，因此，所述第一掩膜层140和第二掩膜层141与掩膜材料层的材料相同，为氮化硅。
需要说明的是，当第一区域的栅极结构130和第二区域的电阻层133是分别形成时，所述第一掩模层140和第二掩膜层141也是分别形成的。
另需要说明的是，在本实施例中，所述第一掩膜层140覆盖栅极结构130，第二掩膜层141覆盖电阻层133。在其它实施例中，所述第一掩膜层140可以位于部分栅极结构130的顶部表面，所述第二掩膜层141可以位于部分电阻层133的顶部表面。
参考图3，图3为在图2基础上形成的示意图，形成覆盖栅极结构130侧壁的第一侧墙150；以所述第一侧墙150为掩膜形成源区160和漏区161，所述源区160和漏区161分别位于栅极结构130两侧的鳍部120中。
所述第一侧墙150的作用：在形成源区160和漏区161的过程中保护栅极结构130，并定义所述源区160、漏区161和栅极结构130之间的距离。本发明的实施例中，所述第一侧墙150还覆盖电阻层133侧壁，用于在形成源区160和漏区161时，保护电阻层133。并且，由于形成的第一侧墙150同时覆盖了栅极结构130和电阻层133侧壁，有效简化了工艺步骤。
本实施例中，所述第一侧墙150的材料为氮化硅；在其它实施例中，所述第一侧墙150也可以选择其它材料。
所述第一侧墙150的厚度为2nm～5nm。本实施例中，所述第一侧墙150的厚度为3nm。
需要说明的是，在其它实施例中，第一侧墙150可以只位于栅极结构130的侧壁，而在第二区域形成覆盖电阻层133和第二掩膜层141的阻挡材料层(未图示)，所述阻挡材料层暴露出第一区域，所述阻挡材料层用于在形成源区160和漏区161时，保护电阻层133。
所述源区160位于栅极结构130和第一侧墙150一侧的鳍部120中，所述漏区161位于栅极结构130和第一侧墙150另一侧的鳍部120中。
所述源区160和漏区161的形成步骤为：刻蚀去除栅极结构130两侧的部分鳍部120；在刻蚀后的鳍部120表面外延生长源漏区材料层(未图示)，对所述源漏区材料层掺杂第一离子。
所述源漏区材料层的材料选择跟第一区域待形成的鳍式场效应晶体管的类型相关，具体地，当第一区域用于形成N型鳍式场效应晶体管时，所述源漏区材料层的材料为碳化硅，当第一区域用于形成P型鳍式场效应晶体管时，所述源漏区材料层的材料为锗化硅。
所述第一离子的选择也与第一区域待形成的鳍式场效应晶体管的类型相关，具体地，当第一区域用于形成N型鳍式场效应晶体管时，所述第一离子为N型离子，如P或As；当第一区域用于形成P型鳍式场效应晶体管时，所述第一离子为P型离子，如B或In。
需要说明的是，在本发明的其它实施例中，形成源区160和漏区161的步骤可以是：以栅极结构130为掩膜，对栅极结构130两侧的鳍部120进行第一离子注入，从而在鳍部120中形成源区160和漏区161。
参考图4，形成所述源区160和漏区161后，同时去除第一掩膜层140(参考图3)和第二掩膜层141(参考图3)。
去除所述第二掩膜层141的作用为：暴露出第二区域电阻层133的顶部表面，使得后续进行第二离子注入时，不受到第二掩膜层141的阻碍，使得第二离子可以从电阻层133的顶部注入到电阻层133中，从而形成掺杂有第二离子的电阻元件。
同时去除第二掩膜层141和第一掩膜层140的作用为：简化工艺。在去除第二掩膜层141的同时也将第一掩膜层140去除，可以避免仅去除电阻层133顶部表面的第二掩膜层层141带来的工艺复杂化，有效节省了工艺步骤，且降低了制作成本。
需要说明的是，本实施例中，由于第一区域的栅极结构130的高度高于第二区域的电阻层133的高度，后续在形成与所述栅极结构130齐平且覆盖第一区域和第二区域的第一层间介质层的过程中，不会对电阻元件134造成损伤。因此，在形成所述源区160和漏区161后，能够同时去除所述第一掩膜层140和所述第二掩膜层141。
去除所述第一掩膜层140和第二掩膜层141的方法为湿法刻蚀工艺或者干法刻蚀工艺。
本实施例中，去除所述第一掩膜层140和第二掩膜层141的方法为湿法刻蚀工艺，具体的工艺参数为：采用的刻蚀溶液为磷酸溶液，磷酸溶液的体积百分比浓度为70％～90％，刻蚀温度为120摄氏度～200摄氏度。
本实施例中，去除所述第一掩膜层140和第二掩膜层141的同时也去除了第一侧墙150，使得工艺得到简化；另外，使得所述电阻层133的侧壁也暴露出来，从而使得后续第二离子注入的过程中，第二离子不仅可以从电阻层133的顶部注入到电阻层133中，也可以从电阻层133的侧壁注入到电阻层133中，第二离子的注入效果更好。
在其它实施中，在去除第一掩膜层140和第二掩膜层141的过程中，可以只去除第一掩膜层140和第二掩膜层141，而保留第一侧墙150，待后续形成电阻元件134后，去除第一侧墙150。
参考图5，去除第一掩膜层140(参考图3)和第二掩膜层141(参考图3)后，形成覆盖第一区域的第三掩膜层170，所述第三掩膜层170暴露出第二区域的电阻层133。
形成所述第三掩膜层170的作用为：作为后续第二离子注入的掩膜，避免源区160、漏区161和栅极结构130中注入第二离子。
本实施例中，所述第三掩膜层170的材料为光刻胶；在其它实施例中，所述第三掩膜层170的材料可以为其它材料。
需要说明的是，本实施例中，第三掩膜层170的材料选择光刻胶，可以简化形成第三掩膜层170的工艺。在其它实施例中，第三掩膜层170不选用光刻胶，形成第三掩膜层170时，还需要用光刻胶来定义第三掩膜层170的位置。
形成所述第三掩膜层170的步骤为：形成光刻胶材料层(未图示)，所述光刻胶材料层覆盖第一区域和第二区域；对所述光刻胶材料层进行曝光和显影等处理，形成第三掩膜层170，所述第三掩膜层170覆盖第一区域且露出第二区域的电阻层133。
本实施例中，所述第三掩膜层170暴露出整个第二区域，即使第二离子注入到隔离结构中110，甚至通过隔离结构110注入到半导体衬底100中，此时也不会对形成的半导体器件的性能产生影响。在其它实施例中，所述第三掩膜层170可以只暴露第二区域的电阻层133。
需要说明的是，所述第三掩膜层170覆盖第一区域，即所述第三掩膜层170覆盖了栅极结构130、鳍部120、源区160、漏区161、第一区域的半导体衬底100和第一区域的隔离结构110。
参考图6，以第三掩膜层170为掩膜，对所述电阻层133(参考图5)进行第二离子注入180。
所述第二离子注入180的作用为：在所述电阻层133中掺杂第二离子，形成电阻元件134。
在一个实施例中，所述第二离子注入180的工艺参数为：采用的离子为As，注入离子能量为3KeV～10KeV，注入离子剂量为5E13atom/cm2～1E15atom/cm2，注入角度为0度～10度。所述注入角度为与半导体衬底100表面法线方向形成的夹角。
在一个实施例中，所述第二离子注入180的工艺参数为：采用的离子为BF2，注入离子能量为1KeV～7KeV，注入离子剂量为5E13atom/cm2～1E15atom/cm2，注入角度为0度～10度。所述注入角度为与半导体衬底100表面法线方向形成的夹角。
参考图7，形成电阻元件134后，去除第三掩膜层170(参考图6)。
采用干法刻蚀或湿法刻蚀去除所述第三掩膜层170。本实施例中，采用干法刻蚀去除所述第三掩膜层170。
参考图8，去除第三掩膜层170(参考图6)后，在栅极结构130两侧侧壁表面形成第二侧墙151。
所述第二侧墙151的作用为：在后续形成贯穿层间介质层的通孔时，保护栅极结构130。
本实施例中，为了增强对栅极结构130的保护作用，使得后续形成贯穿层间介质层的通孔时，可以更好的避免对栅极结构130的刻蚀损耗，优选的，第二侧墙151的厚度大于第一侧墙150的厚度。所述第二侧墙151的厚度范围为6nm～10nm。并且，为降低栅极结构130和后续形成的导电插塞之间的电容，本实施例中，所述第二侧墙151的材料为低K介质材料，如：SiOCN、SiBCN、SiBN或SiBOCN。
需要说明的是，本实施例中，为了简化工艺，在栅极结构130两侧侧壁表面形成第二侧墙151的同时，也在电阻层133两侧侧壁表面形成了第二侧墙151。在其它实施例中，可以仅在栅极结构130两侧侧壁表面形成第二侧墙151。
为本实施例中，形成所述第二侧墙151的步骤为：形成第二侧墙材料层(未图示)，所述第二侧墙材料层覆盖第一区域和第二区域；各向异性刻蚀所述第二侧墙材料层，直至暴露出栅极结构130的顶部表面、鳍部120的顶部表面、源区160和漏区161，形成第二侧墙151。
继续参考图8，形成所述第二侧墙151后，形成层间介质层190，所述层间介质层190覆盖第一区域和第二区域。
所述层间介质层190的作用为：后续在层间介质层190中形成导电插塞，并电学隔离相邻的导电插塞。
所述层间介质层190的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅等。本实施例中，所述层间介质层190的材料为氮氧化硅。
所述层间介质层190的形成工艺为沉积工艺，例如化学气相沉积工艺。
需要说明的是，所述层间介质层190覆盖第一区域和第二区域，即所述层间介质层190覆盖了栅极结构130、鳍部120、源区160、漏区161、电阻元件134、第二侧墙151、半导体衬底100和隔离结构110。
在其它实施例中，为了形成金属栅极结构，需要将层间介质层190分为两部分：第一层间介质层和第二层间介质层；形成所述层间介质层190的步骤为：先形成第一层间介质层(未图示)；形成所述第一介质层后，形成第二层间介质层(未图示)。
其中，形成第一层间介质层，所述第一层间介质层覆盖鳍部120、栅极结构130侧壁、第一区域的半导体衬底100、第一区域的隔离结构110以及整个第二区域，所述第一层间介质层与栅极结构130顶部齐平；形成第一层间介质层后，去除栅极结构130，形成开口(未图示)；形成填充满所述开口的金属栅极结构，所述金属栅极结构包括覆盖所述开口侧壁和底部的金属栅介质层(未图示)和位于所述金属栅介质层表面的金属栅电极层(未图示)，所述金属栅极结构与所述第一层间介质层齐平；形成所述金属栅极结构后，形成第二层间介质层，所述第二层间介质层覆盖第一区域和第二区域，且所述第二层间介质层的顶部表面高于所述金属栅极结构和电阻元件134。
需要说明的是，在形成第一层间介质层的过程中，采用平坦化工艺，如化学机械研磨，使得第一层间介质层的顶部表面与栅极结构130的顶部表面齐平，由于栅极结构130的顶部表面高于电阻层133的顶部表面，在研磨的过程中可以避免对电阻元件134造成损伤。
参考图9，形成贯穿所述层间介质层190的通孔191，所述通孔191暴露出源区160表面、漏区161表面、栅极结构130顶部表面和电阻元件134的顶部表面。
所述通孔191用于后续在其中形成导电插塞。
通孔191的形成工艺为干法刻蚀工艺，具体形成步骤包括：在层间介质层190表面形成图形化的光刻胶(未图示)，所述图形化的光刻胶定义通孔191的位置；以所述图形化的光刻胶为掩膜刻蚀所述层间介质层190，直至暴露出栅极结构130顶部表面、源区160表面、漏区161表面和电阻元件134的顶部表面。
需要说明的是，在其它实施例中，当形成所述金属栅极结构时，所述通孔191暴露出源区160表面、漏区161表面、金属栅极结构顶部表面和电阻元件134的顶部表面。
本实施例中，由于在栅极结构130侧壁形成了第二侧墙151，在形成贯穿层间介质层190的通孔191时，第二侧墙151能够保护栅极结构130。进一步的，当所述第二侧墙151的厚度大于所述第一侧墙150时，所述第二侧墙151对栅极结构130的保护作用增强，使得形成所述通孔191时，可以有效的避免对栅极结构130的刻蚀损耗。
参考图10，形成填充满所述通孔191的导电插塞192。
所述导电插塞192用于传输电学信号。
所述导电插塞192的材料为金属，如铜、铝或钨。本实施例中，所述导电插塞192的材料为钨。
所述导电插塞192的形成工艺为沉积工艺，例如原子层沉积工艺，所述导电插塞192的形成工艺还可以为电镀工艺，在此不再赘述。
本实施例中，当所述第二侧墙151的材料为低K介质材料时，在层间介质层191中形成所述通孔191和形成填充于所述通孔191的导电插塞192后，可以降低导电插塞192与栅极结构130之间的电容。
综上，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，针对半导体衬底表面既要在第一区域形成鳍式场效应晶体管，又要在第二区域形成电阻元件的情况，在形成所述鳍式场效应晶体管的源区和漏区后，同时去除了鳍式场效应晶体管栅极结构顶部表面的第一掩膜层和电阻层顶部表面的第二掩膜层；然后，形成覆盖第一区域的第三掩膜层，所述第三掩膜层暴露出第二区域的电阻层；以第三掩膜层为掩膜，对所述电阻层进行第二离子注入，形成电阻元件。避免了仅去除电阻层顶部表面的第二掩膜层所带来的工艺复杂的情况，有效节省了工艺步骤，且降低了制作成本。
进一步的，本发明的技术方案中，在去除所述第一掩膜层和第二掩膜层的同时去除第一侧墙，可以避免仅去除第一掩膜层和第二掩膜层带来的工艺复杂化。当形成电阻元件后，去除第三掩膜层，然后在栅极结构两侧侧壁表面形成第二侧墙。所述第二侧墙能够在形成贯穿层间介质层的通孔时，保护栅极结构。
更进一步的，本发明的技术方案中，第二侧墙的厚度大于第一侧墙的厚度，使得在形成贯穿层间介质层的通孔时，所述第二侧墙对栅极结构的保护作用增强。
更进一步的，所述第二侧墙的材料为低K介质材料，使得形成层间介质层和位于层间介质层中的导电插塞后，导电插塞和栅极结构之间的电容减小。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底表面具有鳍部；第一区域和第二区域的半导体衬底表面具有隔离结构，所述隔离结构的表面低于所述鳍部的顶部表面；
在第一区域形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分鳍部的顶部表面和侧壁，且所述栅极结构顶部表面具有第一掩膜层；
在第二区域隔离结构表面形成电阻层，所述电阻层顶部表面具有第二掩膜层；
形成源区和漏区，所述源区和漏区分别位于栅极结构两侧的鳍部中；
形成源区和漏区后，同时去除第一掩膜层和第二掩膜层；
去除第一掩膜层和第二掩膜层后，形成覆盖第一区域的第三掩膜层，所述第三掩膜层暴露出第二区域的电阻层；
以第三掩膜层为掩膜，对所述电阻层进行第二离子注入，形成电阻元件。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的同时形成所述电阻层。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料为氮化硅；所述第二掩膜层的材料为氮化硅。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括横跨所述鳍部的栅介质层和覆盖所述栅介质层的栅电极层。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述电阻层的材料为多晶硅。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀工艺同时去除第一掩膜层和第二掩膜层，具体的工艺参数为：采用的刻蚀溶液为磷酸溶液，磷酸溶液的体积百分比浓度为70％～90％，刻蚀温度为120摄氏度～200摄氏度。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第三掩膜层的材料为光刻胶。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二离子注入的工艺参数为：采用的离子为As，注入离子能量为3KeV～10KeV，注入离子剂量为5E13atom/cm2～1E15atom/cm2，注入角度为0度～10度。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二离子注入的工艺参数为：采用的离子为BF2，注入离子能量为1KeV～7KeV，注入离子剂量为5E13atom/cm2～1E15atom/cm2，注入角度为0度～10度。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述源区和漏区的方法为：刻蚀去除栅极结构两侧的部分鳍部；在刻蚀后的鳍部表面外延生长源漏区材料层；对所述源漏区材料层掺杂第一离子。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，当第一区域用于形成N型鳍式场效应晶体管时，所述源漏区材料层的材料为碳化硅；当第一区域用于形成P型鳍式场效应晶体管时，所述源漏区材料层的材料为锗化硅。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，当第一区域用于形成N型鳍式场效应晶体管时，所述第一离子为N型离子；当第一区域用于形成P型鳍式场效应晶体管时，所述第一离子为P型离子。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述源区和漏区之前，在所述栅极结构两侧侧壁表面形成第一侧墙；所述源区位于栅极结构和第一侧墙一侧的鳍部中，所述漏区位于栅极结构和第一侧墙另一侧的鳍部中。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，还包括：去除所述第一掩膜层和第二掩膜层的同时去除第一侧墙；形成电阻元件后，去除第三掩膜层；去除第三掩膜层后，在栅极结构两侧侧壁表面形成第二侧墙。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第二侧墙的厚度大于第一侧墙的厚度。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述第一侧墙的厚度为2nm～5nm；所述第二侧墙的厚度为6nm～10nm。
18.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第二侧墙的材料为低K介质材料。
19.根据权利要求15所述的半导体器件的形成方法，其特征在于，还包括：形成所述第二侧墙后，形成层间介质层，所述层间介质层覆盖第一区域和第二区域；形成贯穿所述层间介质层的通孔，所述通孔暴露出所述源区表面、漏区表面、栅极结构顶部表面和电阻元件顶部表面；形成填充满所述通孔的导电插塞。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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