CN102082175A - 集成电路结构 - Google Patents

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Abstract

一集成电路结构，包括一基板以及一鳍式场效应晶体管。该鳍式场效应晶体管包括一鳍，于该基板上，且具有一第一鳍部分与一第二鳍部分。一栅极堆叠，形成于该第一鳍部分的一上表面与侧壁上。一外延半导体层，具有一第一部分，直接形成于该第二鳍部分上，以及一第二部分，形成于该第二鳍部分的侧壁上。一金属硅化物层，形成于该外延半导体层上。该鳍式场效应晶体管的一有效金属硅化物周边的一总长度对该鳍式场效应晶体管的一鳍周边的一总长度的一周边比大于1。本发明可降低有效金属硅化物周边的电流壅塞，并可增加金属硅化物层与结之间的距离。

Description

集成电路结构
技术领域
本发明涉及一种集成电路结构，尤其涉及一种鳍式场效应晶体管(FinFET)。
背景技术
随着集成电路增加的微缩及对集成电路逐渐更高的需求，晶体管须具有更高驱动电流与逐渐更小的尺寸。于是发展出鳍式场效应晶体管(finfield-effect transistors，FinFET)。鳍式场效应晶体管(FinFETs)具有提升的沟道宽度，其沟道包括形成于鳍侧壁上与鳍上表面的部分。由于晶体管的驱动电流(drive currents)与沟道宽度成正比，遂从而可增加驱动电流。
类似一平面晶体管，于鳍式场效应晶体管(FinFETs)的源极与漏极区上，可形成源极与漏极硅化物。图1揭示一鳍式场效应晶体管(FinFET)一源极/漏极区的一剖面图。源极/漏极区包括鳍20、外延半导体区22与金属硅化物层24。值得注意的是，金属硅化物层24主要形成于鳍20与外延半导体区22的顶部，而于鳍20与外延半导体区22顶部金属硅化物层24部分的厚度T1明显大于在外延半导体区22侧壁上的厚度T2。外延半导体区22侧壁的某些部分甚至可实质上无金属硅化物层24。上述方式(profile)会严重导致电流壅塞(current crowding)的增加。此外，也会增加有效源极/漏极电阻。
发明内容
为了解决现有技术的问题，根据本发明实施例的一观点，一集成电路结构包括一基板以及一鳍式场效应晶体管(FinFET)。该鳍式场效应晶体管(FinFET)包括一鳍，于该基板上，且具有一第一鳍部分与一第二鳍部分。一栅极堆叠，形成于该第一鳍部分的一上表面与侧壁上。一外延半导体层，具有一第一部分，直接形成于该第二鳍部分上，以及一第二部分，形成于该第二鳍部分的侧壁上。一金属硅化物层，形成于该外延半导体层上。该鳍式场效应晶体管的一有效金属硅化物周边的一总长度对该鳍式场效应晶体管的一鳍周边的一总长度的一周边比大于1。
本发明也揭示其他实施例。
一种集成电路结构，包括：一基板；一绝缘区，于该基板上；以及一鳍式场效应晶体管，包括：一鳍，于该基板上，包括一第一鳍部分与一第二鳍部分；一栅极堆叠，于该第一鳍部分的一上表面与侧壁上；一外延半导体层，包括一顶部，直接于该第二鳍部分上，以及侧壁部分，直接于该绝缘区上；以及一金属硅化物层，于该外延半导体层上，并与该外延半导体层具有一介面，其中该介面的一长度对该鳍的一鳍周边的一长度的一周边比大于1。
一种集成电路结构，包括：一基板；绝缘区，于该基板上；以及一鳍式场效应晶体管，包括：多个鳍，于该基板上，其中每一所述多个鳍包括一第一鳍部分与一第二鳍部分；一栅极堆叠，于每一所述多个鳍的该第一鳍部分的一上表面与侧壁上；一外延半导体层，包括一部分，直接于每一所述多个鳍的该第二鳍部分上，以及侧壁部分，直接于所述绝缘区上；以及一金属硅化物层，于该外延半导体层上，并与该外延半导体层具有一介面，其中该鳍式场效应晶体管的一有效金属硅化物周边的一总长度对所述多个鳍的周边的一总长度的一周边比大于1。
本发明可降低有效金属硅化物周边的电流壅塞，并可增加金属硅化物层与结之间的距离。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1揭示一传统鳍式场效应晶体管(FinFET)一源极/漏极区的剖面图；
图2A～图2E根据一实施例，揭示一鳍式场效应晶体管(FinFET)的一透视图与剖面图；
图3～图13根据另一实施例，揭示多鳍(multi-fin)鳍式场效应晶体管(FinFET)的透视图与剖面图；以及
图14揭示于一外延半导体层上形成一金属层，其进一步形成于一半导体鳍上。
其中，附图标记说明如下：
公知图1
20～鳍；
22～外延半导体区；
24～金属硅化物层；
T1、T2～金属硅化物层的厚度。
本发明图2A～图14
30～鳍式场效应晶体管；
31～半导体基板；
32～浅沟槽隔离物区域(绝缘区域)；
34～半导体带；
36～鳍；
36’～伪鳍；
37～栅介电层；
38～栅极堆叠；
38’～伪栅极；
39～栅极；
40～栅间隙壁；
40’～伪栅极间隙壁；
42～外延层；
42’～外延层的侧壁部分；
43～源极/漏极延伸区；
44～金属硅化物层；
45～金属层；
46、50～虚线(金属硅化物周边、鳍周边)；
47～金属硅化物层的侧壁底端；
48～栅金属硅化物层；
60～中心线；
Hfin～鳍高度；
JLDD～结；
T3、T4～金属层的厚度；
TEpi～外延层的厚度；
Tsilicides～金属硅化物层的厚度；
Wfin～鳍宽度。
具体实施方式
本发明提供一种新颖的鳍式场效应晶体管(fin field-effect transistor(s)，FinFET)及其形成方法，并讨论各实施例的差异。于所有不同观点与说明实施例中，相同标号用来指定相同元件。
图2A揭示鳍式场效应晶体管(FinFET)30的一透视图，其包括鳍36以及于鳍36上表面与侧壁上的栅极堆叠38。为求简化，未显示栅间隙壁40、外延层42(为一半导体层)与金属硅化物层44(未显示于图2A中，请参阅图2B)。然而，以虚线46概要性地显示外延层42与金属硅化物层44之间的介面。鳍36的宽度表示为Wfin，而鳍36的高度表示为Hfin。
鳍36可直接覆盖半导体带34，以及可与半导体带34形成一连续区域，其邻近且位于浅沟槽隔离物(STI)区域32之间。半导体基板31可由一与半导体带34及鳍36相同的材料所形成，位于浅沟槽隔离物(STI)区域32与半导体带34下方。鳍36可由一半导体材料所形成，例如硅、锗化硅及其类似物。
图2B揭示于图2A中所示结构的一剖面图，其中沿图2A中的垂直剖面线2B--2B获得该剖面图。形成结JLDD，其可为源/漏极延伸区43之间的结及鳍36中的下方阱区(未图示)。于未覆盖栅极堆叠38与栅间隙壁40的鳍36的露出部分上，形成外延层42。栅极堆叠38包括栅介电层37与栅极39。此外，于栅极堆叠38的上表面，可形成栅金属硅化物层48。外延层42可由与鳍36相同的材料或一具有与鳍36不同晶格常数的材料所形成。在一实施例中，鳍36由硅所形成，而外延层42可由硅、锗化硅、碳化硅或其类似物所形成。金属硅化物层44具有厚度Tsilicides，其测量自直接覆盖鳍36的金属硅化物层44部分。此外，外延层42具有厚度TEpi，其也测量自直接覆盖鳍36的外延层42部分。在一实施例中，于形成金属硅化物层44后，仍有一部分残留于金属硅化物层44与鳍36之间并与其接触的外延层42，其中外延层42的残留部分直接覆盖鳍36。同样地，于鳍36侧壁上，也会有残留的外延层42。值得注意的是，即使外延层42由一与鳍36相同的材料所形成，于鳍36侧壁上的外延层42侧壁部分仍可与鳍36区分。原因在于，如图2D所示，外延层42的侧壁部分直接覆盖浅沟槽隔离物(STI)区域32，而鳍36直接覆盖半导体带34。
图2C揭示于图2A中所示结构的一剖面图，其中沿图2A与图2B中的垂直剖面线E-E获得该剖面图。值得注意的是，鳍36具有利用虚线50所揭示的一周边(peripheral)。鳍周边50包括一顶部与两侧壁部分。在一实施例中，其中鳍36的侧壁大体垂直，鳍周边50(之后称为鳍周边长度(fin peripherallength))的长度可表示为Wfin+2Hfin。
图2D揭示于图2A中所示结构的一剖面图，其中沿图2A与图2B中的垂直剖面线F-F获得该剖面图。利用一虚线概要性地揭示有效金属硅化物周边(effective silicide peripheral)46。在整篇描述中，“有效金属硅化物周边”一词视为外延层42与其上金属硅化物层44之间的介面部分。然而，若一部分介面实质上对电流的通过不作贡献，则此部分将不考虑作为有效金属硅化物周边的一部分，而对电流通过有贡献的介面部分，则考虑作为有效金属硅化物周边的部分。在图2D揭示的实施例中，有效金属硅化物周边46包括金属硅化物层44与外延层42之间实质上的全部介面。值得注意的是，金属硅化物层44侧壁部分的底端47可与绝缘区域32的上表面距离一垂直间隔。因此，有效金属硅化物周边46的长度可大于鳍周边50的鳍周边长度。
图2E揭示一额外实施例的剖面图，其中于邻近鳍36处，形成伪栅极(dummy gates)38’。于形成栅间隙壁40后，实施外延层42的外延成长。因此，与图2B所示的实施例不同，借由伪栅极38’与伪栅极间隙壁(dummy gatespacers)40’阻挡鳍36的终端(于图2E中鳍36面向左与右的侧壁)，使得于鳍36的终端上，未形成外延层42。于图2E中所示结构的剖面图也可利用图2C与图2D所示剖面图的方式加以说明。
图3～图6揭示不同鳍式场效应晶体管(FinFETs)的剖面图，其揭示各别有效金属硅化物周边46与鳍周边50，以说明本揭示书观点。图3揭示一多鳍(multi-fin)鳍式场效应晶体管(FinFET)的透视图，包括多个鳍36。为求简化，图3未显示栅间隙壁40、外延层42与金属硅化物层44(图4～图12)。然而，以虚线概要性地显示外延层42与金属硅化物层44之间的介面。图4～图6的每一图中，以虚线说明鳍周边(fin peripheral)50与有效金属硅化物周边(effective silicide peripheral)46。图4～图6每一图中的左半部揭示沿图3垂直剖面线E-E所获得的剖面图。图4～图6每一图中的右半部则揭示沿图3垂直剖面线F-F所获得的剖面图。
请参阅图4，揭示一多鳍(multi-fin)鳍式场效应晶体管(FinFET)的剖面图。请参阅图4右侧，外延层42完全填入鳍36之间的间隙，以及外延层42与金属硅化物层44之间介面的顶部大致平坦。因此，利用虚线所揭示的有效金属硅化物周边46包括一顶部与两侧壁部分。图4左侧揭示鳍周边50包括两部分，每一部分包括一顶部与两侧壁部分。因此，鳍周边长度为顶部与侧壁部分的总合，可等于2Wfin+4Hfin。
图5揭示类似图4所示实施例的一选择实施例，其有效金属硅化物周边46的顶部并非平坦，而是有效金属硅化物周边46落入(或朝向)鳍36之间的间隙，如图5右半部所示。然而，鳍周边(fin peripheral)50仍与图4所示相同。
图6中，虽外延层42的上表面并非平坦，然而，金属硅化物层44的上表面为平坦。而鳍周边50与有效金属硅化物周边46的形态实质上与图5所示相同。图5与图6中鳍周边长度与金属硅化物周边长度的计算也实质上相同。
图7～图12揭示包括伪鳍(dummy fins)的多鳍(multi-fin)鳍式场效应晶体管(FinFET)。于图13中，揭示包括伪鳍的鳍式场效应晶体管(FinFET)的一透视图。伪鳍36’可与鳍36平行。然而，伪鳍36’无直接延伸于栅极堆叠38下方并彼此连接的源极与漏极区。因此，不会形成可借由栅极堆叠38控制的沟道区。当于邻近鳍36处形成伪鳍36’时，于伪鳍36’的上表面与侧壁上，也将形成外延层42(图7～图12)。利用虚线于图13中也揭示金属硅化物层44与外延层42之间介面的方式。图7～图12的每一图包括一左半部与一右半部。图7～图12每一图中的左半部揭示沿图13垂直剖面线E-E所获得的剖面图。图7～图12每一图中的右半部则揭示沿图13垂直剖面线F-F所获得的剖面图。
在一实施例中，如图7所示，于鳍36的相对侧形成伪鳍36’。伪鳍36’的纵深方向可平行于鳍36的纵深方向。因此，如图7左半部所示，鳍周边50包括鳍36的上表面与侧壁，但不包括伪鳍36’的任何部分。另一方面，请参阅图7右半部，由于无电流沟道连接位于源极侧上的伪鳍36’部分以及位于漏极侧上的伪鳍36’部分，使得于外延层42侧壁部分42’上的金属硅化物层44部分实质上无电流流经。有效金属硅化物周边46包括金属硅化物层44与外延层42之间介面的顶部，但不包括介面的侧壁部分(无虚线标记处)。
若图7所示鳍式场效应晶体管(FinFET)中鳍的数量足够大时，例如大于7，则图7中的结构可考虑为中心线(middle line)60之间结构的重复(图8)，其中中心线60为相邻鳍36的中心线。因此，周边比(peripheral ratio)(将于后续段落作详细讨论)为有效金属硅化物周边46总长与鳍周边50总长的比值，可简化为两相邻中心线60之间金属硅化物层部分的长度与一单一鳍36鳍周边的比值(图8左半部)。由于图8，对于图8所示的鳍式场效应晶体管(FinFET)可了解，为增加周边比，可能须降低鳍高度(fin height)Hfin。
图9揭示一选择实施例。该实施例类似图7所示的实施例，其外延层42的上表面与金属硅化物层44并非平坦。类似图7所示的实施例，鳍周边50包括鳍36的上表面与侧壁，但不包括伪鳍36’的任何部分。有效金属硅化物周边(effective silicide peripheral)46(以虚线标记的)包括金属硅化物层44与外延层42之间介面的顶部(并非平坦)，但不包括位于伪鳍36’外侧的介面侧壁部分(无虚线标记处)。在整篇描述中，“外侧”一词视为伪鳍36’远离鳍36的一侧。
根据另一实施例，图10揭示一多鳍(multi-fin)鳍式场效应晶体管(FinFET)的剖面图。类似图8所示的实施例，若图9所示鳍式场效应晶体管(FinFET)中鳍36的数量足够大时，例如大于7，则可简化周边比(peripheral ratio)(为有效金属硅化物周边46总长与鳍周边50总长的比值)的计算。如图10所示，周边比可考虑为两相邻中心线60之间有效金属硅化物周边46部分的长度除上一单一鳍36鳍周边的长度。
图11与图12揭示的实施例分别类似图9与图10揭示的实施例，其金属硅化物层44的上表面并非平坦。然而，此差异不会导致有效金属硅化物周边46与鳍周边50的改变，仍以有效金属硅化物周边46的长度与鳍周边50的长度计算周边比。
图2A～图13的每一图中，有效金属硅化物周边46总长相对于鳍周边50总长的周边比大于1，且可大于1.1或甚至大于1.4。随着周边比大于1，流经鳍36的电流可以一较长周边传递至金属硅化物层44，因此，可降低有效金属硅化物周边的电流壅塞(current crowding)。相反地，若周边比小于1，则将发生电流壅塞。此外，随着厚度TEpi(图2B与图2E)大于0微米，或是说，随着直接覆盖鳍36且垂直位于金属硅化物层44与鳍36之间的残留外延层42(图2D与图4～图12)，可增加金属硅化物层44与结(junctions)JLDD之间的距离(图2D)。
为确保周边比大于1及确保外延层42直接覆盖鳍36且垂直位于金属硅化物层44与鳍36之间，须调整金属硅化物层44的工艺，例如，请参阅图14，为形成金属硅化物层44，首先于外延层42表面形成金属层45，之后，实施一回火，以形成金属硅化物。金属层45须为坦覆的(conformal)，即表示于外延层42顶部金属层45部分的厚度T3实质上与于外延层42侧壁部分上金属层45部分的厚度T4相等。因此，可利用可用来形成坦覆膜例如原子层沉积(atomic layer deposition，ALD)的方法。坦覆金属层45的形成也可包括工艺条件的最适化，例如各别基板的温度与沉积速率。随者坦覆金属层45，最终的金属硅化物层44(图1D与图4～图12)可更具有坦覆性。可看出随者坦覆金属硅化物的形成，可增加金属硅化物层44与结(junctions)JLDD之间的距离(图2B)，同时维持一高的周边比(peripheral ratio)。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种集成电路结构，包括：
一基板；以及
一鳍式场效应晶体管，包括：
一鳍，于该基板上，包括一第一鳍部分与一第二鳍部分；
一栅极堆叠，于该第一鳍部分的一上表面与侧壁上；
一外延半导体层，包括一第一部分，直接于该第二鳍部分上，以及一第二部分，于该第二鳍部分的侧壁上；以及
一金属硅化物层，于该外延半导体层上，其中该鳍式场效应晶体管的一有效金属硅化物周边的一总长度对该鳍式场效应晶体管的一鳍周边的一总长度的一周边比大于1。
2.如权利要求1所述的集成电路结构，其中该有效金属硅化物周边包括一顶部与一侧壁部分，于该外延半导体层的该第二部分上。
3.如权利要求1所述的集成电路结构，还包括一伪鳍，其中该外延半导体层延伸于该伪鳍的一上表面与侧壁上，以及其中该有效金属硅化物周边未包括该伪鳍的外侧上的任何侧壁部分。
4.如权利要求1所述的集成电路结构，其中延伸于多个鳍上的该有效金属硅化物周边的一顶部为非平坦，直接于该第二鳍部分上的该有效金属硅化物周边的一部分高于该鳍式场效应晶体管的水平位于该第二鳍部分与一额外鳍之间的该有效金属硅化物周边的一额外部分。
5.一种集成电路结构，包括：
一基板；
一绝缘区，于该基板上；以及
一鳍式场效应晶体管，包括：
一鳍，于该基板上，包括一第一鳍部分与一第二鳍部分；
一栅极堆叠，于该第一鳍部分的一上表面与侧壁上；
一外延半导体层，包括一顶部，直接于该第二鳍部分上，以及侧壁部分，直接于该绝缘区上；以及
一金属硅化物层，于该外延半导体层上，并与该外延半导体层具有一介面，其中该介面的一长度对该鳍的一鳍周边的一长度的一周边比大于1。
6.如权利要求5所述的集成电路结构，其中该金属硅化物层为坦覆性，具有一顶部厚度，实质上与一侧壁厚度相等。
7.如权利要求5所述的集成电路结构，其中该金属硅化物层包括侧壁部分，于该外延半导体层的该侧壁部分上，以及其中该金属硅化物层的底端与该绝缘区域的上表面距离一垂直间隔。
8.一种集成电路结构，包括：
一基板；
绝缘区，于该基板上；以及
一鳍式场效应晶体管，包括：
多个鳍，于该基板上，其中每一所述多个鳍包括一第一鳍部分与一第二鳍部分；
一栅极堆叠，于每一所述多个鳍的该第一鳍部分的一上表面与侧壁上；
一外延半导体层，包括一部分，直接于每一所述多个鳍的该第二鳍部分上，以及侧壁部分，直接于所述绝缘区上；以及
一金属硅化物层，于该外延半导体层上，并与该外延半导体层具有一介面，其中该鳍式场效应晶体管的一有效金属硅化物周边的一总长度对所述多个鳍的周边的一总长度的一周边比大于1。
9.如权利要求8所述的集成电路结构，其中该有效金属硅化物周边包括侧壁部分，于所述多个鳍的外侧壁上。
10.如权利要求8所述的集成电路结构，还包括一伪鳍，其中该外延半导体层延伸于该伪鳍的一上表面与侧壁上，以及其中该有效金属硅化物周边未包括该伪鳍的一外侧上的侧壁部分。
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