CN103515440A - 半导体器件的伪栅电极 - Google Patents

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Abstract

本发明涉及半导体器件的伪栅电极。一个实施例包括：包含第一表面的衬底；覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；以及位于第二表面上方的伪栅电极，其中伪栅电极包括底部和宽于底部的基部，其中底部的宽度与基部的宽度的比值是约0.5至约0.9。

Description

半导体器件的伪栅电极
技术领域
本发明涉及集成电路制造，更具体地说，涉及具有伪栅电极的半导体器件。
背景技术
随着半导体产业在追求更高的器件密度、更卓越的性能以及更低的成本方面已经进展到纳米技术工艺节点，来自制造和设计问题方面的挑战引起诸如鳍式场效应晶体管(FinFET)的三维设计的发展。制造的典型的FinFET具有通过例如蚀刻掉衬底的硅层的一部分形成的从衬底延伸的垂直薄“鳍”(或鳍式结构)。在该垂直鳍中形成FinFET的沟道。在鳍上方设置(例如覆盖)栅极。在沟道的两侧上具有栅极使得从两侧进行沟道的栅极控制。此外，在FinFET的凹陷的源极/漏极(S/D)部分中利用选择性生长硅锗的应变材料可以用于提高载流子迁移率。
然而，在互补金属氧化物半导体(CMOS)制造中实施这些部件和工艺仍存在挑战。随着垂直鳍之间的间距的减小，加重了这些问题。例如，蚀刻伪栅电极可能在鳍边缘和伪栅电极之间产生不想要的残留物，从而增加了器件不稳定性和/或器件失效的可能性。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种半导体器件，包括：衬底，包含第一表面；绝缘区，覆盖所述第一表面的一部分；伪栅电极，位于所述绝缘区上方，其中所述伪栅电极包括底部和宽于所述底部的基部；以及伪栅极电介质，介于所述伪栅电极和所述绝缘区之间。
在所述的半导体器件中，所述底部的侧壁基本垂直于所述绝缘区的上表面。
在所述的半导体器件中，所述底部包括楔形侧壁。
在所述的半导体器件中，所述伪栅电极包含多晶硅、N功函数金属或P功函数金属。
在所述的半导体器件中，所述底部的宽度与所述基部的宽度的比值是约0.5至约0.9。
另一方面，本发明还提供了一种半导体器件，包括：衬底，包含第一表面；绝缘区，覆盖所述衬底的一部分；鳍，穿过所述绝缘区中的开口；栅电极，在所述鳍的上部的上方延伸，其中，所述栅电极包括第一基部和第一底部，所述第一底部设置在所述第一基部和所述衬底之间，所述第一基部的宽度与所述第一底部的宽度之间的差值限定第一宽度差；以及伪栅电极，位于所述绝缘区上方，其中，所述伪栅电极包括第二底部和宽于所述第二底部的第二基部，所述第二基部的宽度与所述第二底部的宽度之间的差值限定第二宽度差，所述第二宽度差大于所述第一宽度差。
在所述的半导体器件中，所述第一底部的宽度与所述第一基部的宽度的比值是约0.95至约1.05。
在所述的半导体器件中，所述第二底部的宽度与所述第二基部的宽度的比值是约0.5至约0.9。
在所述的半导体器件中，所述第二宽度差与所述第一宽度差的比值是约2至约100。
在所述的半导体器件中，所述第二底部基本垂直于所述绝缘区的上表面。
在所述的半导体器件中，所述第二底部包括楔形侧壁。
在所述的半导体器件中，所述栅电极和所述伪栅电极包含相同的材料。
在所述的半导体器件中，所述栅电极和所述伪栅电极包含不同的材料。
在所述的半导体器件中，所述伪栅电极包含多晶硅、N功函数金属或P功函数金属。
又一方面，本发明提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底具有位于其上方的绝缘区以及延伸穿过所述绝缘区中的开口的鳍；在所述鳍上方形成栅电极层并且延伸到所述绝缘区上方；在所述栅电极层上方形成图案化的掩模层；以及通过实施第一蚀刻工艺和第二蚀刻工艺形成栅电极和伪栅电极，其中所述栅电极在所述鳍的上部的上方延伸，而所述伪栅电极位于所述绝缘区上方。
在所述的方法中，至少部分地通过使用SF6作为蚀刻气体来实施所述第一蚀刻工艺的步骤。
在所述的方法中，在约1mTorr至约40mTorr的压力下实施所述第一蚀刻工艺的步骤。
在所述的方法中，使用BCl3作为蚀刻气体来实施所述第二蚀刻工艺的步骤。
在所述的方法中，在约1mTorr至约10mTorr的压力下实施所述第二蚀刻工艺的步骤。
在所述的方法中，在约100W至约1000W的电源功率下实施所述第二蚀刻工艺的步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。在附图中示出的各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1是示出根据本发明的各个方面制造半导体器件的伪栅电极的方法的流程图；
图2示出根据本发明的各个方面的包含伪栅电极的半导体器件的俯视图；
图3A至图10B是根据本发明的各个实施例在各个制造阶段的包含伪栅电极的半导体器件的透视图和截面图；
图10C示出根据本发明的各个方面的包含伪栅电极的半导体器件的截面图；以及
图10D示出根据本发明的各个方面的包含伪栅电极的半导体器件的截面图。
具体实施方式
应当了解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复附图标号和/或字母。这种重复是为了简明和清楚，而且其本身没有规定所论述的各颚实施例和/或结构之间的关系。
参照图1，示出根据本发明的各个方面制造半导体器件的伪栅电极的方法100的流程图。方法100开始于步骤102，提供包含第一表面的衬底。方法100继续到步骤104，形成覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面。方法100继续到步骤106，形成穿过绝缘区中的开口的鳍，其中鳍的上部具有两个侧壁和第三表面。方法100继续到步骤108，在鳍上方形成栅电极并且延伸到绝缘区上方。方法100继续到步骤110，在栅电极层上方形成图案化的掩模层。方法100继续到步骤112，通过实施第一蚀刻工艺和第二蚀刻工艺形成栅电极和伪栅电极，其中栅电极覆盖两个侧壁和第三表面并且伪栅电极位于第二表面上方。以下论述示出根据图1的方法100可以制造的半导体器件的实施例。
图2示出根据本发明的各个方面的包含伪栅电极220的半导体器件200的俯视图；图3A至图10B是根据本发明的各个实施例在各个制造阶段的包含伪栅电极220的半导体器件200的透视图和截面图。实施例(诸如本文中所描述的那些)涉及鳍式场效应晶体管(FinFET)，例如基于鳍的多栅极晶体管。半导体器件200可以包含在例如微处理器、存储单元和/或其他集成电路(IC)中。注意到，在一些实施例中，图1中提到的操作的实施并不会产生完整的半导体器件200。可以采用例如互补金属氧化物半导体(CMOS)技术加工来制造完整的半导体器件200。因此，应该理解，可以在图1的方法100之前、期间和/或之后提供额外的工艺，并且一些其他的工艺在本文中仅作简要的描述。而且，简化图2至图10B以更好地理解本发明的构思。例如，虽然附图示出半导体器件200，但是可以理解，集成电路(IC)可以包括许多其他器件，包括电阻器、电容器、电感器、保险丝等。
图2示出采用图1中的步骤制造的半导体器件200。半导体器件200包括位于右边的第一FinFET200a，位于左边的第二FinFET200b，以及位于第一FinFET200a和第二FinFET200b之间的伪栅电极220。为了说明，第一FinFET200a包括三个鳍212和横跨在这三个鳍212上方的栅电极230，而第二FinFET200b包括三个鳍242和横跨在这三个鳍242上方的栅电极240。在一些实施例中，第一FinFET200a和第二FinFET200b中的每一个都可以包括少于或多于三个鳍，例如，一个鳍或五个鳍。为简明起见，在图3A至图10B中仅示出沿着图2的线a-a截取获得的位于点线式区域中的一个鳍212的一部分、栅电极230的一部分以及伪栅电极220的一部分。
参照图3A和图3B以及图1中的步骤102，提供衬底202。图3A是根据实施例在各个制造阶段中的一个阶段的具有衬底202的半导体器件200的透视图，图3B是沿着图3A的线a-a截取获得的半导体器件200的截面图。在至少一个实施例中，衬底202包括晶体硅衬底(例如，晶圆)。取决于设计要求(例如，p型衬底或n型衬底)，衬底202可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂物。例如，掺杂区可以掺杂有诸如硼或BF2的p型掺杂物；诸如磷或砷的n型掺杂物；和/或它们的组合。掺杂区可以被配置用于n型FinFET，或者可选地被配置用于p型FinFET。
在一些可选的实施例中，衬底202可以由一些其它合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化砷镓或磷化铟镓形成。而且，衬底202可以包括外延层，可以应变用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。
通过蚀刻到衬底202内形成鳍。在所描述的实施例中，为清楚起见示出一个鳍。在实践中，可以同时形成数个鳍。在一个实施例中，在半导体衬底202上形成垫层204a和掩模层204b。垫层204a可以是例如采用热氧化工艺形成的包含氧化硅的薄膜。垫层204a可以充当半导体衬底202和掩模层204b之间的粘着层。垫层204a还可以充当用于蚀刻掩模层204b的蚀刻终止层。在至少一个实施例中，例如采用低压化学汽相沉积法(LPCVD)或等离子增强化学汽相沉积(PECVD)由氮化硅形成掩模层204b。掩模层204b用作后续光刻工艺期间的硬掩模。在掩模层204b上形成图案化的掩模，诸如感光层206，然后进行图案化，在感光层206中形成开口208。
在感光层206中形成开口208之后，通过在衬底202中形成鳍212制造图4A和图4B中的结构。图4A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图4B是沿着图4A的线a-a截取获得的半导体器件200的截面图。
通过开口208蚀刻掩模层204b和垫层204a以暴露下面的半导体衬底202。然后蚀刻暴露的半导体衬底202以形成具有半导体衬底202的第一表面202s的沟槽210。沟槽210之间的半导体衬底202的一部分形成半导体鳍212。在所描述的实施例中，半导体鳍212包括上部214和下部216(为说明的目的用虚线分开)。在所描述的实施例中，上部214和下部216包括相同的材料，诸如硅。
沟槽210可以是彼此平行的带(从半导体器件200的顶部观察)，并且相对于彼此紧密间隔。每一个沟槽210都具有宽度、深度，并且与邻近的沟槽间隔开一间距。例如，沟槽210之间的间距可能小于约30nm。在可选的实施例中，沟槽210可以是连续的并且围绕半导体鳍212(如图2所示)。然后去除感光层206。接下来，可以实施清洁以去除半导体衬底202的自然氧化物。可以使用稀氢氟(DHF)酸来实施清洁。
在沟槽210中可选地形成衬垫氧化物(未示出)。在实施例中，衬垫氧化物可以是厚度在约
Figure BDA00002835298400061
至约
Figure BDA00002835298400062
范围内的热氧化物。在一些实施例中，可以使用原位蒸汽生成(ISSG)等形成衬垫氧化物。衬垫氧化物的形成使沟槽210的角部圆化，这减小了电场，并因此可以改善形成的集成电路的性能。
如图5A和5B以及图1中的步骤104所描述的，在形成具有半导体衬底202的第一表面202s的沟槽210后，通过形成覆盖第一表面202s的一部分的绝缘区来制造图5A和图5B中的结构。图5A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图5B是沿着图5A的线a-a截取获得的半导体器件200的截面图。
用介电材料218填充沟槽210。介电材料218可以包括氧化硅，并因此在本发明中也被称为氧化物218。在一些实施例中，也可以使用其他介电材料，诸如氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在实施例中，可以采用高密度等离子(HDP)CVD工艺，使用硅烷(SiH4)和氧气(O2)作为反应前体来形成氧化物218。在其他实施例中，可以采用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)来形成氧化物218，其中工艺气体可以包括原硅酸四乙酯(TEOS)和/或臭氧(O3)。在又一些实施例中，可以采用旋涂电介质(SOD)工艺诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)形成氧化物218。
图5A和图5B描述了沉积介电材料218后的形成的结构。然后实施化学机械抛光，接着去除掩模层204b和垫层204a。图6A和图6B示出形成的结构。图6A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图6B是沿着图6A的线a-a截取获得的半导体器件200的截面图。
氧化物218在沟槽210中的剩余部分在下文中被称为绝缘区218a。在双栅极实施例中，掩模层204b和垫层204a可以保留在鳍212的顶部上(未示出)。在三栅极实施例和掩模层204b由氮化硅形成的实施例中，可以采用湿法工艺使用热H3PO4去除掩模层204b，而衬垫层204a如果由氧化硅形成则可以使用稀HF酸去除。在一些可选的实施例中，在使绝缘区218a凹陷后可以实施去除掩模层204b和垫层204a，其中凹陷的步骤在图7A和图7B中示出。
在可选的实施例中，鳍212的上部214被另一种半导体材料替换以增强器件性能。使用绝缘区218a作为硬掩模，通过蚀刻步骤使鳍212的上部214凹陷。然后外延生长不同的材料(诸如Ge)以填充凹陷的部分。在所描述的实施例中，鳍212的上部214(诸如Ge)和鳍212的下部216(诸如Si)包含不同的材料。
如图7A和7B以及图1中的步骤106所描述的，在去除掩模层204b和垫层204a之后，通过蚀刻步骤使绝缘区218a凹陷，形成穿过绝缘区218b中的开228的鳍(即鳍212的上部214)，其中鳍212的上部214具有两个侧壁212w和一个第三表面212s。图7A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图7B是沿着图7A的线a-a截取获得的半导体器件200的截面图。
在实施例中，可以采用湿蚀刻工艺，例如通过在氢氟酸(HF)中浸渍衬底202来实施蚀刻步骤。在另一实施例中，可以采用干蚀刻工艺实施蚀刻步骤，例如，可以使用CHF3或BF3作为蚀刻气体来实施干蚀刻工艺。
剩下的绝缘区218b可以是彼此平行的带(从半导体200的顶部观察)，并且相对于彼此紧密间隔。在可选的实施例中，剩下的绝缘区218b可以是连续的并且围绕半导体鳍212的下部216。而且，剩下的绝缘区218b覆盖第一表面202s的一部分，其中剩下的绝缘区218b的顶部限定第二表面218s。
在所描述的实施例中，鳍212的上部214在第二表面218s之上具有第一高度H1。在一些实施例中，第一高度H1介于约20nm至50nm的范围内。鳍212的上部214具有两个侧壁214w和第三表面214s。因此上部214用于形成半导体器件200的沟道区。在一些实施例中，半导体鳍212还包括从第二表面218s向下延伸到第一表面202s的下部216，其具有第二高度H2。在一些实施例中，第一高度H1与第二高度H2的比值是约0.2到0.5。由于比上部214具有更稳固的体积，下部216可以避免由绝缘区218b的高应力引起的半导体器件200的鳍212变形。
然后在绝缘区218b的第二表面218s上方形成伪栅极堆叠件226，而在上部214上方形成栅极堆叠件236并且延伸到绝缘区218b的第二表面218s。在一些实施例中，伪栅极堆叠件226和栅极堆叠件236(见图10A和10B)中的每一个均包括栅极电介质222和位于栅极介电层222上方的栅电极层224。
为了制造栅极堆叠件(诸如图10A、图10B、图10C和图10D中所示的伪栅极堆叠件226和栅极堆叠件236)，通过形成覆盖上部214的两个侧壁214w和第三表面214s并且在绝缘区218b的整个第二表面218s之间延伸的栅极电介质222来制造图8A和图8B中的结构。图8A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图8B是沿着图8A的线a-a截取获得的半导体器件200的截面图。
在一些实施例中，栅极电介质222可以包括氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在所描述的实施例中，栅极电介质222是厚度为约10埃至30埃范围内的高k介电层。可以采用合适的工艺诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、紫外臭氧氧化或它们的组合形成栅极电介质222。栅极电介质222还可以包括用于减小栅极电介质222和鳍212的上部214(即，半导体器件200的沟道区)之间的损伤的界面层(未示出)。界面层可以包含氧化硅。
然后，如图8A和8B以及图1中的步骤108所描述的，在栅极电介质222上方形成栅电极层。在所描述的实施例中，覆盖半导体鳍212的上部214的栅电极层224用于形成单独的FinFET。在可选的实施例中，栅电极层224覆盖多于一个的半导体鳍212(未示出)的上部214，因此所形成的FinFET包括多于一个鳍。
在一些实施例中，栅电极层224可以包括单层或多层结构。在至少一个实施例中，栅电极层224包括多晶硅。而且，栅电极层224可以是采用均匀或不均匀掺杂的掺杂多晶硅。在一些实施例中，栅电极层224包含N功函数金属。N功函数金属包括选自组W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn和Zr中的金属。在一些实施例中，栅电极层224包含P功函数金属。P功函数金属包括选自组TiN、WN、TaN和Ru中的金属。在所描述的实施例中，栅电极层224的厚度介于约30nm至约60nm的范围内。可以采用合适的工艺诸如ALD、CVD、PVD、电镀或它们的组合形成栅电极层224。
通过合适的工艺诸如旋涂在栅电极层224上方形成图案化的掩模232，诸如图案化的光刻胶材料层。在另一实例中，在栅电极层224上方形成硬掩模层(未示出)；在硬掩模层上形成图案化的光刻胶层；然后将光刻胶层的图案转印到硬掩模层以在栅电极层224上方形成图案化的掩模层232。硬掩模层可以包含氧化硅。在一些可选的实施例中，硬掩模层可以可选地包含氮化硅和/或氮氧化硅，并且可以采用诸如CVD或PVD的方法形成。硬掩模层的厚度介于约100埃至800埃的范围内。在至少一个实施例中，图案化的掩模层232包括位于第二表面218s上方(而不位于第三表面214s上方)的第一部件232a和位于第三表面214s上方的第二部件232b。
到目前为止的工艺步骤已提供了具有图案化的掩模层232的衬底202，该图案化的掩模层232包括位于第二表面218s上方的第一部件232a和位于第三表面214s上方的第二部件232b。按照惯例，然后可以采用蚀刻工艺将第一部件232a和第二部件232b转印到其下层(即，栅极电介质222和栅电极层224)以在第二表面218s上方形成伪栅极堆叠件和覆盖两个侧壁214w和第三表面214s的栅极堆叠件。位于第二表面218s上方的图案化的栅电极层被称为伪栅电极，而覆盖两个侧壁214w和第三表面214的图案化的栅电极层被称为栅电极。因此栅电极缠绕(wrap)鳍212的暴露上部214的沟道部分。
然而，如果使用固定的蚀刻工艺(fixed etching process)，当鳍212的上部214暴露出来时，伪栅电极的配置将从基部变为宽于基部的底部。这可能在鳍212的边缘和伪栅电极之间产生不想要的残留物，从而增大了器件不稳定性和/或器件失效的可能性。
因此，在下面参照图9A、图9B、图10A、图10B、图10C和图10D论述的加工可以蚀刻栅电极层224以形成包括底部和宽于底部的基部的伪栅电极。这可以避免在鳍边缘和伪栅电极之间产生不想要的残留物并且因此提高了器件性能。
如图9A和图9B以及图1中步骤112所描述的，为了制造栅极堆叠件(诸如图10A、图10B、图10C和图10D所示的伪栅极堆叠件226和栅极堆叠件236)，通过实施第一蚀刻工艺240形成栅电极230的基部230a和伪栅电极220的基部220a来制造图9A和图9B中的结构。图9A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图9B是沿着图9A的线a-a截取获得的半导体器件200的截面图。
参照图9A和图9B，然后可以采用第一蚀刻工艺240将第一部件232a和第二部件232b转印到栅电极层224以形成栅电极230的基部230a和伪栅电极220的基部220a。在一些实施例中，在约100W至1000W的电源功率和约1mTorr至40mTorr的压力下以及在约10℃至50℃的温度下使用SF6作为蚀刻气体来实施第一蚀刻工艺的步骤。在一些实施例中，蚀刻气体还可以包括Cl2、N2、CF4、CHF3、CH2F2、N2H2、O2或He。
如图10A、图10B、图10C和图10D以及图1中步骤112所描述的，为了制造栅极堆叠件(诸如伪栅极堆叠件226和栅极堆叠件236)，通过实施第二蚀刻工艺250形成栅电极230的底部230b和伪栅电极220的底部220b来制造图10A、图10B、图10C和图10D中的结构。图10A是根据实施例在各个制造阶段中的一个阶段的半导体器件200的透视图，图10B是沿着图10A的线a-a截取获得的半导体器件200的截面图，以及图10C是沿着图10A的线b-b截取获得的半导体器件200的截面图。在可选的实施例中，图10D是沿着图10A的线b-b获得的半导体器件200的截面图。
参照图10A、图10B、图10C和图10D，使用栅电极230的基部230a和伪栅电极220的基部220a作为硬掩模，对剩余的栅电极层224实施第二蚀刻工艺250以形成栅电极230的底部230b和伪栅电极220的底部220b。在一些实施例中，在约100W至1000W的电源功率和约1mTorr至10mTorr的压力下以及在约10℃至50℃的温度下使用BCl3作为蚀刻气体来实施第二蚀刻工艺250的步骤。在一些实施例中，蚀刻气体还可以包括Cl2、N2、CF4、CHF3、CH2F2、N2H2或O2。其后可以剥离图案化的掩模层232。
如图10C和图10D所描述的，半导体器件200包括：包含第一表面202s的衬底202；覆盖第一表面202s的一部分的绝缘区218b，其中绝缘区218b的顶部限定第二表面218s；穿过绝缘区218b中的开口的鳍212，其中鳍212的上部214具有两个侧壁212w和第三表面212s；覆盖两个侧壁212w和第三表面212s的栅电极230，其中栅电极230包括第一基部230a和第一底部230b，其中第一基部230a的宽度W1和第一底部230b的宽度W2之间的差值限定第一宽度差；以及位于第二表面218s上方的伪栅电极220，其中伪栅电极220包括第二底部220b和宽于第二底部220b的第二基部220a，其中第二基部220a的宽度W3和第二底部220b的宽度W4之间的差值限定第二宽度差，其中第二宽度差大于第一宽度差。
在一些实施例中，第一底部230b的宽度W2与第一基部230a的宽度W1的比值是0.95至1.05。在一些实施例中，第二底部220b的宽度W4与第二基部220a的宽度W3的比值是0.5至0.9。在一些实施例中，第二宽度差与第一宽度差的比值是2至100。在一些实施例中，第二底部220b包括楔形侧壁220t(在图10C中示出)。在一些实施例中，第二底部220b基本上垂直于第二表面218s(在图10D中示出)。
在所描述的实施例中，采用先栅极工艺制造栅电极230和伪栅电极220。因此栅电极230和伪栅电极220包含相同的材料。在可选的实施例中，如果采用先栅极工艺制造栅电极230和伪栅电极220中的一个，并且采用后栅极工艺制造另一个，那么栅电极230和伪栅电极220可以包含不同的材料。在一些实施例中，栅电极230和栅极电介质222合起来被称为栅极堆叠件236。在一些实施例中，伪栅电极220和栅极电介质222合起来被称为伪栅极堆叠件226。
应该理解，半导体器件200可以经历进一步的CMOS工艺以形成各种部件诸如源极/漏极区、接触件/通孔、互连金属层、介电层、钝化层等。已观察到，伪栅电极包括底部和宽于底部的基部。因此，以这种方式可以减少和/或避免鳍边缘和伪栅电极之间不想要的残留物，从而提高器件性能。
根据实施例，一种半导体器件包括：包含第一表面的衬底；覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；以及位于第二表面上方的伪栅电极，其中伪栅电极包括底部和宽于底部的基部，其中底部的宽度与基部的宽度的比值是约0.5至约0.9。
根据其他实施例，一种半导体器件包括：包含第一表面的衬底；覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；穿过绝缘区中的开口的鳍，其中鳍的上部具有两个侧壁和第三表面；覆盖两个侧壁和第三表面的栅电极，其中栅电极包括第一基部和第一底部，其中第一基部的宽度与第一底部的宽度之间的差值限定第一宽度差；以及位于第二表面上方的伪栅电极，其中伪栅电极包括第二底部和宽于第二底部的第二基部，其中第二基部的宽度与第二底部的宽度之间的差值限定第二宽度差，其中第二宽度差大于第一宽度差。
根据又一些实施例，一种制造半导体器件的方法包括：提供包含第一表面的衬底；形成覆盖第一表面的一部分的绝缘区，其中绝缘区的顶部限定第二表面；形成穿过绝缘区中的开口的鳍，其中鳍的上部具有两个侧壁和第三表面；在鳍上方形成栅极电极层并且延伸到绝缘区上方；在栅电极层上方形成图案化的掩模层；以及通过实施第一蚀刻工艺和第二蚀刻工艺形成栅电极和伪栅电极，其中栅电极覆盖两个侧壁和第三表面，而伪栅电极位于第二表面上方。
虽然通过示例和根据优选的实施例描述了本发明，但是应理解本发明不限于所公开的实施例。相反，本发明意图涵盖各种修改和相似的布置(如对本领域技术人员来说将显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些修改和相似的布置。

Claims (10)

1.一种半导体器件，包括：
衬底，包含第一表面；
绝缘区，覆盖所述第一表面的一部分；
伪栅电极，位于所述绝缘区上方，其中所述伪栅电极包括底部和宽于所述底部的基部；以及
伪栅极电介质，介于所述伪栅电极和所述绝缘区之间。
2.根据权利要求1所述的半导体器件，其中，所述底部的侧壁基本垂直于所述绝缘区的上表面。
3.根据权利要求1所述的半导体器件，其中，所述底部包括楔形侧壁。
4.根据权利要求1所述的半导体器件，其中，所述底部的宽度与所述基部的宽度的比值是约0.5至约0.9。
5.一种半导体器件，包括：
衬底，包含第一表面；
绝缘区，覆盖所述衬底的一部分；
鳍，穿过所述绝缘区中的开口；
栅电极，在所述鳍的上部的上方延伸，其中，所述栅电极包括第一基部和第一底部，所述第一底部设置在所述第一基部和所述衬底之间，所述第一基部的宽度与所述第一底部的宽度之间的差值限定第一宽度差；以及
伪栅电极，位于所述绝缘区上方，其中，所述伪栅电极包括第二底部和宽于所述第二底部的第二基部，所述第二基部的宽度与所述第二底部的宽度之间的差值限定第二宽度差，所述第二宽度差大于所述第一宽度差。
6.根据权利要求5所述的半导体器件，其中：
所述第一底部的宽度与所述第一基部的宽度的比值是约0.95至约1.05；或者
所述第二底部的宽度与所述第二基部的宽度的比值是约0.5至约0.9。
7.根据权利要求5所述的半导体器件，其中，所述第二宽度差与所述第一宽度差的比值是约2至约100。
8.一种制造半导体器件的方法，包括：
提供衬底，所述衬底具有位于其上方的绝缘区以及延伸穿过所述绝缘区中的开口的鳍；
在所述鳍上方形成栅电极层并且延伸到所述绝缘区上方；
在所述栅电极层上方形成图案化的掩模层；以及
通过实施第一蚀刻工艺和第二蚀刻工艺形成栅电极和伪栅电极，其中所述栅电极在所述鳍的上部的上方延伸，而所述伪栅电极位于所述绝缘区上方。
9.根据权利要求8所述的方法，其中：
至少部分地通过使用SF6作为蚀刻气体来实施所述第一蚀刻工艺的步骤；或者
在约1mTorr至约40mTorr的压力下实施所述第一蚀刻工艺的步骤。
10.根据权利要求8所述的方法，其中：
使用BCl3作为蚀刻气体来实施所述第二蚀刻工艺的步骤；
在约1mTorr至约10mTorr的压力下实施所述第二蚀刻工艺的步骤；或者
在约100W至约1000W的电源功率下实施所述第二蚀刻工艺的步骤。
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