CN105006483B - 包括伪结构的鳍式场效应晶体管半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件和一种制造半导体器件的方法。所述半导体器件包括：第一有源鳍和第二有源鳍，它们从衬底突出并沿着第一方向延伸；第一栅极结构，其位于第一有源鳍上以沿着与第一方向交叉的第二方向延伸；第二栅极结构，其布置为在第二方向上邻近于第一栅极结构，并且位于第二有源鳍上以沿着第二方向延伸；以及伪结构，其位于第一栅极结构与第二栅极结构之间的空间中。

Description

包括伪结构的鳍式场效应晶体管半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2014年4月22日在韩国知识产权局提交的韩国专利申请No.10-2014-0048087的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体器件及其制造方法。
背景技术
具有鳍式场效应晶体管(FinFET)结构的半导体器件中的节瘤缺陷会降低半导体器件的性能。具体地说，由低k材料(例如，SiOCN)制成的间隔层与由具有更高介电常数的材料(例如，SiN)制成的间隔层相比可能更不耐蚀。因此，由低k材料制成的间隔层在用于制造半导体器件而执行的蚀刻处理期间会容易损失。对包括多晶硅层的栅极结构进行覆盖的间隔层的损失会使得多晶硅层暴露于生长气体，因此导致节瘤缺陷。
发明内容
本发明构思的多个方面可提供半导体器件，其被构造为减少或防止节瘤缺陷并且因此能够增强产品可靠性。
本发明构思的多个方面还可提供制造半导体器件的方法，以减少或防止节瘤缺陷并且因此能够增强产品可靠性。
然而，本发明构思的多个方面不限于本文阐述的这些。通过参照下面提供的本发明构思的具体实施方式，本发明构思的以上和其它方面将对本发明构思所属领域的普通技术人员变得更清楚。
根据本发明构思的一方面，提供了一种半导体器件，该半导体器件包括：第一有源鳍和第二有源鳍，它们从衬底突出并沿着第一方向延伸；第一栅极结构，其位于第一有源鳍上以沿着与第一方向交叉的第二方向延伸；第二栅极结构，其位于在第二方向上与第一栅极结构邻近的位置，并且位于第二有源鳍上以沿着第二方向延伸；以及伪结构，其位于第一栅极结构与第二栅极结构之间的空间中。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：第一鳍式场效应晶体管(FinFET)区域，其包括沿着第一方向延伸的第一有源鳍和在第一有源鳍上沿着与第一方向交叉的第二方向延伸的第一栅极结构；第二FinFET区域，其在第二方向上邻近于第一FinFET区域，并包括沿着第一方向延伸的第二有源鳍和在第二有源鳍上沿着第二方向延伸的第二栅极结构；以及伪结构区域，其与第一FinFET区域的一个区和第二FinFET区域的一个区重叠。
根据本发明构思的另一方面，提供了一种制造半导体器件的方法，该方法包括步骤：在衬底上形成第一有源鳍和第二有源鳍以沿着第一方向延伸；在第一有源鳍上形成第一栅极结构以沿着与第一方向交叉的第二方向延伸，并且在第二有源鳍上形成第二栅极结构以沿着第二方向延伸；以及在第二栅极结构上形成阻挡层，其中，形成在第二栅极结构上的阻挡层延伸以部分地覆盖第一栅极结构。
根据本发明构思的又一方面，提供了一种半导体器件，该半导体器件包括：第一有源鳍和第二有源鳍，它们从衬底突出并沿着第一方向延伸；第一有源鳍上的第一栅极结构，其沿着与第一方向交叉的第二方向延伸；第二有源鳍上的第二栅极结构，其沿着第二方向延伸，并且位于在第二方向上与第一栅极结构邻近的位置；以及第三栅极结构，其未在有源鳍上延伸，而是在第一栅极结构和第二栅极结构之间沿着第二方向延伸。在一些实施例中，第三栅极结构与第一栅极结构和第二栅极结构间隔开。在一些实施例中，第三栅极结构包括沿着第二方向朝着第二栅极结构延伸的第一栅极结构的第一延伸部分和沿着第二方向朝着第一栅极结构延伸的第二栅极结构的第二延伸部分。第一延伸部分和第二延伸部分沿着第二方向以小于30nm的距离彼此间隔开。在一些实施例中，第一栅极结构、第二栅极结构和第三栅极结构各自包括第一层、第一层上的第二层和第二层上的第三层，所述第三层远离第一层并且位于第一层和第二层的侧壁上。而且，在一些实施例中，第一层包括多晶硅，第二层包括硬掩模，第三层包括绝缘材料。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更加清楚，其中：
图1是根据本发明构思的实施例的半导体器件的顶视图；
图2是沿着图1的线A-A截取的剖视图；
图3是具有节瘤缺陷的半导体器件的顶表面；
图4是沿着图3的线B-B截取的剖视图；
图5是根据本发明构思的另一实施例的半导体器件的顶表面；
图6至图8是示出根据本发明构思的另一实施例的制造半导体器件的方法的步骤的示图；
图9是具有节瘤缺陷的半导体器件的剖视图；
图10是具有节瘤缺陷的半导体器件的顶视图；
图11是根据本发明构思的另一实施例的半导体器件的示图；
图12是根据本发明构思的另一实施例的半导体器件的示图；
图13是包括根据本发明构思的实施例的半导体器件的系统芯片(SoC)系统的框图；
图14是包括根据本发明构思的实施例的半导体器件的电子系统的框图；以及
图15至图17是示出可应用根据本发明构思的实施例的半导体器件的半导体系统的示例的示图。
具体实施方式
下文中，将参照示出了本发明构思的优选实施例的附图更加全面地描述本发明构思。然而，本发明构思可以以许多不同形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域普通技术人员。在整个说明书中，相同的附图标记始终指代相同的部分。在附图中，为了清楚起见，会夸大层和区的厚度。
还应该理解，当一层被称作“位于”另一层或衬底“上”时，所述一层可直接“位于”所述另一层或衬底“上”，或者也可存在中间层。相反，当一个元件被称作“直接位于”另一元件“上”时，则不存在中间元件。
本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以方便描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。这样，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
除非本文中另外指明或者清楚地与上下文矛盾，否则在描述本发明构思的上下文(尤其是在权利要求的上下文)中使用的术语“一”、“一个”、“该”以及相似指示物应被解释为包括单数和复数两种形式。除非另外指明，否则术语“包括”、“具有”、“包含”应被解释为开放性术语(即，意指“包括，但不限于”)。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任意和所有组合，并且可简写为“/”。
除非另外限定，否则本文中使用的所有技术和科学术语具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。应该理解，除非另外指明，否则本文提供的任何和所有示例或术语仅旨在更好地示出本发明构思，而非限制本发明构思的范围。另外，除非另外定义，否则在通用词典中定义的所有术语不应该被过于正式地解释。
将参照示出了本发明构思的各个实施例的透视图、剖视图和/或平面图描述本发明构思。因此，根据制造技术和/或公差可改变示例性示图的轮廓。也就是说，本发明构思的实施例并不旨在限制本发明构思的范围，而是覆盖可由于制造工艺的变化导致的所有改变和修改。因此，附图中示出的区以示意性方式显示，并且区的形状简单地以示出而非限制的方式呈现。
图1是根据本发明构思的实施例的半导体器件的顶视图。图2是沿着图1的线A-A截取的剖视图。
参照图1和图2，根据当前实施例的半导体器件包括形成在衬底100上的第一有源鳍组120和第二有源鳍组122。具体地说，第一有源鳍组120和第二有源鳍组122可形成在衬底100上以沿着第一方向(例如，图1中的水平方向)延伸。在本发明构思的一些实施例中，第一有源鳍组120可包括多个第一有源鳍120a至120c，第二有源鳍组122可包括多个第二有源鳍122a至122c。还可提供更多数量或更少数量的有源鳍。
具体地说，衬底100可为例如块硅衬底或绝缘体上硅(SOI)衬底。另外，衬底100可为硅衬底或可为由诸如锗化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的其他材料形成的衬底。在根据本发明构思的实施例的制造半导体器件的方法中，将描述衬底100是硅衬底的情况。
可通过在衬底100的顶表面上形成蚀刻掩模以及随后部分地蚀刻衬底100来形成第一有源鳍组120和第二有源鳍组122。这里，在通过部分地去除衬底100所形成的第一有源鳍组120和第二有源鳍组122周围可形成凹槽。在本发明构思的一些实施例中，可形成绝缘层110来填充凹槽。在图2中，第一有源鳍组120和第二有源鳍组122中的每一个具有竖直坡度。然而，本发明构思不限于此。也就是说，第一有源鳍组120和第二有源鳍组122中的每一个的侧表面可具有倾斜坡度并且可逐渐变尖。
在本发明构思的一些实施例中，可对第一有源鳍组120和第二有源鳍组122执行用于调整阈电压的掺杂处理。例如，如果利用第一有源鳍组120或第二有源鳍组122形成的晶体管是n型金属氧化物半导体(NMOS)晶体管，则使用的杂质可为例如硼(B)。如果利用第一有源鳍组120或第二有源鳍组122形成的晶体管是p型金属氧化物半导体(PMOS)晶体管，则使用的杂质可为例如磷(P)或砷(As)。
接着，在第一有源鳍组120上形成多个第一栅极结构10。具体地说，第一栅极结构10可形成在第一有源鳍组120上以沿着与第一方向交叉的第二方向(例如，图1中的竖直方向)延伸。另外，在第二有源鳍组122上形成多个第二栅极结构12。具体地说，第二栅极结构12可形成在第二有源鳍组122上，以沿着第二方向延伸，并且可布置为在第二方向上邻近于第一栅极结构10。可同时形成第一栅极结构10和第二栅极结构12。
第一栅极结构10中的每一个可包括多晶硅层130、硬掩模140和间隔层150。也就是说，第一栅极结构10中的每一个可为多晶硅层130、硬掩模140和间隔层150的堆叠物。相似地，第二栅极结构12中的每一个可包括多晶硅层132、硬掩模142和间隔层152。也就是说，第二栅极结构12中的每一个可为多晶硅层132、硬掩模142和间隔层152的堆叠物。可利用硬掩模140和142作为蚀刻掩模形成第一栅极结构10和第二栅极结构12。硬掩模140和142可包括(但不限于)氮化硅(SiN)。
间隔层150和152可包括低k材料，例如(但不限于)SiOCN。在本发明构思的一些实施例中，可通过化学气相沉积(CVD)、原子层沉积(ALD)等形成间隔层150和152。在本发明构思的一些实施例中，硬掩模140和142可为SiN，并且间隔层150和152可为SiOCN。在用于同时蚀刻硬掩模140和142以及间隔层150和152所执行的蚀刻处理中，硬掩模140和142可为比间隔层150和152更耐蚀的材料。
伪结构160形成在第一栅极结构10与第二栅极结构12之间的空间中。伪结构160可与第一栅极结构10和第二栅极结构12同时形成。伪结构160也可包括多晶硅层166、硬掩模164和间隔层162。还可将伪结构160看作是不在有源鳍120或122上延伸而是在第一栅极结构10与第二栅极结构12之间沿着第二方向延伸的第三栅极结构。第三栅极结构与第一栅极结构10和第二栅极结构12间隔开。
在本发明构思的一些实施例中，伪结构160可形成在以第一距离分离的第一栅极结构10与第二栅极结构12之间的空间中。
在本发明构思的一些实施例中，第一栅极结构10与第二栅极结构12之间的第一距离可为(但不限于)30nm或更大。
在本发明构思的一些实施例中，伪结构160在第一方向上的宽度可大于或等于第一栅极结构10中的每一个在第一方向上的宽度，并且还可大于或等于第二栅极结构12中的每一个在第一方向上的宽度。也就是说，伪结构160在第一方向上的宽度可包括一个栅极结构在第一方向上的横截面或多个栅极结构在第一方向上的横截面。例如，图1所示的伪结构160的宽度包括两个栅极结构在第一方向上的横截面。在本发明构思的一些实施例中，伪结构160的高度可大于或等于第一栅极结构10中的每一个的高度，并且还可大于或等于第二栅极结构12中的每一个的高度。也就是说，伪结构160的顶表面可大于或等于第一栅极结构10中的每一个的间隔层150的高度和第二栅极结构12中的每一个的间隔层152的高度。
图3是具有节瘤缺陷的半导体器件的顶表面。图4是沿着图3的线B-B截取的剖视图。
从图3和图4中可看出，一些第一栅极结构10具有节瘤缺陷170。具体地说，如果第一栅极结构10的间隔层150部分损失，则会暴露出间隔层150内部的硬掩模140和多晶硅层130，或者间隔层150的厚度会等于或小于阈值。因此，在暴露出多晶硅层130的区域中或者间隔层150的厚度等于或小于阈值的区域中，会产生节瘤缺陷170。通过多晶硅层130与在生长处理中使用的生长气体的反应生长出节瘤缺陷170。在不希望被任何操作原理约束的情况下，节瘤缺陷170的起因在于栅极结构之间的距离，也就是说，栅极结构之间的空间的宽度。
因此，根据本发明构思的各个实施例，在栅极结构之间的空白空间，也就是第一栅极结构10与第二栅极结构12之间的空白空间中填充有伪栅极，以减小或去除第一栅极结构10与第二栅极结构12之间的空间。这样可减小或抑制用于制造半导体器件所执行的蚀刻处理中的三维(3D)效应，因此防止节瘤缺陷。在本发明构思的一些实施例中，在用于制造半导体器件所执行的布局处理中，可在第一栅极结构10与第二栅极结构12之间形成伪栅极160。
根据本发明构思的实施例的半导体器件可包括第一鳍式场效应晶体管(FinFET)区域180和第二FinFET区域182。第一FinFET区域180包括沿着第一方向延伸的第一有源鳍组120和第一有源鳍组120上的沿着与第一方向交叉的第二方向延伸的第一栅极结构10。第二FinFET区域182在第二方向上邻近于第一FinFET区域180，并包括沿着第一方向延伸的第二有源鳍组122和第二有源鳍组122上的沿着第二方向延伸的第二栅极结构12。另外，根据本发明构思的实施例的半导体器件可包括与第一FinFET区域180的一个区和第二FinFET区域182的一个区各自重叠的伪结构区域。
在本发明构思的一些实施例中，第一FinFET区域180的所述区可包括其中未形成第一栅极结构10的区，第二FinFET区域182的所述区可包括其中未形成第二栅极结构12的区。在本发明构思的一些实施例中，第一FinFET区域180的所述区和第二FinFET区域182的所述区可布置为彼此邻近。
图5是根据本发明构思的另一实施例的半导体器件的顶表面。图6至图8是示出根据本发明构思的另一实施例的制造半导体器件的方法的步骤的示图。
参照图5和图6，根据当前实施例，第一有源鳍220a至220c和第二有源鳍222a至222c形成在半导体器件的衬底200上。可形成比示出的更少或更多的鳍部。具体地说，可在衬底200上形成第一有源鳍220a至220c和第二有源鳍222a至222c，以沿着第一方向(例如，图5中的水平方向)延伸。可对第一有源鳍220a至220c和第二有源鳍222a至222c执行用于调整阈电压的掺杂处理。在图5中，可对第一有源鳍220a至220c执行掺杂处理，以使得利用第一有源鳍220a至220c形成的晶体管是PMOS晶体管，并且可对第二有源鳍222a至222c执行掺杂处理，以使得利用第二有源鳍222a至222c形成的晶体管是NMOS晶体管。
在第一有源鳍220a至220c上形成多个第一栅极结构20。具体地说，可在第一有源鳍220a至220c上形成第一栅极结构20，以沿着与第一方向交叉的第二方向(例如，图5中的竖直方向)延伸。另外，在第二有源鳍222a至222c上形成多个第二栅极结构22。具体地说，可在第二有源鳍222a至222c上形成第二栅极结构22，以沿着第二方向延伸，并且可布置为在第二方向上邻近于第一栅极结构20。可同时形成第一栅极结构20和第二栅极结构和22。
因此，在图5的实施例中，未在有源鳍上延伸而是在第一栅极结构与第二栅极结构之间沿着第二方向延伸的第三栅极结构可包括沿着第二方向朝着第二栅极结构22延伸的第一栅极结构20的第一延伸部分E1和沿着第二方向朝着第一栅极结构20延伸的第二栅极结构22的第二延伸部分E2。第一延伸部分E1和第二延伸部分E2沿着第二方向以小于30nm的距离彼此间隔开，并且可与第一栅极结构20和第二栅极结构22同时形成。
现在将参照图6至图8描述根据本发明构思的另一实施例的制造半导体器件的方法。
参照图6，根据当前实施例的制造半导体器件的方法包括在衬底200上形成第一有源鳍220a和220b和第二有源鳍222a和222b以沿着第一方向延伸。在本发明构思的一些实施例中，可通过在衬底200的顶表面上形成蚀刻掩模并部分地蚀刻衬底200来形成第一有源鳍220a和220b以及第二有源鳍222a和222b。这里，在通过部分地去除衬底200所形成的第一有源鳍220a和220b以及第二有源鳍222a和222b周围可形成凹槽。在本发明构思的一些实施例中，制造方法还可包括形成绝缘层210以填充形成在第一有源鳍220a和220b和第二有源鳍222a和222b周围的凹槽。
制造方法包括：在第一有源鳍220a和220b上形成第一栅极结构20以沿着与第一方向交叉的第二方向延伸；以及在第二有源鳍222a和222b上形成第二栅极结构22以沿着第二方向延伸。在本发明构思的一些实施例中，第一栅极结构20可为多晶硅层230、硬掩模240和间隔层250的堆叠件。第二栅极结构22可为多晶硅层232、硬掩模242和间隔层252的堆叠件。如已经描述的那样，第一栅极结构可包括第一延伸部分E1，第二栅极结构22可包括第二栅极延伸部分E2。
参照图7，制造方法包括在第二栅极结构22上形成阻挡层262。形成在第二栅极结构22上的阻挡层262延伸以部分地覆盖第一栅极结构20。换句话说，在第二栅极结构22上形成阻挡层262的步骤可包括形成阻挡层262以使得阻挡层262的端部位于第一栅极结构20上。第一栅极结构20可包括多晶硅层230、硬掩模240和间隔层250。间隔层250可包括形成在多晶硅层230的侧表面上的侧壁间隔层。这里，在第二栅极结构22上形成阻挡层262的步骤可包括形成阻挡层262以使得阻挡层262的端部位于侧壁间隔层与第一有源鳍220b之间。在本发明构思的一些实施例中，阻挡层262可包括二氧化硅、氮化硅、氧氮化硅、金属层、光致抗蚀剂、旋涂玻璃(SOG)和/或旋涂硬掩模(SOH)中的至少一个。
参照图8，所述制造方法还可包括蚀刻未被阻挡层262覆盖的第一栅极结构20的一部分。部分地覆盖第一栅极结构20的阻挡层262可防止在蚀刻处理期间溅射的离子与第一栅极结构20碰撞因而损坏间隔层250。
形成有第一栅极结构20的区域(即，P区域)包括在第二方向上布置为彼此邻近的第一PMOS栅极结构和第二PMOS结构。制造方法还可包括在第一PMOS栅极结构与第二PMOS栅极结构之间的距离等于或大于预设阈值的情况下，在第一PMOS栅极结构与第二PMOS栅极结构之间的空间中形成伪结构。在本发明构思的一些实施例中，在第一PMOS栅极结构与第二PMOS栅极结构之间的空间中形成伪结构的步骤可包括在第一PMOS栅极结构与第二PMOS栅极结构之间的距离为30nm或更大的情况下形成伪结构。
相似地，如果其中形成有第一栅极结构20的区域是N区域，则该N区域可包括在第二方向上布置为彼此邻近的第一NMOS栅极结构和第二NMOS栅极结构。制造方法还可包括在第一NMOS栅极结构与第二NMOS栅极结构之间的距离等于或大于预设阈值的情况下，在第一NMOS栅极结构与第二NMOS栅极结构之间的空间中形成伪结构。在本发明构思的一些实施例中，在第一NMOS栅极结构与第二NMOS栅极结构之间的空间中形成伪结构的步骤可包括在第一NMOS栅极结构和第二NMOS栅极结构之间的距离为30nm或更大的情况下形成伪结构。
图9是具有节瘤缺陷的半导体器件的剖视图。图10是具有节瘤缺陷的半导体器件的顶视图。
在图9中，阻挡层264仅形成在第二栅极结构22上。具体地说，如果第一栅极结构20的间隔层250部分损失，则间隔层250内侧的硬掩模240和多晶硅层230会暴露出来，或者间隔层250的厚度会等于或小于阈值。因此，在暴露出多晶硅层230的区域中或者间隔层250的厚度等于或小于阈值的区域中，会产生节瘤缺陷270。在不希望被任何操作原理约束的情况下，通过多晶硅层230与在生长处理中使用的生长气体的反应会生长出节瘤缺陷270。当在蚀刻处理期间溅射的离子与第一栅极结构20碰撞时会出现这种节瘤缺陷270，因此损坏间隔层250。
因此，根据本发明构思的各个实施例，形成在第二栅极结构22上的阻挡层262可延伸以部分地覆盖第一栅极结构20。这样，在用于制造半导体器件所执行的蚀刻处理中，可减少或防止在第一栅极结构20的边缘的间隔层250通过山地效应或3D效应而损坏。根据本发明构思的一些实施例，在制造半导体器件而执行的布局处理中，形成在第二栅极结构22上的阻挡层262可延伸以部分地覆盖第一栅极结构20。
图11是根据本发明构思的另一实施例的半导体器件的示图。图12是根据本发明构思的另一实施例的半导体器件的示图。
参照图11，根据当前实施例的半导体器件可包括逻辑区410和静态随机存取存储器(SRAM)区420。第一晶体管411可设置在逻辑区410中，第二晶体管421可设置在SRAM区420中。
在本发明构思的一些实施例中，第一晶体管411和第二晶体管421可彼此不同。例如，第一晶体管411可形成为包括伪结构160，而第二晶体管421可利用延伸的阻挡层262形成。然而，本发明构思不限于该示例。
在图11中，逻辑区410和SRAM区420作为示例示出，但是本发明构思不限于该示例。本发明构思也可应用于逻辑区410和其中形成有另一存储器(例如，DRAM、MRAM、RRAM、PRAM等)的区。
参照图12，半导体器件可包括逻辑区410。在逻辑区410中，可设置彼此不同的第三晶体管412和第四晶体管422。虽然未具体示出，彼此不同的第三晶体管412和第四晶体管422也可设置在SRAM区中。
在本发明构思的一些实施例中，第三晶体管412和第四晶体管422可彼此不同。例如，第三晶体管412可形成为包括伪结构160，而第四晶体管422可利用延伸的阻挡层262形成。然而，本发明构思不限于该示例。
图13是包括根据本发明构思的实施例的半导体器件的系统芯片(SoC)系统1000的框图。
参照图13，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
CPU 1010可执行操作以驱动SoC系统1000。在本发明构思的一些实施例中，CPU1010可被构造为包括多个核的多核环境。
多媒体系统1020可用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、摄像系统、后处理器等。
总线1030可用于在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050当中的数据通信。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地说，总线1030可为(但不限于)多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)。
存储器系统1040可提供应用处理器1001连接至外部存储器(例如，DRAM 1060)的环境，并且高速操作。在一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的控制器(例如，DRAM控制器)。
外围电路1050可为SoC系统1000提供连接至外部装置(例如，主板)的环境。因此，外围电路1050可包括使得连接至SoC系统1000的外部装置能够与SoC系统1000兼容的各种接口。
DRAM 1060可用作用于应用处理器1001的操作的操作存储器。在一些实施例中，DRAM 1060可布置在应用处理器1001外部，如图所示。具体地说，可按照层叠封装(PoP)的形式将DRAM 1060与应用处理器1001封装在一起。
SoC系统1000的元件中的至少一个可采用根据本发明构思的上述实施例的半导体器件中的任一个。
图14是包括根据本发明构思的实施例的半导体器件的电子系统1100的框图。
参照图14，电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可通过总线1150彼此连接。总线1150可用作用于传输数据的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行与微处理器、数字信号处理器和微控制器的功能相似的功能的逻辑装置中的至少一个。I/O装置1120可包括小键盘、键盘和显示装置。存储器装置1130可存储数据和/或命令。接口1140可用于将数据发送至通信网络或从通信网络接收数据。接口1140可为有线或无线接口。在一个示例中，接口1140可包括天线或者有线或无线收发器。
虽然附图中未示出，电子系统1100可包括用于改进控制器1110的操作的操作存储器，并且还可包括高速DRAM或SRAM。这里，可采用根据本发明构思的上述实施例的半导体器件中的任一个作为操作存储器。另外，根据上述实施例的半导体器件中的任一个可设置在存储器装置1130、接口1140、控制器1110或I/O装置1120中。
电子系统1100可应用于能够在无线环境中发送或接收信息的几乎所有类型的电子产品，诸如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡等。
图15至图17是示出可应用根据本发明构思的实施例的半导体器件的半导体系统的示例的图。
图15示出了平板个人计算机(PC)1200，图16示出了笔记本计算机1300，图17示出了智能电话1400。如本文阐述的那样，根据本发明构思的上述实施例的半导体器件中的至少一个可用于平板PC1200、笔记本计算机1300和智能电话1400中。
如本文所述，根据本发明构思的实施例的半导体器件还可应用于除本文阐述的这些以外的各种IC装置。也就是说，虽然将平板PC1200、笔记本计算机1300和智能电话1400描述为根据本发明构思的实施例的半导体系统的示例，但是根据实施例的半导体系统的示例不限于平板PC 1200、笔记本计算机1300和智能电话1400。在本发明构思的一些实施例中，半导体系统可设为计算机、超移动PC(UMPC)、工作站、上网本计算机、PDA、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、3维电视机、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器等。
虽然已经参照本发明构思的各个实施例具体地示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可对其作出各种形式和细节上的修改。因此期望的时，在所有方面将这些实施例看作是示出性而非限制性的，应该参所附照权利要求书而非以上描述来指明本发明构思的范围。

Claims (15)

1.一种半导体器件，包括：
第一有源鳍和第二有源鳍，它们从衬底突出并沿着第一方向延伸；
第一栅极结构，其位于第一有源鳍上以沿着与第一方向交叉的第二方向延伸；
第二栅极结构，其布置为在第二方向上邻近于第一栅极结构，并且位于第二有源鳍上以沿着第二方向延伸；以及
伪栅极，其位于第一栅极结构与第二栅极结构之间的空间中并且不在从衬底突出的鳍上延伸，
其中，第一栅极结构、第二栅极结构和伪栅极各自包括第一层、位于第一层上的第二层和位于第二层上的第三层，所述第三层远离第一层并且位于第一层和第二层的侧壁上，并且所述第三层包括低k材料。
2.根据权利要求1所述的半导体器件，其中，第一栅极结构与第二栅极结构以第一距离分离，伪栅极介于第一栅极结构与第二栅极结构之间。
3.根据权利要求2所述的半导体器件，其中，第一距离为30nm或更大。
4.根据权利要求1所述的半导体器件，其中，伪栅极在第一方向上的宽度大于或等于第一栅极结构在第一方向上的宽度，并且还大于或等于第二栅极结构在第一方向上的宽度。
5.根据权利要求1所述的半导体器件，其中，伪栅极的高度大于或等于第一栅极结构的高度，并且还大于或等于第二栅极结构的高度。
6.一种半导体器件，包括：
第一鳍式场效应晶体管区域，其包括沿着第一方向延伸的第一有源鳍和在第一有源鳍上沿着与第一方向交叉的第二方向延伸的第一栅极结构；
第二鳍式场效应晶体管区域，其在第二方向上邻近于第一鳍式场效应晶体管区域，并包括沿着第一方向延伸的第二有源鳍和在第二有源鳍上沿着第二方向延伸的第二栅极结构；以及
伪结构区域，其与第一鳍式场效应晶体管区域的一个区域和第二鳍式场效应晶体管区域的一个区域重叠，并且包括不在鳍上延伸的伪栅极，
其中，第一栅极结构、第二栅极结构和伪栅极各自包括第一层、位于第一层上的第二层和位于第二层上的第三层，所述第三层远离第一层并且位于第一层和第二层的侧壁上，并且所述第三层包括低k材料。
7.根据权利要求6所述的半导体器件，其中，第一鳍式场效应晶体管区域的所述区域包括其中未形成第一栅极结构的区域，并且第二鳍式场效应晶体管区域的所述区域包括其中未形成第二栅极结构的区域。
8.根据权利要求6所述的半导体器件，其中，第一鳍式场效应晶体管区域的所述区域和第二鳍式场效应晶体管区域的所述区域彼此邻近。
9.根据权利要求6所述的半导体器件，其中，伪栅极在第一方向上的宽度大于或等于第一栅极结构在第一方向上的宽度，并且还大于或等于第二栅极结构在第一方向上的宽度。
10.根据权利要求6所述的半导体器件，其中，伪栅极的高度大于或等于第一栅极结构的高度，并且还大于或等于第二栅极结构的高度。
11.一种半导体器件，包括：
第一有源鳍和第二有源鳍，它们从衬底突出并沿着第一方向延伸；
第一有源鳍上的第一栅极结构，其沿着与第一方向交叉的第二方向延伸；
第二有源鳍上的第二栅极结构，其沿着第二方向延伸，并且布置为在第二方向上邻近于第一栅极结构；以及
伪栅极，其未在从衬底突出的鳍上延伸，而是在第一栅极结构和第二栅极结构之间沿着第二方向延伸，
其中，第一栅极结构、第二栅极结构和伪栅极各自包括第一层、位于第一层上的第二层和位于第二层上的第三层，所述第三层远离第一层并且位于第一层和第二层的侧壁上，并且所述第三层包括低k材料。
12.根据权利要求11所述的半导体器件，其中，伪栅极与第一栅极结构和第二栅极结构间隔开。
13.根据权利要求11所述的半导体器件，其中，伪栅极包括沿着第二方向朝着第二栅极结构延伸的第一栅极结构的第一延伸部分和沿着第二方向朝着第一栅极结构延伸的第二栅极结构的第二延伸部分。
14.根据权利要求13所述的半导体器件，其中，第一延伸部分和第二延伸部分沿着第二方向以小于30nm的距离彼此间隔开。
15.根据权利要求11所述的半导体器件，其中，第一层包括多晶硅，第二层包括硬掩模。
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