KR102545872B1 - 더미 게이트 없이 패터닝하는 방법 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

본원의 기술은 오버레이 오정렬을 보상하기 위해 더미 게이트 쌍을 필요로 하지 않고서 핀 및 나노배선에 대한 정확한 절단을 제공한다. 본원의 기술은 에칭 마스크를 사용하여 게이트 구조물들의 지정된 부분을 제거하여 핀 구조물, 나노배선 등을 갖는 트렌치 또는 개구 공간을 정의하는 것을 포함한다. 덮혀있지 않은 핀 구조물들은 에칭되어 제거되거나 또는 그렇지 않고 트렌치 세그먼트들로부터 제거된다. 트렌치를 정의하는 에칭 마스크 및 물질은 덮혀있지 않은 핀 부분들을 제거하기 위한 결합된 에칭 마스크를 제공한다. 이어서, 트렌치 세그먼트들은 유전체 물질로 채워진다. 더미 게이트 쌍을 필요로 하지 않고서, 단위 면적 당 훨씬 더 많은 전기 디바이스들이 주어진 기판에 상당히 잘 들어맞을 수 있다.

Description

더미 게이트 없이 패터닝하는 방법
본 출원은 "Method of Patterning with Single Diffusion Cuts"이라는 발명의 명칭으로 2015년 8월 7일에 출원된 미국 가특허 출원 62/202,599의 이익을 청구하며, 이 가특허 출원의 내용 전체는 참조로서 본 명세서 내에 병합된다.
본 발명개시는 반도체 디바이스를 제조하는 것에 관한 것이다. 보다 구체적으로, 본 발명개시는 핀(fin) 및 나노배선(nanowire; 나노 와이어)과 같은 구조물들을 형성하고 절단하는 것에 관한 것이다.
전계 효과 트랜지스터(field effect transistor; FET)와 같은 트랜지스터는 마이크로전자장치 및 집적 회로의 기초 엘리먼트이다. 트랜지스터 및 다른 반도체 디바이스들을 스케일링 다운시키거나 또는 축소시켜서 밀도를 증가시키고 처리 성능을 향상시키기 위한 지속적인 노력이 있어 왔다. 리소그래피 공정에서 라인 폭을 축소시키는 방법은 역사적으로 더 큰 NA(numerical aperture; 개구수) 광학기기, 더 짧은 노광 파장, 또는 공기 이외의 계면 매질(예컨대, 수침(water immersion))을 사용하는 것을 수반하였다. 종래의 리소그래피 공정의 해상도가 이론적 한계에 접근함에 따라, 제조자들은 광학적 한계를 극복하여 점차적으로 더 작은 피처를 만들기 위해 이중 패터닝(double-patterning; DP) 방법 및 다른 패터닝 기술로 관심을 돌리기 시작했다.
논리 셀의 셀 레이아웃을 위한 종래의 제조 기술에서, 핀 또는 배선은 초기에 비교적 긴 길이로 생성되어 특정 위치에서 나중에 절단된다. 이러한 피처들은 포토리소그래피 시스템의 해상도 미만으로 피처 크기를 축소시키는 이중 패터닝 기술을 사용하여 생성될 수 있다. 포토리소그래피 시스템에 의해 생성된 에칭 마스크는 규정된 허용오차 내에서 물질을 정확하게 절단하거나 또는 제거하기에 충분한 해상도를 갖지 않기 때문에 이러한 비교적 작은 피처들을 절단하는 것은 문제가 될 수 있다. 이러한 종래의 에칭 마스크를 사용하는 것은 불량한 디바이스 성능 또는 디바이스 고장을 일으킬 수 있다.
이러한 핀 또는 배선을 통상적으로 절단하기 위해, 두 개의 더미 게이트들이 주어진 셀 레이아웃에 추가된다. 이들 더미 게이트들은 게이트 구조물 위에 형성된 패터닝된 에칭 마스크와 조합하여 주어진 게이트를 절단하기 위한 에칭 마스크로서만 기능한다. 따라서, 종래의 작은 패터닝 스케일에서는 핀 위에 절단을 행하기 위한 패터닝된 마스크를 형성하는 것과 관련한 오버레이 또는 배치 문제가 있기 때문에, 핀이 형성되고 그런 후 핀을 절단하기 위해 두 개의 더미 게이트들이 사용된다. 따라서, 두 개의 더미 게이트들을 사용하는 종래의 기술은 전형적으로 더미 게이트들 사이인 원하는 위치에서 핀 절단이 발생하는 것을 보장하기 위해 사용된다. 두 개의 더미 게이트들 사이의 영역을 개방시키는 개구부를 갖도록 에칭 마스크가 형성되고, 더미 게이트들은 이 결합된 마스크로 특정 위치에서 절단이 발생하는 것을 보장하는데 사용된다. 달리 말하면, 더미 게이트가 에칭 마스크를 더 좁게하는 동안, 에칭 마스크에서 비교적 큰 개구부가 (약간의 오정렬을 갖고) 생성된다.
따라서, 배치, 오버레이, 및 CD 문제 때문에, 종래의 기술은 절단부의 각 측면 상에 더미 게이트를 갖는 것을 교시한다. 그러나, 더미 게이트 쌍을 사용하는 것은 단점이 있다. 핀을 절단하기 위해 더미 게이트 쌍을 사용하는 것과 관련한 한가지 문제는 더미 게이트들이 많은 공간을 차지하고 주어진 셀의 기능에 기여하지 않는다는 것이다. 이러한 더미 게이트들은 단지 마스크 배치의 가변성을 다루기 위한 교정 수단으로서만 기능한다. 더미 게이트 쌍을 수용하는데 필요한 모든 공간 때문에 셀은 원하는 것보다 커진다. 또한, 후속 단계들에서, 이러한 더미 게이트들은 금속화되지만, 주어진 회로 상에 더미 게이트로서 남고, 더미 게이트들에 대한 전기적 접촉은 없다.
본 명세서의 기술은 정확성을 보장하기 위해 더미 게이트 쌍을 필요로 하지 않고서 핀 및 나노배선에 대한 정확한 절단을 제공한다. 본 명세서의 기술은 게이트가 개구화될 때까지 핀을 절단시키지 않은 채로 남겨두고, 그 후 절단부의 배치에 포커싱하는데 하나의 개구화된 게이트 구조물이 사용된다. 지정된 위치에서 절단이 발생하는 것을 보장하기 위해 에칭 마스크의 일부로서 주변 유전체 물질이 사용된다. 게이트 스페이서 물질에 대한 에칭 선택비로, 덮혀있지 않은 핀 - 그 위에 형성된 에칭 마스크에 의해 추가로 정의됨 - 이 게이트 구조물에 의해 이전에 점유된 공간 내/내부에서 에칭될 수 있다. 덮혀있지 않은 핀을 에칭한 후에, 공간은 유전체 물질로 채워질 수 있다. 이러한 필러(filler) 유전체 물질은 제자리에 남아있을 수 있으며, 그 결과 게이트 구조물에 의해 이전에 점유된 공간이 금속화되지 않고 유전체로서 남아있게 되는 것을 초래시킨다. 이것은 금속화된 더미 게이트가 디바이스 상에 남아있지 않으며, 더미 게이트들의 쌍이 셀 내에 설계될 필요가 없다는 것을 의미한다. 따라서, 본 명세서의 기술의 경우, 보상 에칭 마스크처럼 두 개의 더미 게이트들을 사용하는 것이 더 이상 필요하지 않은데, 이는 주어진 셀 내에서 더 많은 공간이 기능 디바이스들을 위해 사용될 수 있음에 따라, 디바이스 밀도를 증가시킬 수 있다는 것을 의미한다.
물론, 본원에서 설명된 상이한 단계들의 논의의 순서는 명료화를 위해 제시되었을 뿐이다. 일반적으로, 이러한 단계들은 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본원에서는 본 발명개시의 상이한 곳들에서 상이한 특징들, 기술들, 구성들 등 각각이 논의될 수 있지만, 본 개념들 각각은 서로 독립적으로 또는 서로 결합되어 실행될 수 있는 것을 의도하는 바이다. 따라서, 본 발명은 많은 상이한 방식들로 구체화되고 살펴봐질 수 있다.
이 요약 섹션은 본 발명개시 또는 청구된 발명의 모든 실시예 및/또는 점진적으로 신규한 양태를 명시하지 않는다는 점을 유념한다. 대신에, 이 요약은 통상적인 기술들 대비 상이한 실시예들 및 대응하는 신규 사항들의 서론을 제공할 뿐이다. 본 발명 및 실시예들의 추가적인 세부사항들 및/또는 가능한 전망들에 대해서는, 독자를 향해 아래에서 심화적으로 논의되는 본 발명개시의 상세한 설명 및 대응 도면들이 주어진다.
본 발명의 다양한 실시예들과 이에 따른 많은 장점들의 보다 완벽한 이해가 첨부 도면들을 고려하면서 아래의 상세한 설명을 참조하여 손쉽게 명백해질 것이다. 도면들을 반드시 실척도로 도시할 필요는 없으며, 이 대신에 본 특징들, 원리들 및 개념들에 역점을 두어 설명한다.
도 1a 내지 도 8a는 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 평면도들이다.
도 1b 내지 도 8b는 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 정면 단면도들이다.
도 1c 내지 도 8c는 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 측단면도들이다.
본 명세서의 기술은 정확성을 보장하기 위해 더미 게이트 쌍을 필요로 하지 않고서 핀 및 나노배선에 대한 정확한 절단을 제공한다. 본 명세서의 기술은 게이트가 개구화될 때까지 핀을 절단시키지 않은 채로 남겨두고, 그 후 절단부의 배치에 포커싱하는데 하나의 개구화된 게이트 구조물이 사용된다. 지정된 위치에서 절단이 발생하는 것을 보장하기 위해 에칭 마스크의 일부로서 주변 유전체 물질이 사용된다. 게이트 스페이서 물질에 대한 에칭 선택비로, 덮혀있지 않은 핀 - 그 위에 형성된 에칭 마스크에 의해 추가로 정의됨 - 이 게이트 구조물에 의해 이전에 점유된 공간 내/내부에서 에칭될 수 있다. 덮혀있지 않은 핀을 에칭한 후에, 공간은 유전체 물질로 채워질 수 있다. 이러한 필러(filler) 유전체 물질은 제자리에 남아있을 수 있으며, 그 결과 게이트 구조물에 의해 이전에 점유된 공간이 금속화되지 않고 유전체로서 남아있게 되는 것을 초래시킨다. 이것은 금속화된 더미 게이트가 디바이스 상에 남아있지 않으며, 더미 게이트들의 쌍이 셀 내에 설계될 필요가 없다는 것을 의미한다. 따라서, 본 명세서의 기술의 경우, 보상 에칭 마스크처럼 두 개의 더미 게이트들을 사용하는 것이 더 이상 필요하지 않은데, 이는 주어진 셀 내에서 더 많은 공간이 기능 디바이스들을 위해 사용될 수 있음에 따라, 디바이스 밀도를 증가시킬 수 있다는 것을 의미한다.
도 1 내지 도 8은 본원의 예시적인 실시예들의 공정 플로우를 도시한다. 참조문자 "A"를 갖는 도면들은 예시적인 기판 세그먼트의 평면도들임을 유념한다. 참조문자 "B"를 갖는 도면들은 대응 정면도들을 도시하는 반면에, 참조문자 "C"를 갖는 도면들은 대응 측면도들을 도시한다. 도 1a는 대응하는 도면들을 식별하기 위한 단면 라인들 B, C를 포함한다.
하나의 실시예는 기판을 패터닝하기 위한 방법을 포함한다. 이러한 기판은 반도체 웨이퍼 상에 트랜지스터 디바이스 또는 다른 전자 디바이스를 형성하기 위해 패터닝되는 반도체 웨이퍼일 수 있다. 이제 도 1을 참조하면, 핀 구조물들(112)의 어레이가 기판(105)의 작업면 상에 형성된다. 이러한 핀 구조물들의 물질은 유전체층(118) 내로 하향 (또는 이로부터 위로) 연장될 수 있음을 유념한다. 따라서 유전체층(118)은 핀 구조물들(112)의 측면 상에 형성될 수 있다. 일부 실시예들에서, 유전체층(118)은 얕은 트렌치 격리층 또는 물질일 수 있다. 핀 구조물들은 서로가 평행한 상태로 있고, 핀 구조물들은 아래에 있는 층 위로 연장하는 선형 구조물들의 세트를 포함할 수 있다.
이제 도 2를 참조하면, 게이트 구조물들(114)의 어레이가 기판의 작업면 상에 형성된다. 게이트 구조물들(114)의 어레이는 핀 구조물들(112)의 어레이의 핀 구조물들(112)의 일부를 가로질러 덮는 게이트 구조물들(114)을 갖는다. 게이트 구조물들(114)의 어레이는, 게이트 구조물들(114)의 측벽들에 접하고 핀 구조물들(112)의 나머지 부분을 덮는 제1 유전체 물질(121)을 포함한다. 달리 말하면, 제1 유전체 물질(121)은 게이트 구조물들(114) 사이의 영역들을 채울 수 있다. 게이트 구조물들(114)은 반드시 최종적이거나 또는 기능적인 게이트 물질일 필요는 없지만, 나중에 금속 또는 다른 도전체로 대체될 수 있음을 유념한다. 게이트 구조물들(114)은 핀 구조물들에 비해 더 큰 높이를 가질 수 있고 핀 구조물들의 측벽들 상에 형성될 수 있다. 게이트 구조물들은, 아래에 있는 층 위로 연장하며 핀 구조물들을 수직으로 가로지르는 선형 구조물들의 세트를 포함할 수 있다.
이제 도 3을 참조하면, 게이트 구조물들(114)의 일부를 덮지않는 제1 에칭 마스크(131)가 기판 상에 형성된다. 이러한 에칭 마스크는, 예를 들어, 포토레지스트와 포토리소그래피 노광 및 현상을 이용하여 형성될 수 있다. 이러한 에칭 마스크는 평탄화 막 및 반사 방지 코팅과 같은 다른 막(도시되지 않음)을 기판 상에 퇴적하는 것을 포함할 수 있다. 제1 에칭 마스크(131)는 게이트 구조물들(114)과 제1 유전체 물질(121) 둘 다의 섹션들을 밖으로 드러내거나/노출시키는 개구부를 정의하는 것으로서 도시되어 있는데, 그 이유는 이러한 에칭 마스크는 전형적으로 주어진 게이트 스페이서 구조물의 폭을 완전히 격리시키기에 충분한 해상도를 갖지 않기 때문이다.
이제 도 4를 참조하면, 제1 에칭 마스크(131)에 의해 덮혀있지 않은 게이트 구조물들(114)의 부분들이 제거되어 그 결과 제1 유전체 물질(121)에 의해 정의된 트렌치 세그먼트들이 형성되고, 이 때 핀 구조물들(112)의 부분들은 트렌치 세그먼트들 내에서 덮혀있지 않는다. 게이트 구조물들(114)의 부분들을 제거하는 것은 제1 에칭 마스크에 대해 덮혀있지 않은 게이트 구조물들의 부분들을 에칭하는 제1 에칭 공정을 실행하는 것을 포함할 수 있다. 예를 들어, 제1 유전체 물질(121) 및 제1 에칭 마스크(131)가 선택된 에천트들에 의해 에칭되는 것을 방지하면서, 게이트 구조물들의 물질을 에칭하는 플라즈마 기반 이방성 에칭이 실행될 수 있다.
이제 도 5를 참조하면, 덮혀있지 않은 핀 구조물들이 트렌치 세그먼트들로부터 제거된다. 일부 실시예들은 얕은 트렌치 격리층 또는 다른 하부층 내로 아래로 연장되는 핀 물질을 가질 수 있음을 유념한다. 그러나, 핀 구조물은 그럼에도 불구하고 트렌치 세그먼트들로부터 제거되는데, 즉, 덮혀있지 않은 핀 구조물들은 이전에 게이트 구조물의 일부를 포함했던 공간으로부터 제거된다. 덮혀있지 않은 핀 구조물들을 제거하는 것은 게이트 구조물들의 물질에 대해 핀 구조물들의 물질을 에칭하는 제2 에칭 공정을 실행하는 것을 포함한다. 일부 실시예들에서, 핀 구조물들은 산화막과 같은 보호막을 포함할 수 있다. 이러한 실시예들에서, 이 보호막은 덮혀있지 않은 핀 구조물들 자체를 제거하기 전에 제거될 수 있다. 임의의 이러한 막들은 증가된 선택비를 위해 원자층 에칭을 통해 선택적으로 제거될 수 있다. 제2 에칭 공정을 실행하는 것은 덮혀있지 않은 핀 구조물들을 트렌치 세그먼트들의 측벽을 지나 횡측으로 리세싱하는 등방성 에칭을 실행하는 것을 대안적으로 포함할 수 있다. 이러한 등방성 에칭은 트렌치 세그먼트들로부터 핀 구조물들을 제거하는 지향성 에칭 후에 실행될 수 있고, 그 후 핀 구조물들은 제1 유전체 물질(121)의 측벽을 지나 횡측으로 에칭될 수 있다. 제1 에칭 마스크(131)가 도 6에서 도시된 바와 같이 제거될 수 있다.
이제 도 7을 참조하면, 트렌치 세그먼트들이 제2 유전체 물질(122)로 채워진다. 제2 유전체 물질(122)로 트렌치 세그먼트들을 채우는 것은 에치 백 공정 또는 화학적 기계적 평탄화(CMP)에 의해, 유전체 물질의 과도 퇴적물을 퇴적하고 게이트 구조물들(114)의 최상면까지 기판을 하방 평탄화하는 것을 포함할 수 있다. CMP 평탄화의 경우, 실리콘 질화물로 트렌치를 채우는 것이 유리할 수 있다.
그 후, 다른 제조 단계들이 이어질 수 있다. 도 8은 제거된 제1 유전체 물질(121)을 도시한다. 핀은 게이트 구조물들(114)을 관통하지만, 제2 유전체 물질(122)을 관통하여 연장되지는 않는 것을 유념한다. 이것은 게이트 구조물 부분들에 의해 정의된 선택된 위치에서 핀이 절단되는 것을 초래하고, 그 후 게이트 구조물들 및 핀 구조물들이 제거될 때 공간이 유전체 물질로 채워지는데, 이 유전체 물질은 핀을 절단하기 위한 더미 게이트를 설계하도록 추가적인 기판 공간을 필요하지 않고서 원하는 위치에서 핀들을 전기적으로 절연시킨다. 따라서, 단위 면적 당 더 많은 트랜지스터 또는 다른 디바이스가 본 명세서의 기술로 실현될 수 있다.
본 명세서의 기술은 비교적 더 크거나 또는 더 긴 구조물로서 먼저 형성되고 나중에 절단될 임의의 마이크로 제조 구조물에 적용될 수 있다. 이전의 실시예는 핀 구조물들의 절단에 초점을 두었다. 다른 실시예들이 당업자에게 손쉽게 자명될 것이다. 예를 들어, 나노배선의 절단이 핀의 절단과 마찬가지로 실행된다. 나노배선 세그먼트를 갖는 개구 공간을 드러내기 위해 선택된 게이트 구조물 부분들을 제거하는 것은 나노배선이 절단(에칭을 통해 제거)되도록 하고, 그 후 후속하여 유전체 물질로 채워지게 한다. 따라서, 본 명세서의 기술은 2차원 및 3차원 회로 설계 둘 다로 구현될 수 있다. 다른 실시예들에서, 주어진 정의된 트렌치 또는 개구 공간 내에서 덮혀있지 않은 핀 구조물들을 절단/제거하는 것 대신에, 덮혀있지 않은 핀 구조물들은 이들 핀 세그먼트들을 통해 어떠한 전기 전도도 방지되도록 충분히 도핑될 수 있다.
다양한 상이한 물질들이 사용될 수 있다. (실질적으로) 다른 물질들을 에칭하지 않고서 하나 이상의 물질들을 선택적으로 에칭하기 위해 상이한 에칭 내성을 갖도록 다양한 물질들이 선택될 수 있다. 게이트 구조물 자체는 실리콘일 수 있다. 핀 구조물들은 또한 실리콘일 수 있지만, 얇은 산화물층을 가질 수 있다. 유전체 물질들은 동일할 수 있거나 또는 상이한 에칭 내성들을 가질 수 있다.
이전 설명에서는, 본원에서 이용된 처리 시스템의 특정 기하학적 구조 및 다양한 컴포넌트들과 공정들의 설명들과 같은 구체적인 상세사항들이 진술되었다. 하지만, 본원에서의 기술들은 이러한 구체적인 상세사항들을 벗어난 다른 실시예들에서 실시될 수 있다는 것과, 이러한 상세사항들은 설명을 위한 것일 뿐 제한적 의도를 갖는 것이 아님을 이해해야 한다. 본원에서 개시된 실시예들을 첨부 도면들을 참조하여 설명하였다. 마찬가지로, 설명을 위해, 특정 숫자들, 물질들, 및 구성들이 완전한 이해를 제공하기 위해 진술되었다. 하지만, 실시예들은 이러한 특정 상세사항들 없이 실시될 수 있다. 실질적으로 동일한 기능적 구축물들을 갖는 컴포넌트들은 동일한 참조 문자들로 표시되며, 이에 따라 중복적인 설명은 그 어떠한 것도 생략될 수 있다.
다양한 실시예들을 이해하는 것을 돕기 위해 다양한 기술들이 다수의 개별적 동작들로서 설명되었다. 본 설명의 순서는 이러한 동작들이 반드시 순서 의존적임을 나타내는 것이라고 해석되어서는 안된다. 오히려, 이러한 동작들은 제시 순서로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와는 상이한 순서로 수행될 수 있다. 추가적인 실시예들에서, 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명된 동작들은 생략될 수 있다.
본원에서 이용된 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 가리킨다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수 있고, 예컨대, 반도체 웨이퍼, 레티클과 같은 기저 기판 구조물, 또는 박막과 같이 기저 기판 구조물 상에 있거나 그 위에 있는 층일 수 있다. 따라서, 기판은 패터닝되거나 또는 패터닝되지 않은, 임의의 특정 기저 구조물, 하위층 또는 상위층으로 한정되지 않으며, 이보다는 이러한 임의의 층 또는 기저 구조물, 및 층들 및/또는 기저 구조물들의 임의의 조합을 포함하는 것으로 구상가능하다. 본 설명은 특정 유형의 기판들을 참조할 수 있지만, 이것은 단지 설명용일 뿐이다.
본 발명분야의 당업자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 상술한 기술들의 동작들에 많은 변형들이 취해질 수 있다는 것을 이해할 것이다. 이러한 변형들은 본 발명개시의 범위에 의해 커버되는 것으로 의도된다. 이에 따라, 본 발명의 실시예들의 전술한 설명들은 제한적인 것으로 의도된 것이 아니다. 오히려, 본 발명의 실시예들에 대한 그 어떠한 제한들은 아래의 청구범위들에서 제시된다.

Claims (14)

  1. 기판을 패터닝하기 위한 방법에 있어서,
    핀 구조물들의 어레이를 기판의 작업면 상에 형성하는 단계;
    상기 기판의 작업면 상에 게이트 구조물들의 어레이 - 상기 게이트 구조물들의 어레이는 상기 핀 구조물들의 어레이의 핀 구조물들의 일부분을 가로질러 덮는 게이트 구조물들을 갖고, 상기 게이트 구조물들의 어레이는, 상기 게이트 구조물들의 측벽에 접하고 상기 핀 구조물들의 나머지 부분을 덮는 제1 유전체 물질을 포함함 - 를 형성하는 단계;
    상기 게이트 구조물들의 일부분을 덮지않는 제1 에칭 마스크를 상기 기판 상에 형성하는 단계;
    상기 제1 유전체 물질에 의해 정의된 트렌치 세그먼트들을 형성하고 상기 핀 구조물들의 일부분이 상기 트렌치 세그먼트들 내에서 덮혀있지 않게 되도록 상기 제1 에칭 마스크에 의해 덮혀있지 않은 상기 게이트 구조물들의 일부분을 제거하는 단계;
    상기 트렌치 세그먼트들로부터, 덮혀있지 않은 핀 구조물들을 제거하는 단계; 및
    상기 트렌치 세그먼트들을 제2 유전체 물질로 채우는 단계
    를 포함하는 기판 패터닝 방법.
  2. 제1항에 있어서,
    상기 덮혀있지 않은 게이트 구조물들의 일부분을 제거하는 단계는 상기 제1 에칭 마스크에 대해 상기 덮혀있지 않은 게이트 구조물들의 일부분을 에칭하는 제1 에칭 공정을 실행하는 단계를 포함한 것인 기판 패터닝 방법.
  3. 제1항에 있어서,
    상기 덮혀있지 않은 핀 구조물들을 제거하는 단계는 상기 게이트 구조물들의 물질에 대해 상기 핀 구조물들의 물질을 에칭하는 제2 에칭 공정을 실행하는 단계를 포함한 것인 기판 패터닝 방법.
  4. 제3항에 있어서,
    상기 핀 구조물들은 보호막을 포함하며,
    상기 덮혀있지 않은 핀 구조물들을 제거하는 단계 이전에, 상기 덮혀있지 않은 핀 구조물들로부터 상기 보호막을 제거하는 단계
    를 더 포함하는 기판 패터닝 방법.
  5. 제3항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 상기 덮혀있지 않은 핀 구조물들을 상기 트렌치 세그먼트들의 측벽을 지나 횡측으로 리세싱하는 등방성 에칭을 실행하는 단계를 포함한 것인 기판 패터닝 방법.
  6. 제1항에 있어서,
    상기 트렌치 세그먼트들을 상기 제2 유전체 물질로 채우는 단계는 유전체 물질의 과도 퇴적물을 퇴적하고 상기 게이트 구조물들의 최상면까지 상기 기판을 하방 평탄화하는 단계를 포함한 것인 기판 패터닝 방법.
  7. 제1항에 있어서,
    상기 핀 구조물들은 아래에 있는 층 위로 연장하는 선형 구조물들의 세트를 포함하며, 상기 핀 구조물들은 서로가 평행하게 있는 것인 기판 패터닝 방법.
  8. 제1항에 있어서,
    상기 게이트 구조물들은, 아래에 있는 층 위로 연장하며 상기 핀 구조물들을 수직으로 가로지르는 선형 구조물들의 세트를 포함한 것인 기판 패터닝 방법.
  9. 제1항에 있어서,
    상기 제1 에칭 마스크는 포토리소그래피 노광 및 포토레지스트 막의 현상에 의해 형성되는 것인 기판 패터닝 방법.
  10. 기판을 패터닝하기 위한 방법에 있어서,
    나노 와이어(nanowire) 구조물들의 어레이를 기판의 작업면 상에 형성하는 단계;
    상기 기판의 작업면 상에 게이트 구조물들의 어레이 - 상기 게이트 구조물들의 어레이는 상기 나노 와이어 구조물들의 일부분을 가로질러 덮는 게이트 구조물들을 갖고, 상기 게이트 구조물들의 어레이는, 상기 게이트 구조물들의 측벽에 접하고 상기 나노 와이어 구조물들의 나머지 부분을 덮는 제1 유전체 물질을 포함함 - 를 형성하는 단계;
    상기 게이트 구조물들의 일부분을 덮지않는 제1 에칭 마스크를 상기 기판 상에 형성하는 단계;
    상기 제1 유전체 물질에 의해 정의된 개구 공간들을 형성하고 상기 나노 와이어 구조물들의 일부분이 상기 개구 공간들 내에서 덮혀있지 않게 되도록 상기 제1 에칭 마스크에 의해 덮혀있지 않은 상기 게이트 구조물들의 일부분을 제거하는 단계;
    상기 개구 공간들로부터, 덮혀있지 않은 나노 와이어 구조물들을 제거하는 단계; 및
    상기 개구 공간들을 제2 유전체 물질로 채우는 단계
    를 포함하는 기판 패터닝 방법.
  11. 제10항에 있어서,
    상기 덮혀있지 않은 게이트 구조물들의 일부분을 제거하는 단계는 상기 제1 에칭 마스크에 대해 상기 덮혀있지 않은 게이트 구조물들의 일부분을 에칭하는 제1 에칭 공정을 실행하는 단계를 포함한 것인 기판 패터닝 방법.
  12. 제10항에 있어서,
    상기 덮혀있지 않은 나노 와이어 구조물들을 제거하는 단계는 상기 게이트 구조물들의 물질에 대해 상기 나노 와이어 구조물들의 물질을 에칭하는 제2 에칭 공정을 실행하는 단계를 포함한 것인 기판 패터닝 방법.
  13. 제12항에 있어서,
    상기 나노 와이어 구조물들은 보호막을 포함하며,
    상기 덮혀있지 않은 나노 와이어 구조물들을 제거하는 단계 이전에, 상기 덮혀있지 않은 나노 와이어 구조물들로부터 상기 보호막을 제거하는 단계
    를 더 포함하는 기판 패터닝 방법.
  14. 제12항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 상기 덮혀있지 않은 나노 와이어 구조물들을 상기 개구 공간들의 측벽을 지나 횡측으로 리세싱하는 등방성 에칭을 실행하는 단계를 포함한 것인 기판 패터닝 방법.
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