CN1378288A - 凹陷型堆栈电容与其接触插塞及其制造方法 - Google Patents
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Abstract
本发明提供一种凹陷型堆栈电容与其接触插塞及其制造方法,包括以下步骤:首先,提供一基底,表面具有一第一绝缘层。在第一绝缘层上形成一蚀刻停止层。对蚀刻停止层及第一绝缘层进行蚀刻而形成至少一接触孔。在接触孔内依次沉积一导电层及一阻障层而填满该接触孔。在蚀刻停止层及阻障层上形成一第二绝缘层。对第二绝缘层进行蚀刻而在接触孔上方形成至少一深及蚀刻停止层及阻障层表面的凹洞。存凹洞底部及内缘形成一下电极层。
Description
本发明涉及一种半导体电容及其接触插塞的结构及制造方法，特别涉及一种在动态随机存取存储器(DRAM)中所使用的凹陷型(concave)堆栈电容及其接触插塞的结构及制造方法。
电容是动态随机存取存储器(DRAM)藉以储存信号的心脏部位。目前，以BST(BaSrTiO3)做为介电层的堆栈式电容广泛地应用于高密度(256Mb-4Gb)动态随机存取存储器(DRAM)中。在BST电容的制造过程中，为了避免在进行BST沉积、高温回火及绝缘层沉积等工艺步骤时电极层材料(如Pt、Ru、Ir等)与硅之间发生不当反应，因而必需在电极层与多晶硅构成的接触插塞间形成一阻障层。一些金属氮化物，如TiN、TiSiN、TiAlN、TaSin等，可以做为阻障层的材料。
然而，如果只是简单地将阻障层、电极层依次堆栈在接触插塞上，在进行BST的沉积时会因阻障层的侧壁曝露在外而引发不当的氧化反应。同时，也由于电容堆栈层与接触插塞间不易做到完全对准，造成在制造电容时会发生许多不当的效应与非预期的结果。为了避免上述问题，有许多种类的电容与接触插塞的结构陆续被提出。
在B.T.Lee等人在1998 IEDM-815中发表的「A DRAM TechnologyUsing MIM BST Capacitor for 0.15μm DRAM Generation and Beyond」一文中提出了一种凹陷型堆栈电容与接触插塞的结构。图1显示了此种电容与接触插塞的结构，其包括一绝缘层10、一位于绝缘层10中而填有导电层11及阻障层12的接触孔、一在接触孔上方具有凹洞的绝缘层13、一与阻障层12接触且位于凹洞内缘的下电极层14、一介电层15及一上电极层16。
图2A～2E显示了上述凹陷型堆栈电容与其接触插塞的制造过程。图2A～2E中与图1相同的组件使用相同的符号以方便说明。
首先，如图2A所示，提供一基底5，并在基底5上形成绝缘层10，如SiO2层。
然后，如图2B所示利用蚀刻步骤在绝缘层10中产生一接触孔(contact hole)，并依次填入一导电层11，如多晶硅层，及一阻障层12，如TiN、TiSiN或TiAlN层。
接着，如图2C所示，在绝缘层10及阻障层12上再形成一绝缘层13，如SiO2层，并再利用蚀刻步骤在接触孔上方的绝缘层13中产生一凹洞。
再者，如图2D所示，绝缘层13的凹洞底部及内缘形成一与阻障层12接触的下电极层14，如Pt、Ru、SrRuO3或RuO2层。
最后，如图2E所示，在绝缘层13及下电极层14表面依次顺应性地形成一介电层15及上电极层16。其中，介电层是由BaSrTiO3构成，而上电极层可由Pt、Ru、SrRuO3或RuO2所构成。
然而，在上述的电容结构与制造过程中可以发现，在绝缘层10及绝缘层13之间并没有蚀刻停止层的存在。这一点使得在对绝缘层13进行蚀刻以产生用以形成凹陷型堆栈电容的凹洞时，必需对其蚀刻率严加控制，避免过度蚀刻或蚀刻不足的情形发生，否则会造成在同一晶片上所制造出的电容值不一致。这样，上述的电容制造方法增加了电容制造上的困难。另外，其接触插塞是使用多晶硅层构成，此种接触插塞因阻值过高已不适用于0.13μm以下的制造工艺。
为了克服现有技术的不足，本发明的目的是提供一种凹陷型堆栈电容与其接触插塞，其在制造过程中能够降低对蚀刻率控制的要求，同时提高接触插塞的导电性。
本发明的另外一个目的是提供一种凹陷型堆栈电容与其接触插塞的制造方法。
为了达到上述目的，本发明提供了一种凹陷型堆栈电容与其接触插塞，包括一第一绝缘层、一蚀刻停止层、至少一接触孔、一导电层、一阻障层、一第二绝缘层、一下电极层、一介电层及一上电极层。其中，蚀刻停止层位于该第一绝缘层上。接触孔经由对该第一绝缘层及该蚀刻停止层的蚀刻而形成。导电层位于该接触孔内。阻障层位于该接触孔内及该导电层上而填满该接触孔。第二绝缘层位于该蚀刻停止层及该阻障层之上，具有至少一位于该接触孔上方的凹洞。下电极层贴覆在该凹洞的底部及内缘并与该阻障层接触。介电层贴覆在该第二绝缘层表面及该下电极层上。上电极层贴覆在该介电层上。
其中该导电层是由金属层所构成。
本发明还提供了一种凹陷型堆栈电容与其接触插塞，包括：一第一绝缘层，具有至少一接触孔；一导电层，位于该接触孔内；一阻障层，位于该接触孔内及该导电层上而填满该接触孔；一蚀刻停止层，位于该第一绝缘层及该阻障层上；一第二绝缘层，位于该蚀刻停止层上；至少一凹洞，经由对该第二绝缘层及该蚀刻停止层的蚀刻而形成，位于该接触孔的上方；一下电极层，贴覆在该凹洞底部及内缘并与该阻障层接触；一介电层，贴覆在该第二绝缘层表面及该下电极层上；一上电极层，贴覆在该介电层上。
本发明还提供一种凹陷型堆栈电容与其接触插塞的制造方法，包括以下步骤。首先，提供一基底，表面具有一第一绝缘层。在该第一绝缘层上形成一蚀刻停止层。对该蚀刻停止层及该第一绝缘层进行蚀刻而形成至少一接触孔。在该接触孔内依次沉积一导电层及一阻障层而填满该接触孔。在该蚀刻停止层及该阻障层上形成一第二绝缘层。对该第二绝缘层进行蚀刻而在该接触孔上方形成至少一深及该蚀刻停止层及该阻障层表面的凹洞。在该凹洞底部及内缘形成一下电极层。最后，依次顺应性地形成一介电层及一上电极层。
其中，该导电层是由金属层所构成。
本发明还提供一种凹陷型堆栈电容与其接触插塞的制造方法，包括以下步骤：提供一基底，表面具有一第一绝缘层；对该第一绝缘层进行蚀刻而形成至少一接触孔；在该接触孔内依次沉积一导电层及一阻障层而填满该接触孔；在该第一绝缘层及该阻障层上形成一蚀刻停止层；在该蚀刻停止层上形成一第二绝缘层；对该第二绝缘层及该蚀刻停止层进行蚀刻而在该接触孔上方形成至少一深及该第一绝缘层及该阻障层的凹洞；在该凹洞底部及内缘形成一下电极层；依次顺应性地形成一介电层及一上电极层。
本发明的有益效果是：由于在本发明的凹陷型堆栈电容与其接触插塞的结构及制造方法中，在上、下二绝缘层间增加了一蚀刻停止层，使得在产生用以形成凹陷型堆栈电容的凹洞时，能够更容易避免过度蚀刻或蚀刻不足的情况发生。同时，做为接触插塞用的导电层由金属层构成，提高其导电性。
下面结合附图对本发明进行详细说明：
图1是现有技术中的凹陷型堆栈电容与接触插塞的结构；
图2A～2E显示现有技术中的凹陷型堆栈电容与接触插塞的制造过程；
图3是本发明一实施例的凹陷型堆栈电容与接触插塞的结构；
图4A～4F显示图3中凹陷型堆栈电容与接触插塞的制造过程；
图5是本发明另一实施例的凹陷型堆栈电容与接触插塞的结构；
图6A～6F显示图5中凹陷型堆栈电容与接触插塞的制造过程。
图中符号说明：
5、50～基底；
10、100、13、130～绝缘层；
105～蚀刻停止层；
11、110～导电层；
12、120～阻障层；
14、140～下电极层；
15、150～介电层；
16、160～上电极层。
实施例
图3显示了本发明的凹陷型堆栈电容与接触插塞的结构，其包括一绝缘层100、一位于绝缘层100上方的蚀刻停止层105、一位于绝缘层100及蚀刻停止层105中并填有导电层110及阻障层120的接触孔、一在接触孔上方具有凹洞的绝缘层130、一与阻障层120及蚀刻停止层105接触且位于凹洞内缘的下电极层140、一介电层150及一上电极层160。值得注意的是，在图3的凹陷型堆栈电容与接触插塞的结构中，电容的凹洞与接触孔并未对准，以显示出一般因不对准而产生的结构。
图4A～4F显示了上述凹陷型堆栈电容与其接触插塞的制造过程。图4A～4F中与图3相同的组件使用相同的符号以方便说明。
首先，如图4A所示，提供一基底50，并在基底50上形成绝缘层100，如SiO2层，厚度约为200～1000nm。
然后，如图4B所示，在绝缘层100上沉积一蚀刻停止层，如SiN层，厚度约为10～100nm。
然后，如图4C所示利用蚀刻步骤在绝缘层100及蚀刻停止层105中产生至少一直径约为0.07～0.15μm的接触孔(contact hole)，并依次填入一回蚀深度为50～150nm的导电层110，如金属层，及一厚度约为30～150nm的阻障层120，如TiN、TiSiN、TaSin或TiAlN层。
接着，如图4D所示，在蚀刻停止层105及阻障层120上再形成一厚度约为300～800nm的绝缘层130，如SiO2层，并再利用蚀刻步骤在接触孔上方的绝缘层130中产生一深0.2～0.45μm、直径0.1～0.15μm且内缘侧壁的倾斜角度为80～90度的凹洞。
再者，如图4E所示，在绝缘层130的凹洞底部及内缘形成一与阻障层120接触的下电极层140，可由贵重金属，如Pt或Ru，或金属氧化物，如SrRuO3或RuO2所构成，其厚度为20～40nm。
最后，如图4F所示，在绝缘层130及下电极层140表面依次顺应性地形成一介电层150及上电极层160。其中，介电层150的厚度约为15～40nm，可由BaSrTiO3构成，而上电极层160的厚度约为20～100nm，也可由贵重金属，如Pt或Ru，或金属氧化物，如SrRuO3或RuO2所构成。
图5是本发明另一实施例的凹陷型堆栈电容与接触插塞的结构，为使符号简洁起见，与图3中相同的组件使用相同的符号。
如图5所示，本实施的凹陷型堆栈电容与接触插塞的结构包括一绝缘层100、一位于绝缘层100中并填有导电层110及阻障层120的接触孔、一位于绝缘层100及阻障层120上方的蚀刻停止层105、一位于蚀刻停止层105上方的绝缘层130、一位于接触孔上方、经由对绝缘层130及蚀刻停止层105蚀刻所形成的凹洞、一与阻障层120接触且位于凹洞内缘的下电极层140、一介电层150及一上电极层160。同样地，在图5的凹陷型堆栈电容与接触插塞的结构中，电容的凹洞与接触孔并未对准，以显示出一般因不对准而产生的结构。
图6A～6F显示了上述凹陷型堆栈电容与其接触插塞的制造过程。图6A～6F中与图5相同的组件使用相同的符号以方便说明。
首先，如图6A所示，提供一基底50，并在基底50上形成绝缘层100，如SiO2层，厚度约为200～1000nm。
再来，如图6B所示，利用蚀刻步骤在绝缘层100中产生至少一直径约为0.07～0.15μm的接触孔(contact hole)，并依次填入一回蚀深度为50～150nm的导电层110，如金属层，及一厚度约为30～150nm的阻障层120，如TiN、TiSiN、TaSin或TiAlN层。
接着，如图6C所示，在绝缘层100及阻障层120上形成一蚀刻停止层105，如SiN层，厚度约为10～100nm。
然后，如图6D所示，在蚀刻停止层105上形成一厚度约为300～800nm的绝缘层130，如SiO2层，并再利用蚀刻步骤在接触孔上方的绝缘层130及蚀刻停止层105中产生一深0.2～0.45μm、直径0.1～0.15μm且内缘侧壁的倾斜角度为80～90度的凹洞。
再者，如图6E所示，在绝缘层130及蚀刻停止层105中的凹洞底部及内缘形成一与阻障层120接触的下电极层140，可由贵重金属，如Pt或Ru，或金属氧化物，如SrRuO3或RuO2所构成，其厚度为20～40nm。
最后，如图6F所示，在绝缘层130及下电极层140表面依次顺应性地形成一介电层150及上电极层160。其中，介电层150的厚度约为15～40nm，可由BaSrTiO3构成，而上电极层160的厚度约为20～100nm，也可由贵金属，如Pt或Ru，或金属氧化物，如SrRuO3或RuO2所构成。
此外，在上述两种实施例中均可利用化学干蚀刻或湿蚀刻的步骤使用以形成凹陷型电容的凹洞宽度增加10～40nm，以使堆栈电容与接触孔间的允许对准误差(tolerance for the misalignment)加大。
综合上述，本发明通过凹陷型堆栈电容原具有的高允许对准误差特性，加上因使用金属层制作接触插塞及在二绝缘层间增加一蚀刻停止层而产生较佳导电性的接触插塞及晶片内电容值一致性，使得本发明中的凹陷型堆栈电容与其接触插塞的结构及制造方法特别适用于0.13μm以下的动态随机存取内存的制造过程中，有效地改善了在现有技术中的问题。
本发明虽已以较佳实施例揭示如上，但其并非用来限制本发明。任何熟悉该技术的人，在不脱离本发明的精神和范围内，当可做一些更动与润饰。因此本发明的保护范围以权利要求书、说明书和说明书附图的内容为准。
Claims (20)
1.一种凹陷型堆栈电容与其接触插塞，包括：
一第一绝缘层；
一蚀刻停止层，位于该第一绝缘层上；
至少一接触孔，经由对该第一绝缘层及该蚀刻停止层的蚀刻而形成；
一导电层，位于该接触孔内；
一阻障层，位于该接触孔内及该导电层上而填满该接触孔；
一第二绝缘层，位于该蚀刻停止层及该阻障层之上，具有至少一位于该接触孔上方的凹洞；
一下电极层，贴覆在该凹洞底部及内缘并与该阻障层接触；
一介电层，贴覆在该第二绝缘层表面及该下电极层上；
一上电极层，贴覆在该介电层上。
2.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该第一绝缘层是由SiO2构成。
3.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该蚀刻停止层是由SiN构成。
4.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该导电层为一金属层。
5.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该阻障层是由TiN、TiSiN、TaSin或TiAlN所构成。
6.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该第二绝缘层是由SiO2构成。
7.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该下电极层是由Pt、Ru、SrRuO3或RuO2所构成。
8.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该介电层是由BaSrTiO3所构成。
9.根据权利要求1所述凹陷型堆栈电容与其接触插塞，其特征在于：该上电极层是由Pt、Ru、SrRuO3或RuO2所构成。
10.一种凹陷型堆栈电容与其接触插塞，包括：
一第一绝缘层，具有至少一接触孔；
一导电层，位于该接触孔内；
一阻障层，位于该接触孔内及该导电层上而填满该接触孔；
一蚀刻停止层，位于该第一绝缘层及该阻障层上；
一第二绝缘层，位于该蚀刻停止层上；
至少一凹洞，经由对该第二绝缘层及该蚀刻停止层的蚀刻而形成，位于该接触孔的上方；
一下电极层，贴覆在该凹洞底部及内缘并与该阻障层接触；
一介电层，贴覆在该第二绝缘层表面及该下电极层上；
一上电极层，贴覆在该介电层上。
11.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该第一绝缘层是由SiO2构成。
12.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该蚀刻停止层是由SiN构成。
13.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该导电层为一金属层。
14.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该阻障层是由TiN、TiSiN、TaSin或TiAlN所构成。
15.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该第二绝缘层是由SiO2构成。
16.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该下电极层是由Pt、Ru、SrRuO3或RuO2所构成。
17.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该介电层是由BaSrTiO3所构成。
18.根据权利要求10所述的凹陷型堆栈电容与其接触插塞，其特征在于：该上电极层是由Pt、Ru、SrRuO3或RuO2所构成。
19.一种凹陷型堆栈电容与其接触插塞的制造方法，包括以下步骤：
提供一基底，表面具有一第一绝缘层；
在该第一绝缘层上形成一蚀刻停止层；
对该蚀刻停止层及该第一绝缘层进行蚀刻而形成至少一接触孔；
在该接触孔内依次沉积一导电层及一阻障层而填满该接触孔；
在该蚀刻停止层及该阻障层上形成一第二绝缘层；
对该第二绝缘层进行蚀刻而在该接触孔上方形成至少一深及该蚀刻停止层及该阻障层表面的凹洞；
在该凹洞底部及内缘形成一下电极层；
依次顺应性地形成一介电层及一上电极层。
20.一种凹陷型堆栈电容与其接触插塞的制造方法，包括以下步
骤：
提供一基底，表面具有一第一绝缘层；
对该第一绝缘层进行蚀刻而形成至少一接触孔；
在该接触孔内依次沉积一导电层及一阻障层而填满该接触孔；
在该第一绝缘层及该阻障层上形成一蚀刻停止层；
在该蚀刻停止层上形成一第二绝缘层；
对该第二绝缘层及该蚀刻停止层进行蚀刻而在该接触孔上方形成至少一深及该第一绝缘层及该阻障层的凹洞；
在该凹洞底部及内缘形成一下电极层；
依次顺应性地形成一介电层及一上电极层。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100342526C (zh) * | 2003-08-22 | 2007-10-10 | 全懋精密科技股份有限公司 | 有电性连接垫金属保护层的半导体封装基板结构及其制法 |
| CN102217046A (zh) * | 2008-11-19 | 2011-10-12 | 美光科技公司 | 用于形成导电材料的方法、用于选择性地形成导电材料的方法、用于形成铂的方法及用于形成导电结构的方法 |
| CN104075651A (zh) * | 2013-03-27 | 2014-10-01 | 德克萨斯仪器股份有限公司 | 电容性传感器 |
| CN110571189A (zh) * | 2018-06-05 | 2019-12-13 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞及其形成方法、集成电路 |
| CN110875316A (zh) * | 2018-08-31 | 2020-03-10 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100342526C (zh) * | 2003-08-22 | 2007-10-10 | 全懋精密科技股份有限公司 | 有电性连接垫金属保护层的半导体封装基板结构及其制法 |
| CN102217046A (zh) * | 2008-11-19 | 2011-10-12 | 美光科技公司 | 用于形成导电材料的方法、用于选择性地形成导电材料的方法、用于形成铂的方法及用于形成导电结构的方法 |
| US9023711B2 (en) | 2008-11-19 | 2015-05-05 | Micron Technology, Inc. | Methods for forming a conductive material and methods for forming a conductive structure |
| CN104075651A (zh) * | 2013-03-27 | 2014-10-01 | 德克萨斯仪器股份有限公司 | 电容性传感器 |
| CN110571189A (zh) * | 2018-06-05 | 2019-12-13 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞及其形成方法、集成电路 |
| CN110875316A (zh) * | 2018-08-31 | 2020-03-10 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
| CN110875316B (zh) * | 2018-08-31 | 2023-08-08 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041215 |