CN1276511C - 具有接触电容器电极的插塞的半导体存储器及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体存储装置和一种可以防止电容器的介电层与扩散阻挡层接触的方法。插塞包括扩散阻挡层和种子层以形成电容器底电极。因此，这可以防止介电层与扩散阻挡层接触，因而泄漏电流可以减小。

Description

具有接触电容器电极的插塞的 半导体存储器及其制造方法
技术领域
本发明涉及一种用于制造半导体存储器的方法；更具体地，涉及一种用于制造半导体存储器上的电容器的方法。
背景技术
DRAM(动态随机存取存储器)单元是一半导体存储器，通常包括一个晶体管和一个电容器，其中，通过充电将一位数据存储在一单元中。电容器包括一个底电极、一个介电层和一个上电极。电容器的一个电极与晶体管的源结/漏结相连。电容器的另一个电极与基准电压线相连。
计算机应用的升级增加了对更高容量存储芯片的要求。存储单元尺寸的减小允许有更多的存储单元封装到集成电路中。
电容容量与电极面积和介电层的介电常数成比例。随着存储单元的面积减小，电容器的电容趋于减小，这降低了存储单元的性能。
为了提高存储单元的密度，已提出叠层式电容器。叠层式电容器通过将存储电极部分地重叠在晶体管上及在位线/字线(word line)上来制备，因此，有效地减少了每个存储单元所需的面积。
一插塞(plug)用于将电容器的底电极与晶体管的源结/漏结连接起来。
参照图1A到图1C，描述了根据第一传统方法制造半导体存储器上的电容器的方法。
如图1A所示，绝缘层15形成在半导体基片10、诸如场氧化层的隔离层11和晶体管上，而晶体管包括栅绝缘层12、栅电极13以及源/漏结14。其后，插塞16形成在绝缘层15内。插塞16由形成在接触孔中的多晶硅层16A、欧姆接触层16B和扩散阻挡层16C构成，所述接触孔暴露源/漏结之一。
如图1B所示，通过沉积和构图(patterning)第一导电层而在扩散阻挡层16C上形成底电极17。由于掩模错对，在底电极17的制造过程中，扩散阻挡层16C可能暴露出。在高度集成装置的生产过程中，掩模错对是经常发生的。
如图1C所示，介电层18形成在底电极17上，而上电极19则形成在介电层18上。介电层18用呈现非常高介电常数的材料制成，诸如锶钛酸钡(BaSrTiO3，以下缩写为BST)，以提高高度集成装置的电容。
一种电镀技术被用于制造底电极而不使用刻蚀工艺。
参照图2A到图2E，描述了根据第二传统方法通过使用电镀技术制造半导体存储装置的方法。
如图2A所示，绝缘层15形成在半导体基片10、诸如场氧化层的隔离层11和包括栅绝缘层12、栅电极13和源/漏结14的晶体管之上。然后，插塞16形成在该绝缘层内。插塞16包括形成于接触孔内的多晶硅层16A、欧姆接触层16B和扩散阻挡层16C，接触孔暴露源/漏结14中的一个。
如图2B所示，一种子层(seed layer)21形成在绝缘层15和插塞16上，然后粘接层22和牺牲层23一层接一层地叠置在种子层21上。
如图2C所示，牺牲层23和粘接层22被选择性刻蚀以形成显露种子层21的开口，底电极17形成在开口中的种子层21上。
如图2D所示，牺牲层23、粘接层22和种子层21被除去以分隔邻近的底电极17。
如图2E所示，介电层18沉积在底电极17和绝缘层15上。然后，上电极19形成在介电层18上。
在第二传统方法的前述工艺中，当掩模错对在形成开口的过程中发生时，插塞16的扩散阻挡层16C可能在除去种子层后暴露在外。
根据上述的传统方法，插塞16的扩散阻挡层16C的暴露部分与介电层18接触。
扩散阻挡层16C和介电层18之间的接触导致了若干问题。一个问题是，扩散阻挡层16C在形成介电层18的过程中被氧化，是因为介电层18，诸如BST层是在氧气环境中及高温下形成的。呈现低介电常数的扩散阻挡层16C的氧化部分充当电容器中介电层的作用，因此电容器的电容减小了。另一个问题是，扩散阻挡层16C和介电层18之间的逸出功(work function)差别小，因此，泄漏电流因肖特基势垒高度低而增加。
发明内容
因此，本发明的一个目的是提供一种能够防止电容器介电层和插塞扩散阻挡层之间的接触的半导体存储装置和一种制造方法。
因此，本发明的另一个目的是提供一种半导体存储装置和一种制造方法，其能够防止电容器底电极与插塞扩散阻挡层之间泄漏电流的增加。
根据本发明的一个方面，提供了一种半导体存储装置，其包括：半导体基片，其中栅电极形成在该半导体基片上，且其中源/漏结形成在此半导体基片中；形成在该半导体基片上的层间绝缘层；形成在该层间绝缘层中的插塞，其中，插塞包括扩散阻挡层和种子层；与该种子层接触的电容器底电极；形成在该底电极上的介电层；以及形成在该介电层上的上电极。
根据本发明的另一个方面，提供了一种半导体存储装置的制造方法，包括以下步骤：提供一半导体基片，其中栅电极形成在该半导体基片上，且其中源/漏结形成在该半导体基片中；在该半导体基片上形成层间绝缘层；刻蚀该层间绝缘层以形成接触孔；在接触孔中形成插塞，其中插塞包括扩散阻挡层和种子层；通过使用电镀技术，在确定电容器底电极区域的开口中的种子层上形成底电极；在该底电极上形成电容器介电层；以及在该介电层上形成电容器上电极。
根据本发明的再一方面，提供了一种半导体存储装置的制造方法，包括以下步骤：提供一半导体基片，其中栅电极形成在该半导体基片上，且其中源/漏结也形成在该半导体基片中；在该半导体基片上形成层间绝缘层；刻蚀该层间绝缘层以形成接触孔；在接触孔中形成插塞，其中该插塞包括扩散阻挡层和种子层；在该种子层和该层间绝缘层上形成粘接层；在该粘接层上形成牺牲层(sacrificial layer)；刻蚀牺牲层和粘接层以形成确定电容器底电极区域的开口；使用电镀技术，在开口内的种子层上形成底电极；除去牺牲层和粘接层；在底电极上形成电容器介电层；以及在介电层上形成电容器上电极。
附图说明
通过以下结合附图对优选实施例的描述，将使本发明的上述及其它目的和特征变得更明确，其中：
图1A到图1C是显示根据第一传统方法制造半导体存储装置的方法的横截面图；
图2A到图2E是显示根据第二传统方法制造半导体存储装置的方法的横截面图；
图3A到图3I是显示根据本发明实施例制造半导体存储装置上的电容器的方法的横截面图。
具体实施方式
以下，参照附图对根据本发明实施例的半导体存储装置的制造方法进行详细描述。
如图3A所示，导电层31形成在半导体基片30上，而基片上有已确定了低层结构(未示出)，该结构包括诸如场氧化层的隔离层和包括栅绝缘层、栅电极和源/漏结的晶体管。然后，由第一绝缘层32和第二绝缘层33构成层间绝缘层形成在导电层31上。
通过使用电镀技术，导电层31被用于形成电容器底电极的电极。在本发明的优选实施例中，沉积掺杂多晶硅层，并实施热处理工艺以激活掺杂多晶硅层中的杂质，进而形成导电层31。
形成导电层31的工艺可以省略，在这种情况中，半导体基片30可以用作形成电容器底电极的电极。用作抗反射层的第二绝缘层33用比第一绝缘层32具有更高刻蚀选择性的材料制成。在本发明的优选实施例中，第一绝缘层32通过沉积硅氧化物层至3000-8000埃厚而形成，第二绝缘层33通过沉积硅氮化物层至300-1000埃厚而形成。
如图3B所示，第二绝缘层33和第一绝缘层32被刻蚀以形成显露导电层31的接触孔。如果未形成导电层31，形成在半导体基片30中的源/漏结(未示出)之一可以被接触孔显露出来。
然后，用于形成插塞的多晶硅层34A被沉积到第二绝缘层33上该接触孔中至500-3000埃的厚度。然后，进行刻蚀工艺以显露第二绝缘层33的表面并除去接触孔中多晶硅层34A的一部分。因此，第二绝缘层33的表面和多晶硅层34A的表面间的高度差为500到1500埃。
如图3C所示，欧姆接触层34B和扩散阻挡层34C一层接一层地形成在多晶硅层34A上。随后，进行化学机械抛光(以下，简写为CMP)直到露出第二绝缘层33的表面。在本发明的优选实施例中，欧姆接触层34B是用TiSix形成的，而扩散阻挡层34C是由TiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2或RuO2形成的。为了形成TiSix，先沉积一层Ti，然后退火以使钛层中的Ti原子与多晶硅层34A中的Si原子反应，再进行湿法刻蚀以除掉残存在第二绝缘层33和TiSix层上的Ti层。
如图3D所示，扩散阻挡层34C的一部分用诸如为包括Cl2和BCl3的混合气体的刻蚀剂刻蚀，相对于此种气体，扩散阻挡层34C具有比第二绝缘层33更高的刻蚀选择性。
如图3E所示，种子层34D沉积在第二绝缘层33和扩散阻挡层34C上，实施掩蔽刻蚀(blanket etching)工艺或CMP工艺，直至显露出第二绝缘层33。于是，完成了由多晶硅层34A、欧姆接触层34B、扩散阻挡层34C和种子层34D构成的插塞。在本发明的优选实施例中，采取化学气相沉积技术沉积Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au或Ag以形成种子层34D。
用于形成多晶硅层34A的步骤也可以略去，在这种情况下，插塞34由欧姆接触层34B层、扩散阻挡层34C和种子层34D构成。此外，用于形成欧姆接触层34B的步骤也可以略去，在这种情况下，插塞34由多晶硅层34A、扩散阻挡层34C和种子层34D构成。相应地，插塞34有可能由扩散阻挡层34C和种子层34D构成。
如图3F所示，粘接层35形成在种子层34D和第二绝缘层33上，此后牺牲层36形成在粘接层35上。在本发明的优选实施例中，粘接层35用50-500厚的TiN、TiAlN、TaN、TaSiN、Al2O3或TiO2形成，而牺牲层36由5000-15000厚的氧化硅形成。
如图3G所示，牺牲层36和粘接层35被选择性刻蚀以形成显露种子层34D的开口，而底电极37则形成在开口中的种子层34D上。在本发明的优选实施例中，通过电镀将作为底电极37的Pt层沉积至4000-12000的厚度。采用直流或直流脉冲，在导电层31上施加0.1-20mA/cm3的电流密度。另一方面，在未形成导电层31的情况下，半导体基片30可以用作电镀中的电极。
如图3H所示，牺牲层36和粘接层35利用HF溶液或BOE溶液的湿法刻蚀除去。同样，粘接层35也可以用干法刻蚀除去。
根据本发明的处理方法，插塞34上的扩散阻挡层34C未显露，即使在形成开口的步骤中发生掩模错对。即，假如掩模错对发生，覆盖在扩散阻挡层34C上的种子层34D则暴露在外。
如图3I所示，介电层38沉积在底电极37和第二绝缘层33上。此后，上电极39形成在介电层38上。在本发明的优选实施例中，BST层在350-600℃的温度沉积至150-500的厚度以形成介电层38，并且用于使介电层38结晶的退火在N2气环境中于500-700℃进行30-180秒，于是介电层38的介电特性可以得到改善。上电极39用诸如Pt、Ru、Ir或SrO的材料形成。
在扩散阻挡层上形成种子层有若干优点。第一个优点是这可以防止介电层与扩散阻挡层接触。第二个优点是这可以减少泄漏电流。第三个优点是这可以防止扩散阻挡层显露在外，即使在掩模错对发生时，从而，使介电层结晶的退火可以在高温下进行。
尽管本发明中的优选实施例为了说明性目的而予以阐述，但本领域技术人员将意识到，在不脱离如所附权利要求所述的本发明的范围和精神的情况下，各种变型、附加和替换是可能的。

Claims (15)

1.一种半导体存储装置，包括：
半导体基片，其中，栅电极形成在半导体基片上，且源/漏结也形成在半导体基片上；
形成于半导体基片上的层间绝缘层；
形成于层间绝缘层中的插塞，其中，插塞包括扩散阻挡层和种子层；
与种子层接触的电容器底电极；
形成于底电极上的介电层；以及
形成于介电层上的上电极。
2.如权利要求1所述的半导体存储装置，其中，种子层从包括Ru层、Ir层、Pt层、SrO层、W层、Mo层、Co层、Ni层、Au层和Ag层的组中选出。
3.如权利要求1所述的半导体存储装置，其中，扩散阻挡层从包括TiN层、TiSiN层、TiAlN层、TaSiN层、TaAlN层、IrO2层和RuO2层的组中选出。
4.如权利要求1所述的半导体存储装置，还包括扩散阻挡层和半导体基片间的多晶硅层。
5.如权利要求1所述的半导体存储装置，还包括扩散阻挡层和半导体基片间的欧姆接触层。
6.如权利要求5所述的半导体存储装置，还包括欧姆接触层和半导体基片间的多晶硅层。
7.一种制造半导体存储装置的方法，包括以下步骤：
提供半导体基片，其中栅电极形成在半导体基片上，且源/漏结形成在该半导体基片中；
在半导体基片上形成层间绝缘层；
刻蚀层间绝缘层以形成接触孔；
在接触孔中形成插塞，其中，插塞包括扩散阻挡层和种子层；
采用电镀技术，在确定电容器底电极区域的开口中的种子层上形成底电极；
在底电极上形成电容器的介电层；以及
在介电层上形成电容器的上电极。
8.如权利要求7所述的方法，其中，种子层用Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au或Ag形成。
9.如权利要求8所述的方法，提供半导体基片的步骤包括：
在半导体基片上形成导电层，其中，导电层在形成电容器的底电极的步骤中充当一电极。
10.如权利要求8所述的方法，其中，扩散阻挡层用TiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2或RuO2形成。
11.如权利要求8所述的方法，其中，介电层由BaSrTiO3层形成，上电极由Pt层，Ru层或Ir层形成。
12.如权利要求8所述的方法，形成所述底电极的步骤包括：
在种子层和层间绝缘层上形成粘接层；
在粘接层上形成牺牲层；
刻蚀牺牲层和粘接层以形成底电极的开口；
采用电镀技术在开口中的种子层上形成底电极；以及
除去牺牲层和粘接层。
13.如权利要求8所述的方法，形成插塞的步骤包括：
在接触孔中形成扩散阻挡层；
刻蚀扩散阻挡层以除去接触孔中扩散阻挡层的一部分；
在扩散阻挡层上形成种子层。
14.如权利要求10所述的方法，其中，氧化硅层和氮化物层堆叠起来以形成层间绝缘层。
15.如权利要求13所述的方法，其中，扩散阻挡层用包括Cl2和BCl3的混合气体刻蚀。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448852B1 (ko) * 2001-12-26 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US7078296B2 (en) * 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
US7214594B2 (en) * 2002-03-26 2007-05-08 Intel Corporation Method of making semiconductor device using a novel interconnect cladding layer
KR100428658B1 (ko) * 2002-04-26 2004-04-28 주식회사 하이닉스반도체 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
KR100500472B1 (ko) * 2003-10-13 2005-07-12 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 형성방법
US6967131B2 (en) * 2003-10-29 2005-11-22 International Business Machines Corp. Field effect transistor with electroplated metal gate
TWI272725B (en) * 2005-04-15 2007-02-01 Quanta Display Inc Method of fabricating TFT array substrate and metal layer thereof
JP2007067068A (ja) * 2005-08-30 2007-03-15 Fujitsu Ltd 半導体装置の製造方法
KR100827437B1 (ko) * 2006-05-22 2008-05-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375760A (en) * 1976-12-16 1978-07-05 Nec Corp Manufacture for semiconductor device
JP2956582B2 (ja) * 1995-04-19 1999-10-04 日本電気株式会社 薄膜キャパシタ及びその製造方法
JP2953369B2 (ja) * 1996-01-17 1999-09-27 日本電気株式会社 半導体装置の構造およびその製造方法
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
KR100190111B1 (ko) * 1996-11-13 1999-06-01 윤종용 반도체장치의 커패시터 제조방법
KR100219506B1 (ko) * 1996-12-04 1999-09-01 윤종용 반도체장치의 커패시터 제조방법
KR100243285B1 (ko) 1997-02-27 2000-02-01 윤종용 고유전 커패시터 및 그 제조방법
JPH10340871A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 研磨方法及び半導体装置の製造方法
JPH1174487A (ja) * 1997-06-30 1999-03-16 Fujitsu Ltd 半導体装置及びその製造方法
JPH11265984A (ja) * 1998-03-17 1999-09-28 Sony Corp 半導体装置の製造方法
JP3672436B2 (ja) * 1998-05-19 2005-07-20 シャープ株式会社 太陽電池セルの製造方法
JP3905977B2 (ja) * 1998-05-22 2007-04-18 株式会社東芝 半導体装置の製造方法
JP2000101042A (ja) * 1998-09-21 2000-04-07 Toshiba Corp 半導体記憶装置
JP2000174224A (ja) * 1998-12-01 2000-06-23 Hitachi Ltd 誘電体キャパシタ及び半導体装置並びに混載ロジック
KR100289739B1 (ko) * 1999-04-21 2001-05-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
US6297155B1 (en) * 1999-05-03 2001-10-02 Motorola Inc. Method for forming a copper layer over a semiconductor wafer
TW425711B (en) 1999-11-26 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method for capacitor
JP2001189437A (ja) * 1999-12-28 2001-07-10 Toshiba Corp 半導体装置およびその製造方法
JP3976462B2 (ja) * 2000-01-26 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
JP2001244434A (ja) * 2000-02-25 2001-09-07 Hitachi Ltd 半導体記憶装置およびその製造方法
JP2001274349A (ja) * 2000-03-24 2001-10-05 Mitsubishi Electric Corp 半導体装置およびその製造方法

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