JP2001189437A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】下部キャパシタ電極としてＳＲＯ膜を用いたキ
ャパシタにおいて、素子特性の劣化を招くことなく、必
要なキャパシタ面積を確保すること。 【解決手段】アスペクトの小さい開口部を有するＴＥＯ
Ｓ膜１５を形成し、このＴＥＯＳ膜の開口部の内部を埋
め込むように全面にＳＲＯ膜１７をスパッタ法により形
成し、開口部の外部の不要なＳＲＯ膜１７をＣＭＰによ
り除去し、ＳＲＯ膜１７に熱処理を施し、ＳＲＯ膜１７
をＳＲＯ膜１７’と突出したＲｕＯ2 膜１８とからなる
立体形状のＳＲＯ・ＲｕＯ2 複合膜１９に変え、この立
体形状のＳＲＯ・ＲｕＯ2 複合膜１９を下部キャパシタ
電極として用いる。
ャパシタにおいて、素子特性の劣化を招くことなく、必
要なキャパシタ面積を確保すること。 【解決手段】アスペクトの小さい開口部を有するＴＥＯ
Ｓ膜１５を形成し、このＴＥＯＳ膜の開口部の内部を埋
め込むように全面にＳＲＯ膜１７をスパッタ法により形
成し、開口部の外部の不要なＳＲＯ膜１７をＣＭＰによ
り除去し、ＳＲＯ膜１７に熱処理を施し、ＳＲＯ膜１７
をＳＲＯ膜１７’と突出したＲｕＯ2 膜１８とからなる
立体形状のＳＲＯ・ＲｕＯ2 複合膜１９に変え、この立
体形状のＳＲＯ・ＲｕＯ2 複合膜１９を下部キャパシタ
電極として用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、下部キャパシタ電
極としてＡＢＯ3 型導電性ペロブスカイト酸化物膜を用
いたキャパシタを含む半導体装置およびその製造方法、
ならびに下部キャパシタ電極としてＢＯx 膜を用いたキ
ャパシタを含む半導体装置の製造方法に関する。
極としてＡＢＯ3 型導電性ペロブスカイト酸化物膜を用
いたキャパシタを含む半導体装置およびその製造方法、
ならびに下部キャパシタ電極としてＢＯx 膜を用いたキ
ャパシタを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）に代表される半導体記憶デバイスにおいて
は、これまでにない優れた機能を持つ新規材料を用い
て、さらなる高集積化・超微細化を進める動きが盛んで
ある。
s Memory）に代表される半導体記憶デバイスにおいて
は、これまでにない優れた機能を持つ新規材料を用い
て、さらなる高集積化・超微細化を進める動きが盛んで
ある。
【０００３】その中でも、ＤＲＡＭでは高い誘電率を持
つチタン酸ストロンチウムバリウム(Ba,Sr)TiO3 =BST
O）を、ＦＲＡＭでは強誘電性を持つチタン・ジルコン
酸鉛（Pb(Zr,Ti)O3 =PZT）をそれぞれキャパシタ絶縁膜
の新規材料として用いた高集積化・超微細化の開発が活
発に行われている。
つチタン酸ストロンチウムバリウム(Ba,Sr)TiO3 =BST
O）を、ＦＲＡＭでは強誘電性を持つチタン・ジルコン
酸鉛（Pb(Zr,Ti)O3 =PZT）をそれぞれキャパシタ絶縁膜
の新規材料として用いた高集積化・超微細化の開発が活
発に行われている。
【０００４】これらの絶縁材料はいずれも酸化物であ
り、酸素が欠損することによって、著しく特性が劣化す
る材料である。そのため、この種の絶縁材料をキャパシ
タ絶縁膜の材料に使用する場合、キャパシタ絶縁膜に接
するキャパシタ電極の材料に導電性酸化物を用い、キャ
パシタの形成工程途中や、素子動作中に発生する、キャ
パシタ絶縁膜中の酸素欠損を補うことが必要である。
り、酸素が欠損することによって、著しく特性が劣化す
る材料である。そのため、この種の絶縁材料をキャパシ
タ絶縁膜の材料に使用する場合、キャパシタ絶縁膜に接
するキャパシタ電極の材料に導電性酸化物を用い、キャ
パシタの形成工程途中や、素子動作中に発生する、キャ
パシタ絶縁膜中の酸素欠損を補うことが必要である。
【０００５】このような観点から、ＳｒＲｕＯ3 （＝Ｓ
ＲＯ）やＩｒＯ2 ，ＲｕＯ2 などのＡＢＯ3 型ペロブス
カイト型導電性酸化物がキャパシタ電極の材料として使
われている。その中でも、ＳＲＯは、ＢＳＴＯやＰＺＴ
と同様の結晶構造を持つものであり、上記絶縁材料との
界面の整合性も良く、注目を集めている。
ＲＯ）やＩｒＯ2 ，ＲｕＯ2 などのＡＢＯ3 型ペロブス
カイト型導電性酸化物がキャパシタ電極の材料として使
われている。その中でも、ＳＲＯは、ＢＳＴＯやＰＺＴ
と同様の結晶構造を持つものであり、上記絶縁材料との
界面の整合性も良く、注目を集めている。
【０００６】図８および図９に、従来のＢＳＴＯを用い
たＤＲＡＭのメモリセルのキャパシタの工程断面図を示
す。
たＤＲＡＭのメモリセルのキャパシタの工程断面図を示
す。
【０００７】図８（ａ）は、通常のＤＲＡＭプロセスに
従って、メモリセルのＭＯＳトランジスタからプラグ上
の拡散防止膜までの工程を終えた段階を示している。図
中、７１はｐ型シリコン基板、７２は素子分離絶縁膜、
７３はゲート絶縁膜、７４はゲート電極（ワード線）、
７５はｎ+ 型ドレイン拡散層、７６はｎ+ 型ソース拡散
層、７７はＴＥＯＳ膜（層間絶縁膜）、７８はコンタク
トホール、７９はビット線、８０はＴＥＯＳ膜（層間絶
縁膜）、８１はＳｉＮ膜（層間絶縁膜）、８２はコンタ
クトホール、８３はプラグ、８４はＴｉＮ膜（拡散防止
膜）をそれぞれ示している。
従って、メモリセルのＭＯＳトランジスタからプラグ上
の拡散防止膜までの工程を終えた段階を示している。図
中、７１はｐ型シリコン基板、７２は素子分離絶縁膜、
７３はゲート絶縁膜、７４はゲート電極（ワード線）、
７５はｎ+ 型ドレイン拡散層、７６はｎ+ 型ソース拡散
層、７７はＴＥＯＳ膜（層間絶縁膜）、７８はコンタク
トホール、７９はビット線、８０はＴＥＯＳ膜（層間絶
縁膜）、８１はＳｉＮ膜（層間絶縁膜）、８２はコンタ
クトホール、８３はプラグ、８４はＴｉＮ膜（拡散防止
膜）をそれぞれ示している。
【０００８】次に図８（ｂ）に示すように、全面にＴＥ
ＯＳ膜（層間絶縁膜）８５を堆積した後、ＴｉＮ膜８４
に対してのアスペクト比が２のヴィアホール８６をＴＥ
ＯＳ膜８５に開口する。
ＯＳ膜（層間絶縁膜）８５を堆積した後、ＴｉＮ膜８４
に対してのアスペクト比が２のヴィアホール８６をＴＥ
ＯＳ膜８５に開口する。
【０００９】次に図９（ｃ）に示すように、ｐ型シリコ
ン基板８１を５００℃に加熱しながら、スパッタ法によ
り、ヴィアホール８６の底面および側面を被覆するよう
に下部キャパシタ電極としての厚いＳＲＯ膜８７を全面
に堆積する。
ン基板８１を５００℃に加熱しながら、スパッタ法によ
り、ヴィアホール８６の底面および側面を被覆するよう
に下部キャパシタ電極としての厚いＳＲＯ膜８７を全面
に堆積する。
【００１０】ｐ型シリコン基板８１を加熱するのは、Ｓ
ＲＯ膜８７の結晶性を良くするためである。ヴィアホー
ル８６の底面および側面において厚さ２０ｎｍのＳＲＯ
膜８７を途切れることなく形成するためには、ＴＥＯＳ
膜８５上におけるＳＲＯ膜８７の膜厚は２００ｎｍであ
る必要がある。
ＲＯ膜８７の結晶性を良くするためである。ヴィアホー
ル８６の底面および側面において厚さ２０ｎｍのＳＲＯ
膜８７を途切れることなく形成するためには、ＴＥＯＳ
膜８５上におけるＳＲＯ膜８７の膜厚は２００ｎｍであ
る必要がある。
【００１１】次に図９（ｄ）に示すように、ＴＥＯＳ膜
８５上のＳＲＯ膜８７を化学的機械的研磨（ＣＭＰ：Ch
emical Mechanical Polishing）により除去した後、全
面にキャパシタ絶縁膜としての厚さ３０ｎｍのＢＳＴＯ
膜８８、上部キャパシタ電極としての厚さ１００ｎｍの
ＳＲＯ膜８９を順次形成して、ＤＲＡＭのメモリセルの
キャパシタが完成する。ＢＳＴＯ膜８８はＭＯＣＶＤ法
により、ＳＲＯ膜８９はスパッタ法によりそれぞれ形成
する。
８５上のＳＲＯ膜８７を化学的機械的研磨（ＣＭＰ：Ch
emical Mechanical Polishing）により除去した後、全
面にキャパシタ絶縁膜としての厚さ３０ｎｍのＢＳＴＯ
膜８８、上部キャパシタ電極としての厚さ１００ｎｍの
ＳＲＯ膜８９を順次形成して、ＤＲＡＭのメモリセルの
キャパシタが完成する。ＢＳＴＯ膜８８はＭＯＣＶＤ法
により、ＳＲＯ膜８９はスパッタ法によりそれぞれ形成
する。
【００１２】しかしながら、以上述べた従来のＤＲＡＭ
のメモリセルのキャパシタの形成方法には以下のような
問題がある。
のメモリセルのキャパシタの形成方法には以下のような
問題がある。
【００１３】一般にスパッタ法では良好な段差被覆性を
持つ膜は得られず、開口部のアスペクト比が高いと、段
差形状は図１０に示すように、開口部の底面および側面
に膜９１を均一に堆積することは困難である。また、開
口部の底面の隅等には鋭角的な形状で膜９１は堆積す
る。
持つ膜は得られず、開口部のアスペクト比が高いと、段
差形状は図１０に示すように、開口部の底面および側面
に膜９１を均一に堆積することは困難である。また、開
口部の底面の隅等には鋭角的な形状で膜９１は堆積す
る。
【００１４】図９において、図１０の膜９１に対応する
ものは下部キャパシタ電極であるＳＲＯ膜８７である。
そのため、アスペクト比（＝２）の高いヴィアホール８
６の底面の隅等では、電界集中が起こり、キャパシタの
リーク電流が増大したり、あるいは断切れやショートが
起こり易くなる。
ものは下部キャパシタ電極であるＳＲＯ膜８７である。
そのため、アスペクト比（＝２）の高いヴィアホール８
６の底面の隅等では、電界集中が起こり、キャパシタの
リーク電流が増大したり、あるいは断切れやショートが
起こり易くなる。
【００１５】また、図１０に示すように、スパッタ法で
は、オーバーハング９２が生じる。オーバーハング９２
は、スパッタ粒子の直進性を増すことによって、ある程
度改善できる。
は、オーバーハング９２が生じる。オーバーハング９２
は、スパッタ粒子の直進性を増すことによって、ある程
度改善できる。
【００１６】しかし、ウェハ面内の膜厚分布や組成分布
が著しく増大する。ＡＢＯ3 型ペロブスカイト型導電性
酸化物膜であるＳＲＯ膜８７は多元系であるため、組成
ずれは結晶化を阻害する要因になる。ＡＢＯ3 の望まし
組成比は１：１である。
が著しく増大する。ＡＢＯ3 型ペロブスカイト型導電性
酸化物膜であるＳＲＯ膜８７は多元系であるため、組成
ずれは結晶化を阻害する要因になる。ＡＢＯ3 の望まし
組成比は１：１である。
【００１７】ＳＲＯ膜８７の各微少領域の組成分析を行
ったところ、ＴＥＯＳ膜８５上、ヴィアホール８６の底
面上、ヴィアホール８６の側面上の順で、ＳＲＯ膜８７
のＳｒの組成比が大きくなる傾向にあり、組成ずれが起
きていることを確認した。このような結果となった正確
な理由は不明であるが、Ｓｒが他のスパッタ粒子よりも
浅い角度で入射するからだと考えられる。したがって、
ロングスパッタ法などの異方性の高いスパッタ法を用い
ることで改善できる可能性がある。また、ヴィアホール
８６の底面ではＲｕであった。
ったところ、ＴＥＯＳ膜８５上、ヴィアホール８６の底
面上、ヴィアホール８６の側面上の順で、ＳＲＯ膜８７
のＳｒの組成比が大きくなる傾向にあり、組成ずれが起
きていることを確認した。このような結果となった正確
な理由は不明であるが、Ｓｒが他のスパッタ粒子よりも
浅い角度で入射するからだと考えられる。したがって、
ロングスパッタ法などの異方性の高いスパッタ法を用い
ることで改善できる可能性がある。また、ヴィアホール
８６の底面ではＲｕであった。
【００１８】結晶化が不十分なＳＲＯ膜８７は抵抗が高
く、下部キャパシタ電極としては不適切である。言い換
えれば、ＳＲＯ膜８７の結晶性や表面荒れが場所により
異なり、良好な下部キャパシタ電極として使用できる実
効的な電極面積がＳＲＯ膜８７の面積よりも減少するこ
とを意味する。
く、下部キャパシタ電極としては不適切である。言い換
えれば、ＳＲＯ膜８７の結晶性や表面荒れが場所により
異なり、良好な下部キャパシタ電極として使用できる実
効的な電極面積がＳＲＯ膜８７の面積よりも減少するこ
とを意味する。
【００１９】さらにまた、ＴＥＯＳ膜８５上のＳＲＯ膜
８７をＣＭＰで除去する工程にも困難が付きまとう。Ｓ
ＲＯ膜８７はＴＥＯＳ膜８５との密着性も良くなく、多
結晶であることから、研磨傷等も発生し易くなる。密着
性が良くないことは平坦な研磨を困難にする原因にもな
る。しかも、ＳＲＯ膜８７の膜厚は厚く、ＣＭＰに要す
る時間が長くかかる。そのため、ＣＭＰ中にＳＲＯ膜８
７に研磨傷や膜剥がれが多発して、キャパシタの歩留ま
りが著しく低下する。
８７をＣＭＰで除去する工程にも困難が付きまとう。Ｓ
ＲＯ膜８７はＴＥＯＳ膜８５との密着性も良くなく、多
結晶であることから、研磨傷等も発生し易くなる。密着
性が良くないことは平坦な研磨を困難にする原因にもな
る。しかも、ＳＲＯ膜８７の膜厚は厚く、ＣＭＰに要す
る時間が長くかかる。そのため、ＣＭＰ中にＳＲＯ膜８
７に研磨傷や膜剥がれが多発して、キャパシタの歩留ま
りが著しく低下する。
【００２０】このように従来の技術では、下部キャパシ
タ電極としてのＳＲＯ膜８７の成膜工程およびＣＭＰ工
程で上述したような問題が発生するため、ＢＳＴＯ膜等
の新規なキャパシタ絶縁膜を用いて、高信頼性・高集積
のＤＲＡＭを実用化することは困難である。
タ電極としてのＳＲＯ膜８７の成膜工程およびＣＭＰ工
程で上述したような問題が発生するため、ＢＳＴＯ膜等
の新規なキャパシタ絶縁膜を用いて、高信頼性・高集積
のＤＲＡＭを実用化することは困難である。
【００２１】
【発明が解決しようとする課題】上述の如く、ＳｉＯ2
膜に代わる次世代のキャパシタ絶縁膜として、ＢＳＴＯ
膜等の酸化物膜が注目されている。この種の酸化物膜を
用いる場合、下部キャパシタ電極としてはＳＲＯ膜等の
ＡＢＯ3 型ペロブスカイト型導電性酸化物膜が使用され
る。
膜に代わる次世代のキャパシタ絶縁膜として、ＢＳＴＯ
膜等の酸化物膜が注目されている。この種の酸化物膜を
用いる場合、下部キャパシタ電極としてはＳＲＯ膜等の
ＡＢＯ3 型ペロブスカイト型導電性酸化物膜が使用され
る。
【００２２】このＡＢＯ3 型ペロブスカイト型導電性酸
化物膜は、層間絶縁膜に開口されたヴィアホールの底面
および側面を被覆するように、スパッタ法により全面に
形成する。ヴィアホールのアスペクト比は必要なキャパ
シタ面積を確保するために大きい。
化物膜は、層間絶縁膜に開口されたヴィアホールの底面
および側面を被覆するように、スパッタ法により全面に
形成する。ヴィアホールのアスペクト比は必要なキャパ
シタ面積を確保するために大きい。
【００２３】しかしながら、スパッタ法ではアスペクト
比の高いヴィアホール内に良好な段差被覆性を持つ厚い
ＡＢＯ3 型ペロブスカイト型導電性酸化物膜を形成する
ことができず、キャパシタのリーク電流が増大するなど
素子特性が劣化するという問題がある。
比の高いヴィアホール内に良好な段差被覆性を持つ厚い
ＡＢＯ3 型ペロブスカイト型導電性酸化物膜を形成する
ことができず、キャパシタのリーク電流が増大するなど
素子特性が劣化するという問題がある。
【００２４】また、ヴィアホールの外部の不要な厚いＡ
ＢＯ3 型ペロブスカイト型導電性酸化物膜をＣＭＰによ
り除去する工程で、ＡＢＯ3 型ペロブスカイト型導電性
酸化物膜に研磨傷や膜剥がれが多発して、キャパシタの
歩留まりが著しく低下するという問題がある。
ＢＯ3 型ペロブスカイト型導電性酸化物膜をＣＭＰによ
り除去する工程で、ＡＢＯ3 型ペロブスカイト型導電性
酸化物膜に研磨傷や膜剥がれが多発して、キャパシタの
歩留まりが著しく低下するという問題がある。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子特性や歩留まりの
低下を防止でき、かつ必要なキャパシタ面積を確保でき
る、下部キャパシタ電極としてＡＢＯ3 型ペロブスカイ
ト型導電性酸化物膜を用いたキャパシタを備えた半導体
装置およびその製造方法を提供することにある。
ので、その目的とするところは、素子特性や歩留まりの
低下を防止でき、かつ必要なキャパシタ面積を確保でき
る、下部キャパシタ電極としてＡＢＯ3 型ペロブスカイ
ト型導電性酸化物膜を用いたキャパシタを備えた半導体
装置およびその製造方法を提供することにある。
【００２６】また、本発明の他の目的は、素子特性や歩
留まりの低下を防止でき、かつ必要なキャパシタ面積を
確保できる、下部キャパシタ電極としてＢＯx 膜を用い
たキャパシタを形成することができる半導体装置の製造
方法を提供することにある。
留まりの低下を防止でき、かつ必要なキャパシタ面積を
確保できる、下部キャパシタ電極としてＢＯx 膜を用い
たキャパシタを形成することができる半導体装置の製造
方法を提供することにある。
【００２７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明に係る半導体装置は、半導体基板と、この半
導体基板上に形成された下部キャパシタ電極と、この下
部キャパシタ電極上に形成されたキャパシタ絶縁膜と、
このキャパシタ絶縁膜上に形成された上部キャパシタ電
極とを備え、前記下部キャパシタが、ＡＢＯ3 型導電性
ペロブスカイト酸化物膜およびＢＯx 膜で形成され、か
つ前記ＢＯ x 膜の一部が前記ＡＢＯ3 型導電性ペロブス
カイト酸化物膜の内部に形成され、残りの部分が前記Ａ
ＢＯ3 型導電性ペロブスカイト酸化物膜から突出してい
ることを特徴とする。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明に係る半導体装置は、半導体基板と、この半
導体基板上に形成された下部キャパシタ電極と、この下
部キャパシタ電極上に形成されたキャパシタ絶縁膜と、
このキャパシタ絶縁膜上に形成された上部キャパシタ電
極とを備え、前記下部キャパシタが、ＡＢＯ3 型導電性
ペロブスカイト酸化物膜およびＢＯx 膜で形成され、か
つ前記ＢＯ x 膜の一部が前記ＡＢＯ3 型導電性ペロブス
カイト酸化物膜の内部に形成され、残りの部分が前記Ａ
ＢＯ3 型導電性ペロブスカイト酸化物膜から突出してい
ることを特徴とする。
【００２８】ここで、ＢＯx 膜のＢはＡＢＯ3 型導電性
ペロブスカイト酸化物膜のＢサイトの元素と同じもの、
ｘは正の整数をそれぞれ意味している（以下、同様）。
したがって、ＢＯx 膜はＡＢＯ3 型導電性ペロブスカイ
ト酸化物膜と同様に導電性を有し、下部キャパシタ電極
として用いることに何ら問題はない。
ペロブスカイト酸化物膜のＢサイトの元素と同じもの、
ｘは正の整数をそれぞれ意味している（以下、同様）。
したがって、ＢＯx 膜はＡＢＯ3 型導電性ペロブスカイ
ト酸化物膜と同様に導電性を有し、下部キャパシタ電極
として用いることに何ら問題はない。
【００２９】また、本発明に係る上記半導体装置の製造
方法は、開口部を有する絶縁膜（上記半導体装置の第１
の絶縁膜に相当）を形成する工程と、前記開口部の内部
をＡＢＯ3 型導電性ペロブスカイト酸化物膜で埋め込む
工程と、前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜
に熱処理を施すことによって、ＡＢＯ3 型導電性ペロブ
スカイト酸化物膜およびＢＯx 膜で形成され、かつ前記
ＢＯx 膜の一部が前記ＡＢＯ3 型導電性ペロブスカイト
酸化物膜の内部に形成され、残りの部分が前記ＡＢＯ3
型導電性ペロブスカイト酸化物膜から前記開口部の外に
柱状に突出した下部キャパシタ電極を形成する工程と、
前記下部キャパシタ電極上にキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜上に上部キャパシタ電
極を形成する工程とを有することを特徴とする。
方法は、開口部を有する絶縁膜（上記半導体装置の第１
の絶縁膜に相当）を形成する工程と、前記開口部の内部
をＡＢＯ3 型導電性ペロブスカイト酸化物膜で埋め込む
工程と、前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜
に熱処理を施すことによって、ＡＢＯ3 型導電性ペロブ
スカイト酸化物膜およびＢＯx 膜で形成され、かつ前記
ＢＯx 膜の一部が前記ＡＢＯ3 型導電性ペロブスカイト
酸化物膜の内部に形成され、残りの部分が前記ＡＢＯ3
型導電性ペロブスカイト酸化物膜から前記開口部の外に
柱状に突出した下部キャパシタ電極を形成する工程と、
前記下部キャパシタ電極上にキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜上に上部キャパシタ電
極を形成する工程とを有することを特徴とする。
【００３０】ここで、上記熱処理の温度はＡＢＯ3 型導
電性ペロブスカイト酸化物膜のＢサイトの元素が析出す
る温度以上であり、具体的には例えば７００〜８５０℃
程度である。また、上記熱処理の雰囲気は不活性ガスま
たは還元性ガスであり、具体的には例えばアルゴンガ
ス、窒素ガス、水素ガである。
電性ペロブスカイト酸化物膜のＢサイトの元素が析出す
る温度以上であり、具体的には例えば７００〜８５０℃
程度である。また、上記熱処理の雰囲気は不活性ガスま
たは還元性ガスであり、具体的には例えばアルゴンガ
ス、窒素ガス、水素ガである。
【００３１】上記の如き構成であれば、ＡＢＯ3 型導電
性ペロブスカイト酸化物膜の膜厚が薄く、第１の絶縁膜
の開口部の内部に形成されたＡＢＯ3 型導電性ペロブス
カイト酸化物膜により得られるキャパシタ面積が不十分
でも、ＢＯx 膜のうち、ＡＢＯ3 型導電性ペロブスカイ
ト酸化物膜から前記開口部の外に突出している部分によ
り、必要なキャパシタ面積を確保できる。
性ペロブスカイト酸化物膜の膜厚が薄く、第１の絶縁膜
の開口部の内部に形成されたＡＢＯ3 型導電性ペロブス
カイト酸化物膜により得られるキャパシタ面積が不十分
でも、ＢＯx 膜のうち、ＡＢＯ3 型導電性ペロブスカイ
ト酸化物膜から前記開口部の外に突出している部分によ
り、必要なキャパシタ面積を確保できる。
【００３２】さらに、ＡＢＯ3 型導電性ペロブスカイト
酸化物膜の膜厚が薄くて済むことから、その開口部のア
スペクト比を小さくできる。具体的には１以下にでき
る。このようにアスペクト比が小さければ、スパッタ法
により開口部内に良好な段差被覆性を有するＡＢＯ3 型
導電性ペロブスカイト酸化物膜を形成でき、キャパシタ
のリーク電流が増大するなど素子特性の劣化を防止でき
る。
酸化物膜の膜厚が薄くて済むことから、その開口部のア
スペクト比を小さくできる。具体的には１以下にでき
る。このようにアスペクト比が小さければ、スパッタ法
により開口部内に良好な段差被覆性を有するＡＢＯ3 型
導電性ペロブスカイト酸化物膜を形成でき、キャパシタ
のリーク電流が増大するなど素子特性の劣化を防止でき
る。
【００３３】さらにまた、ＡＢＯ3 型導電性ペロブスカ
イト酸化物膜の膜厚が薄くて済むことから、開口部の外
部の不要なＡＢＯ3 型ペロブスカイト型導電性酸化物膜
をＣＭＰにより除去する工程における、ＡＢＯ3 型ペロ
ブスカイト型導電性酸化物膜の研磨傷や膜剥がれを抑制
でき、歩留まりの低下を防止できるようになる。
イト酸化物膜の膜厚が薄くて済むことから、開口部の外
部の不要なＡＢＯ3 型ペロブスカイト型導電性酸化物膜
をＣＭＰにより除去する工程における、ＡＢＯ3 型ペロ
ブスカイト型導電性酸化物膜の研磨傷や膜剥がれを抑制
でき、歩留まりの低下を防止できるようになる。
【００３４】また、本発明に係る他の半導体装置の製造
方法は、表面に凹部を有する絶縁膜を形成する工程と、
前記凹部の内部を導電膜で埋め込む工程と、前記絶縁膜
および前記導電膜上にＡＢＯ3 型導電性ペロブスカイト
酸化物膜を形成する工程と、前記ＡＢＯ3 型導電性ペロ
ブスカイト酸化物膜に熱処理を施すことによって、前記
導電膜と接続し、かつ前記ＡＢＯ3 型導電性ペロブスカ
イト酸化物膜から突出した第１のＢＯx 膜と、前記導電
膜および前記絶縁膜と接続せず、かつ前記ＡＢＯ3 型導
電性ペロブスカイト酸化物膜から突出した第２のＢＯx
膜とを形成する工程と、前記ＡＢＯ3 型導電性ペロブス
カイト酸化物膜および前記第２のＢＯx膜を除去し、前
記第１のＢＯx 膜からなる下部キャパシタ電極を形成す
る工程と、前記下部キャパシタ電極上にキャパシタ絶縁
膜を形成する工程と、前記キャパシタ絶縁膜上に上部キ
ャパシタ電極を形成する工程とを有することを特徴とす
る。
方法は、表面に凹部を有する絶縁膜を形成する工程と、
前記凹部の内部を導電膜で埋め込む工程と、前記絶縁膜
および前記導電膜上にＡＢＯ3 型導電性ペロブスカイト
酸化物膜を形成する工程と、前記ＡＢＯ3 型導電性ペロ
ブスカイト酸化物膜に熱処理を施すことによって、前記
導電膜と接続し、かつ前記ＡＢＯ3 型導電性ペロブスカ
イト酸化物膜から突出した第１のＢＯx 膜と、前記導電
膜および前記絶縁膜と接続せず、かつ前記ＡＢＯ3 型導
電性ペロブスカイト酸化物膜から突出した第２のＢＯx
膜とを形成する工程と、前記ＡＢＯ3 型導電性ペロブス
カイト酸化物膜および前記第２のＢＯx膜を除去し、前
記第１のＢＯx 膜からなる下部キャパシタ電極を形成す
る工程と、前記下部キャパシタ電極上にキャパシタ絶縁
膜を形成する工程と、前記キャパシタ絶縁膜上に上部キ
ャパシタ電極を形成する工程とを有することを特徴とす
る。
【００３５】上記の如き構成であれば、ＡＢＯ3 型導電
性ペロブスカイト酸化物膜に熱処理を施すことによっ
て、前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜から
突出したＢＯx 膜、すなわち必要なキャパシタ面積を確
保するために必要な立体形状のＢＯx 膜を得ることがで
きる。
性ペロブスカイト酸化物膜に熱処理を施すことによっ
て、前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜から
突出したＢＯx 膜、すなわち必要なキャパシタ面積を確
保するために必要な立体形状のＢＯx 膜を得ることがで
きる。
【００３６】ここで、開口部の内部に埋め込まれた導電
膜は成長核として利用できるため、導電膜上には必ずそ
れと接続したＢＯx 膜を形成できる。ＢＯx 膜は導電膜
上以外の領域にも形成されるが、上記ＢＯx 膜は絶縁膜
と接続しないので、言い換えれば、ＡＢＯ3 型導電性ペ
ロブスカイト酸化物膜を貫通せず、ＡＢＯ3 型導電性ペ
ロブスカイト酸化物膜内に植め込まれた形で形成され
る。したがって、ＡＢＯ 3 型導電性ペロブスカイト酸化
物膜を除去すれば、下部キャパシタ電極として必要な導
電膜上のＢＯx 膜のみが残る。
膜は成長核として利用できるため、導電膜上には必ずそ
れと接続したＢＯx 膜を形成できる。ＢＯx 膜は導電膜
上以外の領域にも形成されるが、上記ＢＯx 膜は絶縁膜
と接続しないので、言い換えれば、ＡＢＯ3 型導電性ペ
ロブスカイト酸化物膜を貫通せず、ＡＢＯ3 型導電性ペ
ロブスカイト酸化物膜内に植め込まれた形で形成され
る。したがって、ＡＢＯ 3 型導電性ペロブスカイト酸化
物膜を除去すれば、下部キャパシタ電極として必要な導
電膜上のＢＯx 膜のみが残る。
【００３７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００３９】（第１の実施形態）図１〜図３は、本発明
の第１の実施形態に係るＤＲＡＭのメモリセルの製造方
法を示す工程断面図である。本実施形態ではキャパシタ
絶縁膜にＢＳＴＯ膜を用いた場合について説明する。
の第１の実施形態に係るＤＲＡＭのメモリセルの製造方
法を示す工程断面図である。本実施形態ではキャパシタ
絶縁膜にＢＳＴＯ膜を用いた場合について説明する。
【００４０】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１の表面にＳＴＩ（Shallow Trench Isolatio
n）のための素子分離絶縁膜２を埋込み形成し、続いて
ゲート絶縁膜３、ゲート電極（ワード線）４、ｎ+ 型ド
レイン拡散層５、ｎ+ 型ソース拡散層６を形成する。こ
こでは、ｎチャネルタイプのＭＯＳトランジスタを形成
しているが、ｐチャネルタイプのＭＯＳトランジスタの
場合には導電型を逆にすればよい。
コン基板１の表面にＳＴＩ（Shallow Trench Isolatio
n）のための素子分離絶縁膜２を埋込み形成し、続いて
ゲート絶縁膜３、ゲート電極（ワード線）４、ｎ+ 型ド
レイン拡散層５、ｎ+ 型ソース拡散層６を形成する。こ
こでは、ｎチャネルタイプのＭＯＳトランジスタを形成
しているが、ｐチャネルタイプのＭＯＳトランジスタの
場合には導電型を逆にすればよい。
【００４１】次に図１（ｂ）に示すように、全面にＴＥ
ＯＳ膜（層間絶縁膜）７を形成し、このＴＥＯＳ膜７に
第１のコンタクトホール８を開口し、ｎ+ 型ドレイン拡
散層５に接続するビット線９を形成する。この後、全面
にＴＥＯＳ膜（層間絶縁膜）１０、ＳｉＮ膜（層間絶縁
膜）１１を順次堆積する。これらの層間絶縁膜７，１
０，１１は上述した膜に限定されるものではない。
ＯＳ膜（層間絶縁膜）７を形成し、このＴＥＯＳ膜７に
第１のコンタクトホール８を開口し、ｎ+ 型ドレイン拡
散層５に接続するビット線９を形成する。この後、全面
にＴＥＯＳ膜（層間絶縁膜）１０、ＳｉＮ膜（層間絶縁
膜）１１を順次堆積する。これらの層間絶縁膜７，１
０，１１は上述した膜に限定されるものではない。
【００４２】次に図１（ｃ）に示すように、ＴＥＯＳ膜
１０およびＳｉＮ膜１１に第２のコンタクトホール１２
を開口した後、プラグ１３となる多結晶シリコン膜をコ
ンタクトホールの深さよりも厚く堆積し、この多結晶シ
リコン膜を全面エッチングして、ｎ+ 型ソース拡散層６
と接続するプラグ１３を形成する。このとき、プラグ１
３の上面をＴＥＯＳ膜１０の表面よりも低くする。
１０およびＳｉＮ膜１１に第２のコンタクトホール１２
を開口した後、プラグ１３となる多結晶シリコン膜をコ
ンタクトホールの深さよりも厚く堆積し、この多結晶シ
リコン膜を全面エッチングして、ｎ+ 型ソース拡散層６
と接続するプラグ１３を形成する。このとき、プラグ１
３の上面をＴＥＯＳ膜１０の表面よりも低くする。
【００４３】次に図２（ｄ）に示すように、第２のコン
タクトホール１２のプラグ１３で埋め込まれていない部
分を拡散防止膜（ＴｉＮ膜）１４で埋め込んだ後、全面
に厚さ１００ｎｍのＴＥＯＳ膜（層間絶縁膜）１５を堆
積する。この層間絶縁膜１５はＴＥＯＳ膜に限定される
ものではない。
タクトホール１２のプラグ１３で埋め込まれていない部
分を拡散防止膜（ＴｉＮ膜）１４で埋め込んだ後、全面
に厚さ１００ｎｍのＴＥＯＳ膜（層間絶縁膜）１５を堆
積する。この層間絶縁膜１５はＴＥＯＳ膜に限定される
ものではない。
【００４４】次に図２（ｅ）に示すように、拡散防止膜
１４に対してのアスペクト比が０．８のヴィアホール１
６をＴＥＯＳ膜１５に開口した後、スパッタ法により、
ヴィアホール１６の内部を埋め込むように全面にＳＲＯ
膜１７を堆積する。
１４に対してのアスペクト比が０．８のヴィアホール１
６をＴＥＯＳ膜１５に開口した後、スパッタ法により、
ヴィアホール１６の内部を埋め込むように全面にＳＲＯ
膜１７を堆積する。
【００４５】このとき、ヴィアホール１６のアスペクト
比は０．８と小さいため、スパッタ法を用いてもＳＲＯ
膜１７の埋込み形状は良好なものとなる。ここでは、ア
スペクト比を０．８としたが１以下であれば同様に良好
な埋込み形状が得られる。
比は０．８と小さいため、スパッタ法を用いてもＳＲＯ
膜１７の埋込み形状は良好なものとなる。ここでは、ア
スペクト比を０．８としたが１以下であれば同様に良好
な埋込み形状が得られる。
【００４６】次に図２（ｆ）に示すように、ＴＥＯＳ膜
１５上のＳＲＯ膜１７をＣＭＰにより除去する。この工
程は、ＳＲＯ膜１７の厚さが１００ｎｍと薄いため、研
磨傷や膜剥がれは抑制される。なお、研磨傷等は多少残
るが、次工程の熱処理によって改善され問題はない。
１５上のＳＲＯ膜１７をＣＭＰにより除去する。この工
程は、ＳＲＯ膜１７の厚さが１００ｎｍと薄いため、研
磨傷や膜剥がれは抑制される。なお、研磨傷等は多少残
るが、次工程の熱処理によって改善され問題はない。
【００４７】次に図３（ｇ）に示すように、アルゴンガ
ス雰囲気中で７５０℃、３０分の熱処理を行って、ＳＲ
Ｏ膜１７をＳＲＯ膜１７’と底部がＳＲＯ膜１７中に埋
まっている柱状のＲｕＯ2 膜１８とからなる立体形状の
複合膜（以下、ＳＲＯ・ＲｕＯ2 複合膜という）１９に
変える。この様子を図４の断面ＳＥＭ写真にて示す。ま
た、熱処理後のＳＲＯ・ＲｕＯ2 複合膜１９をＸ線回折
で見ると、図５に示すように、ＳＲＯのピークとＲｕＯ
2 のピークが見られる。
ス雰囲気中で７５０℃、３０分の熱処理を行って、ＳＲ
Ｏ膜１７をＳＲＯ膜１７’と底部がＳＲＯ膜１７中に埋
まっている柱状のＲｕＯ2 膜１８とからなる立体形状の
複合膜（以下、ＳＲＯ・ＲｕＯ2 複合膜という）１９に
変える。この様子を図４の断面ＳＥＭ写真にて示す。ま
た、熱処理後のＳＲＯ・ＲｕＯ2 複合膜１９をＸ線回折
で見ると、図５に示すように、ＳＲＯのピークとＲｕＯ
2 のピークが見られる。
【００４８】このようなＳＲＯ・ＲｕＯ2 複合膜が得ら
れる理由は、上記熱処理によって、ＳＲＯ膜１７の一部
が分解し、その分解物中のＳｒがＴＥＯＳ膜１５中に拡
散もしくはＴＥＯＳ膜１５と反応を起こして吸収され、
残った分解物中のＲｕＯ2 が柱状に析出するからだと考
えられる。したがって、熱処理の温度は７５０℃に限定
されるものではなく、Ｒｕが析出する温度以上であれば
良い。ここでは、熱処理をアルゴンガス雰囲気中で行っ
たが、他の不活性ガス雰囲気中、または還元性ガス雰囲
気中で行うことも可能である。
れる理由は、上記熱処理によって、ＳＲＯ膜１７の一部
が分解し、その分解物中のＳｒがＴＥＯＳ膜１５中に拡
散もしくはＴＥＯＳ膜１５と反応を起こして吸収され、
残った分解物中のＲｕＯ2 が柱状に析出するからだと考
えられる。したがって、熱処理の温度は７５０℃に限定
されるものではなく、Ｒｕが析出する温度以上であれば
良い。ここでは、熱処理をアルゴンガス雰囲気中で行っ
たが、他の不活性ガス雰囲気中、または還元性ガス雰囲
気中で行うことも可能である。
【００４９】本実施形態では、このようなＳＲＯ・Ｒｕ
Ｏ2 複合膜１９を下部キャパシタ電極に用いる。ここ
で、ＲｕＯ2 膜はＳＲＯ膜と同様に導電性を有し、しか
もＳＲＯ膜よりも抵抗は低いので電極として有効に使用
することができる。さらに、ＲｕＯ2 膜はＳＲＯ膜と同
様にＢＳＴＯ膜等の誘電体膜における酸素欠損を補償す
る効果を有する。したがって、ＳＲＯ・ＲｕＯ2 複合膜
１９を構成するＲｕＯ2膜１８は電極として何ら問題は
ない。
Ｏ2 複合膜１９を下部キャパシタ電極に用いる。ここ
で、ＲｕＯ2 膜はＳＲＯ膜と同様に導電性を有し、しか
もＳＲＯ膜よりも抵抗は低いので電極として有効に使用
することができる。さらに、ＲｕＯ2 膜はＳＲＯ膜と同
様にＢＳＴＯ膜等の誘電体膜における酸素欠損を補償す
る効果を有する。したがって、ＳＲＯ・ＲｕＯ2 複合膜
１９を構成するＲｕＯ2膜１８は電極として何ら問題は
ない。
【００５０】ここで、ＴＥＯＳ膜１５の膜厚が薄く、ヴ
ィアホール１８のアスペクト比が小さいことから、ヴィ
アホール１８内のＳＲＯ膜１７’により得られるキャパ
シタ面積だけでは不十分である。
ィアホール１８のアスペクト比が小さいことから、ヴィ
アホール１８内のＳＲＯ膜１７’により得られるキャパ
シタ面積だけでは不十分である。
【００５１】しかし、本実施形態の場合、下部キャパシ
タ電極はＳＲＯ膜１７’だけではなく、ＲｕＯ2 膜１８
のうち、ＳＲＯ膜１７からヴィアホール１８の外に柱状
に突出している部分もキャパシタ電極として使用でき
る。したがって、それらの合計面積により必要なキャパ
シタ面積を確保できる。具体的には、ＴＥＯＳ膜１５の
膜厚を従来と同じ厚さに、ヴィアホール１８のアスペク
トを２とした場合と同様のキャパシタ面積を得ることが
できる。
タ電極はＳＲＯ膜１７’だけではなく、ＲｕＯ2 膜１８
のうち、ＳＲＯ膜１７からヴィアホール１８の外に柱状
に突出している部分もキャパシタ電極として使用でき
る。したがって、それらの合計面積により必要なキャパ
シタ面積を確保できる。具体的には、ＴＥＯＳ膜１５の
膜厚を従来と同じ厚さに、ヴィアホール１８のアスペク
トを２とした場合と同様のキャパシタ面積を得ることが
できる。
【００５２】しかも、立体形状の下部キャパシタ電極と
してのＳＲＯ・ＲｕＯ2 複合膜１９の形成方法は、従来
の平面的な下部キャパシタ電極（ＳＲＯ膜１７）を形成
する工程にアニール工程を追加するという簡単な方法で
ある。
してのＳＲＯ・ＲｕＯ2 複合膜１９の形成方法は、従来
の平面的な下部キャパシタ電極（ＳＲＯ膜１７）を形成
する工程にアニール工程を追加するという簡単な方法で
ある。
【００５３】最後に、図３（ｈ）に示すように、キャパ
シタ絶縁膜としての厚さ３０ｎｍのＢＳＴＯ膜２０、上
部キャパシタ電極としての厚さ１００ｎｍのＳＲＯ膜２
１を順次形成して、ＤＲＡＭのメモリセルが完成する。
ＢＳＴＯ膜２０はＭＯＣＶＤ法により形成し、ＳＲＯ膜
２１はスパッタ法により形成する。
シタ絶縁膜としての厚さ３０ｎｍのＢＳＴＯ膜２０、上
部キャパシタ電極としての厚さ１００ｎｍのＳＲＯ膜２
１を順次形成して、ＤＲＡＭのメモリセルが完成する。
ＢＳＴＯ膜２０はＭＯＣＶＤ法により形成し、ＳＲＯ膜
２１はスパッタ法により形成する。
【００５４】以上述べたように本実施形態によれば、下
部キャパシタ電極としてＡＢＯ3 型ペロブスカイト型導
電性酸化物膜を用いた場合における従来の問題を解決で
き、これによりＳｉＯ2 膜に代わる次世代のキャパシタ
絶縁膜であるＢＳＴＯ膜を有効に利用できるようにな
り、もってＤＲＡＭのさらなる高集積化を実現すること
が可能となる。
部キャパシタ電極としてＡＢＯ3 型ペロブスカイト型導
電性酸化物膜を用いた場合における従来の問題を解決で
き、これによりＳｉＯ2 膜に代わる次世代のキャパシタ
絶縁膜であるＢＳＴＯ膜を有効に利用できるようにな
り、もってＤＲＡＭのさらなる高集積化を実現すること
が可能となる。
【００５５】なお、本実施形態では、ＳＲＯ膜１７をア
ルゴン雰囲気中で熱処理することによって、ＳＲＯ膜１
７からＲｕＯ2 が柱状に析出してなるＳＲＯ・ＲｕＯ2
複合膜１９を形成し、これを下部キャパシタ電極として
用いたが、熱処理雰囲気を酸化性雰囲気にすることで、
内部にＲｕＯ2 が点在したＳＲＯ膜を形成することがで
きる。
ルゴン雰囲気中で熱処理することによって、ＳＲＯ膜１
７からＲｕＯ2 が柱状に析出してなるＳＲＯ・ＲｕＯ2
複合膜１９を形成し、これを下部キャパシタ電極として
用いたが、熱処理雰囲気を酸化性雰囲気にすることで、
内部にＲｕＯ2 が点在したＳＲＯ膜を形成することがで
きる。
【００５６】このようなＳＲＯ膜も下部キャパシタ電極
として用いることも可能である。この場合、ＤＲＡＭの
プロセスは、図８および図９に示した従来のプロセスに
準じる。この従来のプロセスは、必要なキャパシタ面積
の確保が困難であるという問題はあるが、内部にＲｕＯ
2 が点在したＳＲＯ膜を下部キャパシタ電極としている
ため、組成ずれの問題は軽減される。
として用いることも可能である。この場合、ＤＲＡＭの
プロセスは、図８および図９に示した従来のプロセスに
準じる。この従来のプロセスは、必要なキャパシタ面積
の確保が困難であるという問題はあるが、内部にＲｕＯ
2 が点在したＳＲＯ膜を下部キャパシタ電極としている
ため、組成ずれの問題は軽減される。
【００５７】この発明の骨子は、「半導体基板と、この
半導体基板上に形成された開口部を有する第１の絶縁膜
と、ＡＢＯ3 型導電性ペロブスカイト酸化物膜およびＢ
Ｏx膜（ｘは正の整数）で形成された下部キャパシタ電
極であって、前記ＡＢＯ3 型導電性ペロブスカイト酸化
物膜は前記開口部の内部に形成され、かつ前記ＢＯx膜
は前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜の内部
に点在して形成されている下部キャパシタと、この下部
キャパシタ電極上に形成されたキャパシタ絶縁膜と、こ
のキャパシタ絶縁膜上に形成された上部キャパシタ電極
とを具備してなることを特徴とする半導体装置。」であ
る。
半導体基板上に形成された開口部を有する第１の絶縁膜
と、ＡＢＯ3 型導電性ペロブスカイト酸化物膜およびＢ
Ｏx膜（ｘは正の整数）で形成された下部キャパシタ電
極であって、前記ＡＢＯ3 型導電性ペロブスカイト酸化
物膜は前記開口部の内部に形成され、かつ前記ＢＯx膜
は前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜の内部
に点在して形成されている下部キャパシタと、この下部
キャパシタ電極上に形成されたキャパシタ絶縁膜と、こ
のキャパシタ絶縁膜上に形成された上部キャパシタ電極
とを具備してなることを特徴とする半導体装置。」であ
る。
【００５８】（第２の実施形態）図６および図７は、本
発明の第２の実施形態に係るＤＲＡＭのメモリセルの製
造方法を示す工程断面図である。本実施例では、ＳＲＯ
膜の熱処理温度が高い場合について説明する。なお、図
１〜図３と対応する部分には図１〜図３と同一符号を付
してあり、詳細な説明は省略する。
発明の第２の実施形態に係るＤＲＡＭのメモリセルの製
造方法を示す工程断面図である。本実施例では、ＳＲＯ
膜の熱処理温度が高い場合について説明する。なお、図
１〜図３と対応する部分には図１〜図３と同一符号を付
してあり、詳細な説明は省略する。
【００５９】まず、第１の実施形態で説明した図１
（ａ）〜図１（ｃ）の工程を行う。
（ａ）〜図１（ｃ）の工程を行う。
【００６０】次に図６（ａ）に示すように、第２のコン
タクトホール１２のプラグ１３で埋め込まれていない部
分に拡散防止膜（ＴｉＮ膜）１４、核生成を促進するた
めのＲｕ膜２２を順次形成して、第２のコンタクトホー
ル１３の内部を埋め込む。このとき、Ｒｕ膜２２の表面
は酸化され、その表面には図示しないＲｕＯ2 膜（導電
性膜）が形成される。次に同図（ａ）に示すように、全
面にＳＲＯ膜２３を形成する。
タクトホール１２のプラグ１３で埋め込まれていない部
分に拡散防止膜（ＴｉＮ膜）１４、核生成を促進するた
めのＲｕ膜２２を順次形成して、第２のコンタクトホー
ル１３の内部を埋め込む。このとき、Ｒｕ膜２２の表面
は酸化され、その表面には図示しないＲｕＯ2 膜（導電
性膜）が形成される。次に同図（ａ）に示すように、全
面にＳＲＯ膜２３を形成する。
【００６１】次に図６（ｂ）に示すように、不活性雰囲
気中で７５０℃、３０分の熱処理を行って、ＳＲＯ膜２
３をＳＲＯ膜２３’と柱状の第１のＲｕＯ2 膜２４1 と
柱状の第２の２４2 との複合膜（ＳＲＯ・ＲｕＯ2 複合
膜）２５に変える。
気中で７５０℃、３０分の熱処理を行って、ＳＲＯ膜２
３をＳＲＯ膜２３’と柱状の第１のＲｕＯ2 膜２４1 と
柱状の第２の２４2 との複合膜（ＳＲＯ・ＲｕＯ2 複合
膜）２５に変える。
【００６２】ここで、ＲｕＯ2 膜２４1 はＲｕ膜２２の
表面に存在する図示しないＲｕＯ2膜を核にして形成さ
れたものである。すなわち、ＲｕＯ2 膜２４1 の底部は
ＳＲＯ膜２３’を介さずにＲｕ膜２２とコンタクトす
る。一方、ＴＥＯＳ膜１５上にも柱状のＲｕＯ2 膜２４
2 が形成されるが、この柱状のＲｕＯ2 膜２４2 の底部
はＴＥＯＳ膜１５とは接しておらず、それらの間には厚
さ２０ｎｍ程度のＳＲＯ膜２３’が存在する。すなわ
ち、柱状のＲｕＯ2 膜２４2 はＳＲＯ膜２３’内に植め
込まれた形で形成される。
表面に存在する図示しないＲｕＯ2膜を核にして形成さ
れたものである。すなわち、ＲｕＯ2 膜２４1 の底部は
ＳＲＯ膜２３’を介さずにＲｕ膜２２とコンタクトす
る。一方、ＴＥＯＳ膜１５上にも柱状のＲｕＯ2 膜２４
2 が形成されるが、この柱状のＲｕＯ2 膜２４2 の底部
はＴＥＯＳ膜１５とは接しておらず、それらの間には厚
さ２０ｎｍ程度のＳＲＯ膜２３’が存在する。すなわ
ち、柱状のＲｕＯ2 膜２４2 はＳＲＯ膜２３’内に植め
込まれた形で形成される。
【００６３】次に図７（ｃ）に示すように、Ｏ3 水を用
いた水洗処理（ウエットエッチング）によりＳＲＯ・Ｒ
ｕＯ2 複合膜２５のＳＲＯ膜２３’を溶解して除去す
る。
いた水洗処理（ウエットエッチング）によりＳＲＯ・Ｒ
ｕＯ2 複合膜２５のＳＲＯ膜２３’を溶解して除去す
る。
【００６４】このとき、柱状のＲｕＯ2 膜２４2 はＳＲ
Ｏ膜２３’内に植え込まれた形で形成されたものなの
で、柱状のＲｕＯ2 膜２４2 はＳＲＯ膜２３’が除去さ
れるのと同時に除去される。その結果、同図（ｃ）に示
すように、Ｒｕ膜２２上の柱状のＲｕＯ2 膜２４1 のみ
が残る。
Ｏ膜２３’内に植え込まれた形で形成されたものなの
で、柱状のＲｕＯ2 膜２４2 はＳＲＯ膜２３’が除去さ
れるのと同時に除去される。その結果、同図（ｃ）に示
すように、Ｒｕ膜２２上の柱状のＲｕＯ2 膜２４1 のみ
が残る。
【００６５】この柱状のＲｕＯ2 膜２４1 は、第１の実
施形態の柱状のＲｕＯ2 膜１８と同様に、必要なキャパ
シタ面積を確保できる立体形状の下部キャパシタ電極と
して使用される。
施形態の柱状のＲｕＯ2 膜１８と同様に、必要なキャパ
シタ面積を確保できる立体形状の下部キャパシタ電極と
して使用される。
【００６６】最後に、図７（ｄ）に示すように、キャパ
シタ絶縁膜としてのＢＳＴＯ膜２０および上部キャパシ
タ電極としてのＳＲＯ膜２１を順次形成して、ＤＲＡＭ
のメモリセルが完成する。
シタ絶縁膜としてのＢＳＴＯ膜２０および上部キャパシ
タ電極としてのＳＲＯ膜２１を順次形成して、ＤＲＡＭ
のメモリセルが完成する。
【００６７】以上述べたように本実施形態によれば、Ｓ
ＲＯ膜２３を熱処理してＳＲＯ・ＲｕＯ2 複合膜２５を
形成し、このＳＲＯ・ＲｕＯ2 複合膜２５のうち下部キ
ャパシタ電極として使用しない柱状のＲｕＯ2 膜２４2
およびＳＲＯ膜２３’をウエットエッチングにより除去
することにより、アスペクト比の大きい開口部の内部に
下部キャパシタ電極をスパッタ法およびＣＭＰを用いて
埋込み形成する必要がなくなる。
ＲＯ膜２３を熱処理してＳＲＯ・ＲｕＯ2 複合膜２５を
形成し、このＳＲＯ・ＲｕＯ2 複合膜２５のうち下部キ
ャパシタ電極として使用しない柱状のＲｕＯ2 膜２４2
およびＳＲＯ膜２３’をウエットエッチングにより除去
することにより、アスペクト比の大きい開口部の内部に
下部キャパシタ電極をスパッタ法およびＣＭＰを用いて
埋込み形成する必要がなくなる。
【００６８】したがって、本発明によれば、従来の問題
を解決でき、これによりＳｉＯ2 膜に代わる次世代のキ
ャパシタ絶縁膜であるＢＳＴＯ膜を有効に利用できるよ
うになり、もってＤＲＡＭのさらなる高集積化を実現す
ることが可能となる。
を解決でき、これによりＳｉＯ2 膜に代わる次世代のキ
ャパシタ絶縁膜であるＢＳＴＯ膜を有効に利用できるよ
うになり、もってＤＲＡＭのさらなる高集積化を実現す
ることが可能となる。
【００６９】なお、本実施形態では、Ｒｕ膜２２の表面
に形成されたＲｕＯ2 膜を核にしてＳＲＯ膜２３中のＲ
ｕＯ2 を析出させて柱状のＲｕＯ2 膜２４1 を形成した
が、核となり得る膜であればＲｕＯ2 膜以外の膜を使用
しても良い。
に形成されたＲｕＯ2 膜を核にしてＳＲＯ膜２３中のＲ
ｕＯ2 を析出させて柱状のＲｕＯ2 膜２４1 を形成した
が、核となり得る膜であればＲｕＯ2 膜以外の膜を使用
しても良い。
【００７０】また、レーザーや電子線などのエネルギー
ビームで、Ｒｕ膜２２上のＳＲＯ膜２３の表面を局所的
に加熱することで、ＲｕＯ2 膜２４2 を形成せず、Ｒｕ
Ｏ2膜２４1 のみを形成することも可能である。
ビームで、Ｒｕ膜２２上のＳＲＯ膜２３の表面を局所的
に加熱することで、ＲｕＯ2 膜２４2 を形成せず、Ｒｕ
Ｏ2膜２４1 のみを形成することも可能である。
【００７１】以上、本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
い。
が、本発明はこれらの実施形態に限定されるものではな
い。
【００７２】例えば、下部キャパシタ電極、ならびにキ
ャパシタ絶縁膜は上述した膜に限定されるものではな
い。本発明において使用可能な代表的な膜を以上述べた
ものを含めてまとめて列挙すれば以下の通りである。
ャパシタ絶縁膜は上述した膜に限定されるものではな
い。本発明において使用可能な代表的な膜を以上述べた
ものを含めてまとめて列挙すれば以下の通りである。
【００７３】すなわち、下部キャパシタ電極としては、
ＡサイトにＫ、Ｎａ、Ｂａ、Ｓｒ、Ｂｉ、Ｐｂ、Ｔｌ、
Ｌａ、Ｇｄ、Ｙ、ＮｂおよびＣａの少なくとも一つを含
み、ＢサイトにＴａ、Ｎｂ、Ｍｎ、Ｆｅ、Ａｌ、Ｓｎ、
Ｔｉ、Ｎｉ、Ｇａ、Ｍｇ、Ｒｕ、Ｃｏ、ＶおよびＣｒの
少なくとも一つを含むＡＢＯ3 型導電性ペロブスカイト
酸化物膜が使用可能である。また、キャパシタ絶縁膜と
しては、Ｂａy Ｓｒ1- y ＴｉＯ3 膜（ｙは正の整数）ま
たはＰｂ（Ｚｒ1-z Ｔｉz ）Ｏ3 膜（ｚは正の整数）が
使用可能である。
ＡサイトにＫ、Ｎａ、Ｂａ、Ｓｒ、Ｂｉ、Ｐｂ、Ｔｌ、
Ｌａ、Ｇｄ、Ｙ、ＮｂおよびＣａの少なくとも一つを含
み、ＢサイトにＴａ、Ｎｂ、Ｍｎ、Ｆｅ、Ａｌ、Ｓｎ、
Ｔｉ、Ｎｉ、Ｇａ、Ｍｇ、Ｒｕ、Ｃｏ、ＶおよびＣｒの
少なくとも一つを含むＡＢＯ3 型導電性ペロブスカイト
酸化物膜が使用可能である。また、キャパシタ絶縁膜と
しては、Ｂａy Ｓｒ1- y ＴｉＯ3 膜（ｙは正の整数）ま
たはＰｂ（Ｚｒ1-z Ｔｉz ）Ｏ3 膜（ｚは正の整数）が
使用可能である。
【００７４】また、上記実施形態では、上部キャパシタ
電極として下部キャパシタ電極と同じ種類の膜を用いた
が、別の種類の膜を用いても良い。
電極として下部キャパシタ電極と同じ種類の膜を用いた
が、別の種類の膜を用いても良い。
【００７５】また、上記実施形態では、ＤＲＡＭのキャ
パシタの場合について説明したが、本発明は他の半導体
デバイスに使用されるキャパシタにも適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
パシタの場合について説明したが、本発明は他の半導体
デバイスに使用されるキャパシタにも適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【００７６】
【発明の効果】以上詳説したように本発明によれば、素
子特性や歩留まりの低下を防止でき、かつ必要なキャパ
シタ面積を確保できる、下部キャパシタ電極としてＡＢ
Ｏ3 型ペロブスカイト型導電性酸化物膜またはＢＯx 膜
を用いたキャパシタを実現できるようになる。
子特性や歩留まりの低下を防止でき、かつ必要なキャパ
シタ面積を確保できる、下部キャパシタ電極としてＡＢ
Ｏ3 型ペロブスカイト型導電性酸化物膜またはＢＯx 膜
を用いたキャパシタを実現できるようになる。
【図１】本発明の第１の実施形態に係るＤＲＡＭのメモ
リセルの製造方法を示す工程断面図
リセルの製造方法を示す工程断面図
【図２】図１に続く同メモリセルの製造方法を示す工程
断面図
断面図
【図３】図２に続く同メモリセルの製造方法を示す工程
断面図
断面図
【図４】ＳＲＯ・ＲｕＯ2 複合膜を示す顕微鏡写真（Ｓ
ＥＭ写真）
ＥＭ写真）
【図５】ＳＲＯ・ＲｕＯ2 複合膜をＸ線回折で分析した
結果を示す図
結果を示す図
【図６】本発明の第２の実施形態に係るＤＲＡＭのメモ
リセルの製造方法を示す工程断面図
リセルの製造方法を示す工程断面図
【図７】図６に続く同メモリセルの製造方法を示す工程
断面図
断面図
【図８】従来のＤＲＡＭのメモリセルのキャパシタの形
成方法を示す工程断面図
成方法を示す工程断面図
【図９】図８に続く同メモリセルの製造方法を示す工程
断面図
断面図
【図１０】アスペクト比が高い開口部内に形成されたス
パッタ膜の段差形状を示す図
パッタ膜の段差形状を示す図
１…ｐ型シリコン基板 ２…素子分離絶縁膜 ３…ゲート絶縁膜 ４…ゲート電極（ワード線） ５…ｎ+ 型ドレイン拡散層 ６…ｎ+ 型ソース拡散層 ７…ＴＥＯＳ膜（第２の絶縁膜） ８…第１のコンタクトホール ９…ビット線 １０…ＴＥＯＳ膜（第２の絶縁膜） １１…ＳｉＮ膜（第２の絶縁膜） １２…第２のコンタクトホール １３…プラグ １４…ＴｉＮ膜（拡散防止膜） １５…ＴＥＯＳ膜（第１の絶縁膜） １６…ヴィアホール １７，１７’…ＳＲＯ膜 １８…ＲｕＯ2 膜 １９…ＳＲＯ・ＲｕＯ2 複合膜（下部キャパシタ電極） ２０…ＢＳＴＯ膜（キャパシタ絶縁膜） ２１…ＳＲＯ膜（上部キャパシタ電極） ２２…Ｒｕ膜 ２３…ＳＲＯ膜 ２４1 …第１のＲｕＯ2 膜（下部キャパシタ電極） ２４2 …第２のＲｕＯ2 膜 ２５…ＳＲＯ・ＲｕＯ2 複合膜
Claims (11)
- 【請求項１】半導体基板と、 この半導体基板上に形成された開口部を有する第１の絶
縁膜と、 ＡＢＯ3 型導電性ペロブスカイト酸化物膜およびＢＯx
膜（ｘは正の整数）で形成された下部キャパシタ電極で
あって、前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜
は前記開口部の内部に形成され、かつ前記ＢＯx 膜はそ
の一部が前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜
の内部に形成され、残りの部分が前記ＡＢＯ3 型導電性
ペロブスカイト酸化物膜から前記開口部の外に突出して
いる下部キャパシタと、 この下部キャパシタ電極上に形成されたキャパシタ絶縁
膜と、 このキャパシタ絶縁膜上に形成された上部キャパシタ電
極とを具備してなることを特徴とする半導体装置。 - 【請求項２】前記開口部の開口面側は、前記ＡＢＯ3 型
導電性ペロブスカイト酸化物膜により埋め込まれていな
いことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記半導体基板の表面に形成された拡散層
と、前記半導体基板上に形成され、前記拡散層に対して
の接続孔を有する第２の絶縁膜と、この第２の絶縁膜の
接続孔の内部に形成され、前記拡散層と接続する導電性
部材とをさらに備え、前記下部キャパシタ電極は前記導
電性部材上に形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】前記導電性部材は、プラグと、このプラグ
上に形成された拡散防止膜とからなることを特徴とする
請求項３に記載の半導体装置。 - 【請求項５】前記ＡＢＯ3 型導電性ペロブスカイト酸化
物膜のＡサイトは、Ｋ、Ｎａ、Ｂａ、Ｓｒ、Ｂｉ、Ｐ
ｂ、Ｔｌ、Ｌａ、Ｇｄ、Ｙ、ＮｂおよびＣａの少なくと
も一つを含み、前記ＡＢＯ3 型導電性ペロブスカイト酸
化物膜のＢサイトは、Ｔａ、Ｎｂ、Ｍｎ、Ｆｅ、Ａｌ、
Ｓｎ、Ｔｉ、Ｎｉ、Ｇａ、Ｍｇ、Ｒｕ、Ｃｏ、Ｖおよび
Ｃｒの少なくとも一つを含むことを特徴とする請求項１
ないし請求項４のいずれか１項に記載の半導体装置。 - 【請求項６】前記キャパシタ絶縁膜は、Ｂａy Ｓｒ1-y
ＴｉＯ3 膜（ｙは正の整数）またはＰｂ（Ｚｒ1-z Ｔｉ
z ）Ｏ3 膜（ｚは正の整数）であることを特徴とする請
求項１ないし請求項４のいずれか１項に記載の半導体装
置。 - 【請求項７】開口部を有する絶縁膜を形成する工程と、 前記開口部の内部をＡＢＯ3 型導電性ペロブスカイト酸
化物膜で埋め込む工程と、 前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜に熱処理
を施すことによって、ＡＢＯ3 型導電性ペロブスカイト
酸化物膜およびＢＯx 膜（ｘは正の整数）で形成され、
かつ前記ＢＯx 膜の一部が前記ＡＢＯ3 型導電性ペロブ
スカイト酸化物膜の内部に形成され、残りの部分が前記
ＡＢＯ3 型導電性ペロブスカイト酸化物膜から柱状に前
記開口部の外に突出した下部キャパシタ電極を形成する
工程と、 前記下部キャパシタ電極上にキャパシタ絶縁膜を形成す
る工程と、 前記キャパシタ絶縁膜上に上部キャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】前記熱処理の温度は前記ＡＢＯ3 型導電性
ペロブスカイト酸化物膜のＢサイトの元素が析出する温
度以上であることを特徴とする請求項７に記載の半導体
装置の製造方法。 - 【請求項９】表面に凹部を有する絶縁膜を形成する工程
と、 前記凹部の内部を導電膜で埋め込む工程と、 前記絶縁膜および前記導電膜上にＡＢＯ3 型導電性ペロ
ブスカイト酸化物膜を形成する工程と、 前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜に熱処理
を施すことによって、前記導電膜と接続し、かつ前記Ａ
ＢＯ3 型導電性ペロブスカイト酸化物膜から突出した第
１のＢＯx 膜と、前記導電膜および前記絶縁膜と接続せ
ず、かつ前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜
から突出した第２のＢＯx 膜（ｘは正の整数）とを形成
する工程と、 前記ＡＢＯ3 型導電性ペロブスカイト酸化物膜および前
記第２のＢＯx 膜を除去し、前記第１のＢＯx 膜からな
る下部キャパシタ電極を形成する工程と、 前記下部キャパシタ電極上にキャパシタ絶縁膜を形成す
る工程と、 前記キャパシタ絶縁膜上に上部キャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１０】前記導電膜の構成元素は、前記ＡＢＯ3
型導電性ペロブスカイト酸化物膜のＢサイトの元素であ
ることを特徴とする請求項９に記載の半導体装置の製造
方法。 - 【請求項１１】前記ＡＢＯ3 型導電性ペロブスカイト酸
化物膜を溶解させることによって、前記ＡＢＯ3 型導電
性ペロブスカイト酸化物膜および前記第２のＢＯx 膜を
同時に除去することを特徴とする請求項９に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37352599A JP2001189437A (ja) | 1999-12-28 | 1999-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37352599A JP2001189437A (ja) | 1999-12-28 | 1999-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189437A true JP2001189437A (ja) | 2001-07-10 |
Family
ID=18502313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37352599A Pending JP2001189437A (ja) | 1999-12-28 | 1999-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001189437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043440A (ja) * | 2000-06-30 | 2002-02-08 | Hynix Semiconductor Inc | 半導体メモリおよびその製造方法 |
| JP2005123361A (ja) * | 2003-10-16 | 2005-05-12 | Sony Corp | 抵抗変化型不揮発性メモリおよびその製造方法ならびに抵抗変化層の形成方法 |
-
1999
- 1999-12-28 JP JP37352599A patent/JP2001189437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043440A (ja) * | 2000-06-30 | 2002-02-08 | Hynix Semiconductor Inc | 半導体メモリおよびその製造方法 |
| JP2005123361A (ja) * | 2003-10-16 | 2005-05-12 | Sony Corp | 抵抗変化型不揮発性メモリおよびその製造方法ならびに抵抗変化層の形成方法 |
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