CN1893083A - 具有碳堆叠电容器的dram - Google Patents
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Abstract
公开了一种DRAM堆叠电容器及其其制造方法。该DRAM堆叠电容器形成有包括导电碳层的第一电容器电极、电容器介电层和第二电容器电极。
Description
技术领域
本发明一般涉及DRAM堆叠电容器及其制造方法。
背景技术
半导体存储器器件如DRAM(动态随机存取存储器)由每个都包括传输器件和存储电容器的多个存储单元形成。
在任意存储单元中的数字状态，例如“1”或“0”状态，与存储电容器上的电荷量有关。传输器件连接在存储电容器和能够访问存储电容器的DRAM的支撑区域之间，以使存储电容器充电和放电，即写入和读出逻辑状态。传输器件一般构成n沟道MOSFET(金属-氧化物-半导体场效应晶体管)，具有连接至存储电容器的其源区，以及经由位线连接至支撑区域的电路器件(例如，读出放大器)的其漏区。MOSFET传输器件当经由字线施加栅电压时通过改变其沟道导电性而使存储电容器充电或放电。
已知的存储电容器是堆叠电容器类型或者是沟槽电容器类型。前者位于半导体衬底尤其是硅晶片上，包括有源器件，例如由适当的半导体区域组成的晶体管或二极管。后者位于延伸到半导体衬底中的沟槽内。
利用堆叠电容的当前DRAM使用金属或掺杂的多晶硅作为电容器电极材料。然而，多晶硅具有低的导电率，其会导致在分离堆叠电容器的第一和第二电容器电极的电容器介电层附近的电荷耗尽。因此，有效的电介质厚度增加会导致存储电容器的电容值降低。此外，高的高宽比结构内的掺杂(例如，在开口内包括多晶硅的第一电极的掺杂)需要导致生产成本增加的几个工艺步骤。金属作为电容器电极的材料难以共形地沉积并且蚀刻是很困难的，因此需要复杂的电容器结构提供用于存储电容器的足够的电容值。
发明内容
在一个实施例中，本发明提供一种随机存取存储器、DRAM堆叠电容器及其制造方法。DRAM堆叠电容器形成有包括导电碳层的第一电容器电极、电容器介电层和第二电容器电极。
附图说明
包括了附图来提供本发明的进一步理解，并且将附图并入和构成该说明书的一部分。各图示例了本发明的实施例，并且与该说明一起用于解释本发明的原理。本发明的其它实施例和本发明许多预期的优点将容易理解，通过参考以下的详细描述更好地理解。图的元件未必相互成比例。相同的附图标记指定相应的相似部分。
图1(a)-(e)是在根据本发明的后续工艺步骤期间DRAM堆叠电容器的一个示范性实施例的截面图的图解。
具体实施方式
在下面的详细说明中，进行参考附图，附图形成说明的一部分，且其中借助示例示出了其中可实施本发明的具体实施例。在这点上，参考所描述的图的取向使用方向性术语，如“顶部”、“底部”、“前”、“后”、“头”、“尾”等。因为本发明的实施例的组件可以以许多不同的取向设置，为了示例使用方向性术语并且不起任何限定作用。要理解的是，可利用其它的实施例，并且在不脱离本发明范围的前提下可进行结构或逻辑的改变。因此，以下的详细描述不起限定意义，并且本发明的范围由附加的权利要求所限定。
在一个实施例中，本发明提供一种DRAM堆叠电容器，具有提供于导电区上的第一电容器电极、提供于第一电容器电极上的电容器介电层、提供于电容器介电层上的第二电容器电极，该导电区电连接至半导体衬底内的存储单元的传输器件，并且该第一电容器电极具有导电碳层。
例如，当与接触插塞相接触以便防止接触插塞和第一电极之间的材料扩散时，导电区还可用作阻挡扩散区。此外，导电区还可防止插塞的氧化，并且在进一步的处理步骤之后它还必须保持导电。导电区可由TiN、TaN、TaSiN或其组合制成。然而还可应用适合于用作阻挡扩散区的可选材料或材料的组合。导电区还可接触传输器件的半导体区域，例如有源硅。在该情况下，导电区可由TiSix、CoSix、NiSix或掺杂的半导体材料如掺杂的硅制成。当使用薄电介质时，电容器电介质优选包括高k材料以获得大电容。作为高k材料，例如，可使用金属氧化物如Al2O3、Ta2O5或TiO2、铁电材料、BST(BaxSr1-x)TiO2、SrTiO3、PZT Pb(Zrx，Ti1-x)O3或SBT SrBi2Ta2O9。
优选将传输器件形成为MOSFET。然而，还可使用适合于访问存储电容器的其它类型的器件作为传输器件。
形成为碳层的第一电容器电极优选包括0.2至2mΩcm范围内的电导率。这能够使电容器介电层附近的电荷耗尽层相比电容器介电层的厚度保持得很小，以使电容器电介质的总有效厚度保持得尽可能小。具有近似1mΩcm电导率的碳层能够使耗尽层的厚度减小到例如0.5nm以下。由于碳的沉积工艺共形于超过50的高宽比，碳层尤其适合作为具有高的高宽比几何形状的电容器的第一电容器电极，例如具有侧壁电极的电容器。此外，例如使用氧或氢等离子体，可以容易地蚀刻碳层。
优选第一电极具有冠状几何形状，其具有包括其内表面和外表面的侧壁。关于利用高的高宽比结构，即相比侧壁距离的高侧壁的恒定芯片面积，这种电极几何形状能够实现高的电容值。
侧壁优选具有5至20nm范围内的平均厚度。由于沉积工艺，侧壁的厚度通常从侧壁的顶部向下到底部，即到导电区略微变化。因此，平均厚度考虑了这种变化。对于具有100nm的由碳制成的第一电容器电极的外径、50nm的第一电容器电极的内径、2μm的高度、具有3nm厚的电容器介电层和ε1＝10(例如Al2O3)的介电常数即相对电容率、以及由碳制成的第二电容器电介质的堆叠电容器，获得了30fF范围的电容值。这样的值适合于DRAM存储电容器。
在一个实施例中，优选将至少第一电极的外表面图案化，以增加其有效的表面积。该图案可以是不规则形状的，例如粗糙的表面，或是规则形状的，例如波纹状侧壁。有效的侧壁表面积的这种增加导致了电容值相比平滑表面积的增加。
在优选实施例中，第一电容器电极、电容器介电层和第二电容器电极形成平面电容器。
优选第二电极包括导电的碳层。这能够获得具有大高宽比的电容器结构。
在另一优选实施例中，第二电容器电极包括金属层。该金属层可例如利用合适的沉积法如CVD(化学汽相沉积)、PVD(物理汽相沉积)或反应溅射，由材料Pt、Ir、Ru、Pd中的一种形成。然而，该材料选择不限制于上述金属，并且可包括另外的金属。此外，例如，第二电容器层还可包括金属氧化物，如IrO2或RuO2。
根据本发明，描述了一种用于制造DRAM堆叠电容器的方法，包括提供表面上具有至少导电区的半导体衬底，由此该导电区连接至半导体衬底内的DRAM存储单元的传输器件。在该表面上形成牺牲层，图案化该牺牲介电层以在导电区上在其中提供开口，形成覆盖开口内的侧壁和导电区以及牺牲层表面的导电碳层，使该导电碳层凹进直到该牺牲层的表面，以在该开口内提供第一电容器电极，移除该牺牲层，在该第一电容器电极上形成电容器介电层，以及在所述的电容器介电层上形成第二电容器电极。
尤其关于其对于导电区和未被导电区覆盖的半导体衬底的相邻表面区的蚀刻特性以及蚀刻选择性，来选择该牺牲介电层的材料。该相邻的表面区还可包括当移除牺牲层时以提高蚀刻选择性的蚀刻停止层。例如，牺牲介电层可以是SiO2层，并且该蚀刻停止层可以是Si3N4层。然而，许多其它材料适合于提供关于牺牲介电层的合适的蚀刻选择性和蚀刻性质。当使用SiO2作为牺牲介电层时，氟酸可用作蚀刻溶液。通常通过蚀刻步骤进行图案化所述的牺牲介电层，作为光刻限定的抗蚀剂图案转印到牺牲介电层。通常通过抗蚀剂沉积、通过掩模在所述抗蚀剂上适当的辐射曝光(例如DUV光或电子束)以及抗蚀剂的显影来获得抗蚀剂图案。如果牺牲介电层可用作例如ILD(层间电介质)，则在随后的工艺步骤期间牺牲介电层也可以不被移除。
应当注意，根据存储电容器的工艺集成，半导体衬底通常由已经包括例如金属层和ILD的预处理的硅晶片构成。由此半导体衬底的表面涉及预处理状态下的表面。
优选在500℃至1000℃范围内的温度下形成碳层。关于导电碳层沉积的另外信息可以在DE 103 45 393 A1中找到。在形成碳层之后，还由碳层覆盖所述开口内以外的表面区。通过凹进步骤，例如通过氧或氢等离子体，从这些表面区移除碳层来暴露出该牺牲介电层。如果在处理该碳层时形成空隙，该步骤还打开在开口内的碳层中的这种空隙。
根据电介质材料优选利用蚀刻工艺，例如当使用SiO2作为牺牲介电层时的氟酸，移除牺牲介电层。可根据材料的选择利用适当的沉积法，例如MOCVD，制造由高k材料例如金属氧化物如Al2O3、Ta2O5或TiO2、铁电材料、BST(BaxSr1-x)TiO2、SrTiO3、PZT Pb(Zrx，Ti1-x)O3或SBTSrBi2Ta2O9形成的电容器介电层。
在一个实施例中，将第二电容器电极形成为导电碳层。
在可选的实施例中，例如通过利用合适的沉积法如CVD(化学汽相沉积)、PVD(物理汽相沉积)或反应溅射来沉积材料Pt、Ir、Ru、Pd中的一种或多种，形成第二电容器电极作为金属层。然而，该材料选择不限于上述金属，并且该金属层例如还可包括金属氧化物，如IrO2或RuO2。
第二电容器电极以及电容器介电层可覆盖DRAM单元区，以提供用于多个存储单元的单个电容器介电层和单个第二电容器电极。
然而，还可构造电容器的这些组件，以提供用于每个存储单元的单个电容器介电层和单个第二电容器电极。
优选该开口通过脉冲化的蚀刻工艺形成以提供图案化的侧壁，由此增加有效面积。脉冲化的蚀刻工艺可以是利用供给室中的可变蚀刻气体来建立该图案的干法蚀刻工艺。
图1(a)给出了根据本发明在DRAM堆叠电容器制造工艺开始的截面图的图解。提供了预处理的半导体衬底1。预处理的半导体衬底1通常是在硅中包括有源器件例如晶体管的硅晶片，并且其还可包括例如金属层、ILD和插塞以接触有源器件。半导体衬底1的预处理状态强烈地取决于存储电容器的位置和工艺集成。预处理的半导体衬底1的表面包括导电区2。导电区2电接触DRAM存储单元的传输器件(未示出，隐藏在半导体衬底1中)。导电区2以外的预处理半导体衬底1的表面区被蚀刻停止层3所覆盖，该蚀刻停止层3提供了关于牺牲介电层4超过预处理半导体衬底4的蚀刻选择性。如果预处理的半导体衬底1的表面自然地提供关于牺牲介电层4的蚀刻选择性，则也可省略蚀刻停止层3。牺牲介电层4内的开口5至少部分的暴露出导电区2。
在图1(b)的截面示意图中，导电碳层6覆盖牺牲介电层4的表面和侧壁以及在开口5底部的导电区2。由于所述导电碳层6的沉积工艺，在开口5内形成了空隙7。
图1(c)是在DRAM堆叠电容器的制造工艺期间的另一截面示意图。为了由导电碳层6形成第一电容器电极8(参见图1(b))，通过蚀刻工艺使导电碳层6凹进，以打开开口5内的空隙7以及从牺牲介电层4的表面移除导电碳层6。
图1(d)示例了在基于图1(c)中的处理状态的后续处理之后的示例性截面图。在图1(c)中所示例的导电碳层的凹进处理之后，通过适当的蚀刻工艺移除牺牲介电层4，留下由导电碳层6制成的具有冠状几何形状的第一电容器电极8。由电容器介电层9即高k电介质覆盖第一电容器电极8。电容器介电层9完全覆盖第一电容器电极6的露出表面区，即内、外侧壁，以及围绕蚀刻停止层3的表面。电容器介电层9可形成为覆盖DRAM的所有存储单元的单层。
在示出关于图1(d)的后续处理状态的图1(e)的截面示意图中，另外的导电碳层6′覆盖电容器电介质电极以形成第二电容器电极10。第一电容器电极8的内、外侧壁贡献了冠状DRAM堆叠电容器的电容值。与电容介电层9相似，第二电容器电极9还可形成为覆盖DRAM的所有存储单元的单层。
尽管在此已示例和描述了具体实施例，但本领域普通技术人员将意识到，在不脱离本发明的范围的前提下，对于所示出和描述的具体实施例可代替各种可选和/或等效的实施。本申请指的是覆盖在此论述的具体实施例的任意修改或改变。因此，意指本发明仅由权利要求和其等效物限制。
Claims (22)
1.一种DRAM堆叠电容器，包括：
提供于导电区上的第一电容器电极，该导电区电连接至半导体衬底内的存储单元的传输器件，该第一电容器电极包括导电碳层；
提供于该第一电容器电极上的电容器介电层；以及
提供于该电容器介电层上的第二电容器电极。
2.如权利要求1的DRAM堆叠电容器，包括其中该第一电容器电极具有0.2至2mΩcm范围内的电导率。
3.如权利要求2的DRAM堆叠电容器，其中该第一电容器电极是冠状几何形状，具有包括内表面和外表面的侧壁。
4.如权利要求3的DRAM堆叠电容器，其中该侧壁具有5至20nm范围内的平均厚度。
5.如权利要求4的DRAM堆叠电容器，其中将第一电容器电极的至少外表面进行图案化，以增加有效的表面积。
6.如权利要求2的DRAM堆叠电容器，其中该第一电容器电极、该电容器介电层和该第二电容器电极形成平面电容器。
7.如权利要求1的DRAM堆叠电容器，其中该第二电容器电极包括另外的导电碳层。
8.如权利要求1的DRAM堆叠电容器，其中该第二电容器电极包括金属层。
9.一种用于制造DRAM堆叠电容器的方法，包括：
提供在其表面上包括至少导电区的半导体衬底，而该导电区连接至该半导体衬底内的DRAM存储单元的传输器件；
在该表面上形成牺牲介电层；
图案化该牺牲介电层以在该导电区上在其中提供开口；
形成覆盖该开口内的该导电区和侧壁以及该牺牲介电层的表面的导电碳层；
使该导电碳层凹进直至该牺牲介电层的表面，以在该开口内提供第一电容器电极；
移除该牺牲介电层；
在该第一电容器电极上形成电容器介电层；以及
在该电容器介电层上形成第二电容器电极。
10.如权利要求9的方法，其中该第二电容器电极形成为另外的导电碳层。
11.如权利要求9的方法，其中该第二电容器电极形成为金属层。
12.如权利要求9的方法，其中通过脉冲化的蚀刻工艺提供图案化的侧壁来形成该开口，以增加有效面积。
13.一种具有堆叠电容器的随机存取存储器，包括：
半导体衬底；
存储单元，具有传输器件，形成于该半导体衬底内；
提供于导电区上的第一电容器电极，该导电区电连接至该传输器件，该第一电容器电极包括导电碳层；
提供于该第一电容器电极上的电容器介电层；以及
提供于该电容器介电层上的第二电容器电极。
14.如权利要求13的存储器，包括其中该第一电容器电极具有0.2至2mΩcm范围内的电导率。
15.如权利要求14的存储器，其中该第一电容器电极是冠状几何形状，具有包括内表面和外表面的侧壁。
16.如权利要求14的存储器，其中该侧壁具有5至20nm范围内的平均厚度。
17.如权利要求15的存储器，其中将第一电容器电极的至少外表面进行图案化，以增加有效的表面积。
18.如权利要求14的存储器，其中该第一电容器电极、该电容器介电层和该第二电容器电极形成平面电容器。
19.如权利要求13的存储器，其中该第二电容器电极包括另外的导电碳层。
20.如权利要求13的存储器，其中该第二电容器电极包括金属层。
21.如权利要求20的存储器，其中该存储单元是动态随机存取存储单元。
22.一种DRAM堆叠电容器，包括：
第一装置，用于提供在导电区上提供的电容器电极，该导电区电连接至半导体衬底内的存储单元的传输器件，该第一装置包括导电碳层；
电容器介电层，提供于该第一装置上；以及
第二装置，用于提供在该电容器介电层上提供的电容器电极。
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| TW200919707A (en) * | 2007-10-31 | 2009-05-01 | Nanya Technology Corp | DRAM stack capacitor and fabrication method thereof |
| US7829410B2 (en) | 2007-11-26 | 2010-11-09 | Micron Technology, Inc. | Methods of forming capacitors, and methods of forming DRAM arrays |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| US7696056B2 (en) | 2008-05-02 | 2010-04-13 | Micron Technology, Inc. | Methods of forming capacitors |
| US7618874B1 (en) * | 2008-05-02 | 2009-11-17 | Micron Technology, Inc. | Methods of forming capacitors |
| US8268695B2 (en) | 2008-08-13 | 2012-09-18 | Micron Technology, Inc. | Methods of making capacitors |
| US8491800B1 (en) * | 2011-03-25 | 2013-07-23 | WD Media, LLC | Manufacturing of hard masks for patterning magnetic media |
| US8969169B1 (en) | 2013-09-20 | 2015-03-03 | Intermolecular, Inc. | DRAM MIM capacitor using non-noble electrodes |
| US10044960B2 (en) | 2016-05-25 | 2018-08-07 | Omnivision Technologies, Inc. | Systems and methods for detecting light-emitting diode without flickering |
| TWI671885B (zh) | 2018-08-16 | 2019-09-11 | 華邦電子股份有限公司 | 記憶體裝置及其製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685173A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体集積回路用キャパシタ |
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