CN118042833A - 半导体器件的制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制作方法，包括：提供衬底；在所述衬底上形成第一牺牲层和第一支撑层；进行一第一蚀刻制作工艺，对所述第一支撑层和所述第一牺牲层进行图案化，以形成开口，所述开口贯穿所述第一支撑层和所述第一牺牲层；提供一下电极，其形成在所述开口的侧壁和底面以及所述第一支撑层的表面；提供一覆盖层，其形成在所述第一支撑层表面的所述下电极上，且形成垂悬部分，所述垂悬部分填充所述开口的顶部；进行一第二蚀刻制作工艺，用以移除所述覆盖层、部分的所述下电极、部分的所述第一支撑层和所述第一牺牲层。本发明可以减少对下电极和第一支撑层的过蚀刻，使半导体器件具有更加优良的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包括由多个存储单元构成的阵列区以及由控制电路构成的周边区。各个存储单元是由一个晶体管以及与所述晶体管电性连接的一个电容构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。
为了获得更高集密度的芯片，存储单元的结构已朝向三维发展，例如采用堆叠式电容技术。堆叠式电容技术是指将存储单元的电容设置在衬底上方，并通过插塞结构及连接垫结构来实现与衬底中的晶体管在垂直方向上的电性连接，藉此节省电容所占用的衬底面积，还可方便地通过增加电容的电极板的高度来获得更大的电容量。然而，目前仍存在一些技术问题须进一步改善，例如制作过程中的过蚀刻问题。
发明内容
本发明的主要目的是提供一种半导体器件的制作方法，以解决制作过程中的过蚀刻问题。
本发明提供一种半导体器件的制作方法，包括：提供衬底；在所述衬底上形成第一牺牲层和第一支撑层；进行一第一蚀刻制作工艺，对所述第一支撑层和所述第一牺牲层进行图案化，以形成开口，所述开口贯穿所述第一支撑层和所述第一牺牲层；提供一下电极，其形成在所述开口的侧壁和底面以及所述第一支撑层的表面；提供一覆盖层，其形成在所述第一支撑层表面的所述下电极上，且形成垂悬部分，所述垂悬部分填充所述开口的顶部；进行一第二蚀刻制作工艺，用以移除所述覆盖层、部分的所述下电极、部分的所述第一支撑层和所述第一牺牲层。
在一实施例中，所述进行一第二蚀刻制作工艺，用以移除所述覆盖层、部分的所述下电极、部分的所述第一支撑层和所述第一牺牲层，包括：进行一第一干法蚀刻工艺，移除部分的所述覆盖层、部分的所述下电极和部分的所述第一支撑层；进行一第一湿蚀刻工艺，移除剩余的所述覆盖层和所述第一牺牲层。
在一实施例中，还包括：在所述衬底上形成第二牺牲层和第二支撑层，其中，所述第一牺牲层位于所述第一支撑层与所述第二支撑层之间，所述第二牺牲层位于所述第二支撑层与所述衬底之间；其中，所述开口还贯穿所述第二支撑层和所述第二牺牲层；移除部分的所述第二支撑层；移除所述第二牺牲层。
在一实施例中，所述移除部分的所述第二支撑层，包括：提供一保护层，覆盖所述下电极的表面；提供一第二干法蚀刻工艺，移除部分的所述第二支撑层。
在一实施例中，所述移除所述第二牺牲层，包括：进行一第二湿蚀刻工艺，移除所述第二牺牲层和保护层。
在一实施例中，还包括：蚀刻所述下电极，使得所述下电极在垂直方向上的高度低于所述第一支撑层在所述垂直方向上的高度。
在一实施例中，所述下电极的材料包括：金属氮化物和/或金属硅化物。
在一实施例中，还包括：提供一高介电材料层，形成在剩余的所述下电极表面；提供一上电极，形成在所述高介电材料层表面；提供一电极材料，所述电极材料环绕所述第一支撑层和所述上电极，并覆盖所述上电极的顶部和侧壁。
在一实施例中，所述上电极与所述下电极的材料相同。
本发明的半导体器件的制作方法，覆盖层形成在下电极的上表面上，采用这种方法制作的半导体器件具有更好的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定，在附图中：
图1为根据本申请一实施例的半导体器件的平面结构示意图；
图2A为图1中Ⅰ-Ⅰ截面的第一实施例的结构示意图；
图2B为图1中Ⅱ-Ⅱ截面的第一实施例的结构示意图；
图3A为图1中Ⅰ-Ⅰ截面的第二实施例的结构示意图；
图3B为图1中Ⅱ-Ⅱ截面的第二实施例的结构示意图；
图4至图12为图3A所示的半导体器件的制作过程在Ⅰ-Ⅰ截面的结构示意图。
其中，附图标记如下：
100 衬底
110 绝缘层
120 接触插塞
200 支撑层
210 第一支撑层
220 第二支撑层
230 第三支撑层
310 下电极
320 高介电材料层
330 上电极
340 电极材料
400 牺牲层
410 第一牺牲层
420 第二牺牲层
430 覆盖层
431 垂悬部分
432 剩余的覆盖层
440、441、442 保护层
900 开口
具体实施方式
为使本领域技术人员能够清楚地了解本发明，下文列举实施例并结合附图对本发明进行说明，以详细说明本发明的发明要点以及所取得的技术效果。需要说明的是，在不脱离本发明的精神下，本发明中的实施例及实施例中的特征可以相互替换、重组、混合以完成其他实施例。下面将参考附图并结合实施例来详细说明本发明。
为了使读者能容易了解及图示的简洁，本发明中的多张附图只绘出半导体器件结构的一部分，且图示中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。文中所描述的图形中相对元件之间的上下关系，本领域技术人员应能理解其指的是相对位置，通过翻转等变换所得到的结构均应在本发明的保护范围之内。
本文中“形成”或“设置”等描述方式泛指通过适合的半导体制造工艺对衬底或材料层进行加工而于其中或其上获得半导体结构的组成部件，其中涉及的半导体制造工艺可包括成膜工艺、蚀刻工艺、化学机械抛光工艺、离子布植工艺、扩散工艺、清洗工艺，但不限于此。举例来说，成膜工艺可包括热生成、溅镀、蒸镀、物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、磊晶生长、电镀，但不限于此。蚀刻工艺可包括湿式蚀刻、干式蚀刻，但不限于此。
参考图1、图2A、图2B、图3A和图3B，半导体器件包括衬底100及其上方的电容结构。
衬底100中可以依次设置有多个有源结构、多条字线结构和多条位线结构(图中未示出)，其中，字线结构的延伸方向可以与位线结构的延伸方向正交，有源结构的延伸方向与字线结构和位线结构均不相同。
参考图2A、图2B、图3A和图3B，电容结构可以包括下电极310、上电极330以及设置在下电极310和上电极330之间的高介电材料层320。此外，本实施例的半导体器件还可以包括围绕各个电容结构设置的支撑层以及设置在上电极330上方的电极材料340。其中，支撑层200可以仅包括第一支撑层210，还可以包括第二支撑层220和第三支撑层230，只要能够对电容结构起到有效的支撑作用，本申请对支撑层的层数不作具体限定。
在一些实施例中，半导体器件还可以包括设置在衬底100和电容结构之间的绝缘层110，在绝缘层110中设置有贯穿绝缘层110的接触插塞120，接触插塞120一端连接电容结构另一端连接衬底100，以实现电容结构与衬底100的电性接触。
下面以支撑层包括第一支撑层210、第二支撑层220和第三支撑层230的半导体器件为例，结合图4至图12对本发明的半导体器件的制作方法进行说明。
参考图4，提供一衬底100，在衬底100上形成绝缘层110，在绝缘层110中形成若干接触插塞120。绝缘层110可以具有单层结构或复合层结构，接触插塞120可以包括导电材料，例如钨。在绝缘层110及接触插塞120上可以形成牺牲层400和支撑层200，可以仅形成一个牺牲层400和一个支撑层200(例如图2A和图2B)，也可以形成多个依序交替的牺牲层400和支撑层200(例如图3A和图3B)。牺牲层400和支撑层200可以通过沉积工艺形成，沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积等工艺。支撑层200的材料可以包括氮化硅(SiN)、碳氮化硅(SiCN)、氧化钽(TaO)、氧化钛(TiO)或上述材料的组合，牺牲层400的材料可以包括硼磷硅玻璃(boro-phospho-silicate-glass,BPSG)、氧化硅等，本申请对此不做具体限定。衬底100例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘体上硅衬底或其他合适的材料所构成的衬底等，本申请对此不做具体限定。
继续参考图4，在一些实施方式中，支撑层200包括第一支撑层210、第二支撑层220；牺牲层400包括第一牺牲层410和第二牺牲层420。其中，所述第一牺牲层410位于所述第一支撑层210与所述第二支撑层220之间，所述第二牺牲层420位于所述第二支撑层220与所述衬底100之间。
第一牺牲层410可以是氧化硅，第二牺牲层420可以是硼磷硅玻璃(boro-phospho-silicate-glass,BPSG)等。第一支撑层、第二支撑层的材料可以是碳氮化硅(SiCN)。通过设置多个支撑层，有利于对下电极实现更为牢固的支撑作用。
继续参考图4，在一些实施方式中，支撑层200还包括第三支撑层230，第三支撑层230夹设在第二牺牲层420与绝缘层110之间，第三支撑层230的材料可以是氮化硅。第三支撑层230可以与第一、第二支撑层共同起到支撑电容结构的作用。
第一、第二、第三支撑层和第一、第二牺牲层分别可以具有单层结构或复合层结构。第一、第二、第三支撑层的材料可以相同，也可以不同，第一、第二牺牲层的材料可以相同，也可以不同，在此不做具体限定。
继续参考图4，在第一支撑层210上形成掩模层，以掩模层为掩膜进行第一蚀刻制作工艺，对所述第一支撑层210、所述第一牺牲层410、第二支撑层220、第二牺牲层420和第三支撑层230进行图案化，以形成开口900，所述开口900贯穿所述第一支撑层210、所述第一牺牲层410、第二支撑层220、第二牺牲层420和第三支撑层230，并暴露出接触插塞120的表面。
继续参考图4，在所述开口900的侧壁和底面以及所述第一支撑层210的表面形成下电极310。下电极310可以通过沉积工艺形成，沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积等工艺。在一些实施方式中，下电极310还可以完全填充开口900或部分填充开口900，本申请对此不做具体限定。下电极310的材料可以包括金属、金属硅化物、金属氮化物或上述材料的组合，金属可以包括钨、钛等。
参考图5，在第一支撑层210表面的下电极310上形成一覆盖层430，覆盖层430具有若干垂悬部分(431)，垂悬部分(431)填充开口900的顶部。覆盖层430可以包括与下电极310具有较大蚀刻选择比的材料，覆盖层430的材料可以包括四乙氧基硅烷(Tetraethylorthosilicate，TEOS)，覆盖层430的材料可以与第一牺牲层410的材料相同或不同。其中，可以在覆盖层430上形成图案化层和掩模层(图中未示出)，图案化层可以为光致蚀刻材质，图案化层下方可以选择性的包含一底抗反射层(bottom anti-reflection coating，BARC)。掩模层可以是各种适合作为硬掩模的材质，例如是氮化硅、氮氧化硅、碳化硅或是含碳的有机材料，掩模层可以具有单层结构或复合层结构。
参考图6和图7，进行一第二蚀刻制作工艺，用以移除所述覆盖层430、部分的所述下电极310、部分的所述第一支撑层210和所述第一牺牲层410。具体而言，进行第一干法蚀刻工艺，在覆盖层430表面依次形成掩模层和图案化层(图中未示出)，将图案化层的图案转移到掩模层，随后移除图案化层，再将掩模层的图案转移到覆盖层430，移除所述部分的覆盖层430、部分的所述下电极310、部分的所述第一支撑层210，需要说明的是，在进行第一干法蚀刻工艺过程中，可能对下电极310产生过蚀刻，从而使得部分下电极310在垂直方向上的高度略微降低于其余下电极310在垂直方向上的高度。然后，进行第一湿蚀刻工艺，移除剩余的所述覆盖层432和所述第一牺牲层410。
参考图7和图8，在一些实施方式中，在下电极310表面和/或第二支撑层220表面形成保护层440。保护层440的材料可以包括氧化硅，形成保护层440的工艺可以包括原子层沉积等。进行第二干法蚀刻工艺，移除部分的所述第二支撑层220及位于部分的所述第二支撑层220表面的保护层440，留下保护层441。通过在下电极310表面沉积保护层440，可以避免对下电极310的损伤，从而避免对下电极310的过蚀刻。
参考图9，蚀刻所述下电极310，使得所述下电极310在垂直方向上的高度低于所述第一支撑层210在所述垂直方向上的高度。其中，在蚀刻下电极310时，位于被移除的下电极310表面的保护层同时被移除，留下保护层442。通过蚀刻使得下电极310在垂直方向上的高度低于第一支撑层210在垂直方向上的高度，可以避免距离较近的下电极310之间由于彼此靠近而出现尖端放电的现象，影响半导体器件的电学性能。
参考图10，在一些实施方式中，进行一第二湿蚀刻工艺，移除所述第二牺牲层420和所述保护层442。
参考图3A、图11和图12，在一些实施方式中，在剩余的所述下电极310表面形成高介电材料层320；在所述高介电材料层320表面形成上电极330；在所述上电极330表面形成电极材料340，所述电极材料340环绕所述第一支撑层210和所述上电极330，并覆盖所述上电极330的顶部和侧壁。高介电材料层320和上电极330可以通过沉积工艺形成，沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积等工艺。高介电材料层的材料可以包括金属氧化物例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和钙钛矿介电材料(例如，SrTiO3、(Ba，Sr)TiO3、BaTiO3、PZT)。
本发明的半导体器件的制作方法，覆盖层形成在下电极的上表面上，采用这种方法制作的半导体器件具有更好的性能。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换。
应当理解的是，本说明书中的示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，而不应当理解为对本发明的限制。
虽然已经参考若干具体实施方式描述了本发明的精神和原理，但是应该理解，本发明并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
Claims (9)
1.一种半导体器件的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一牺牲层和第一支撑层；
进行一第一蚀刻制作工艺，对所述第一支撑层和所述第一牺牲层进行图案化，以形成开口，所述开口贯穿所述第一支撑层和所述第一牺牲层；
提供一下电极，其形成在所述开口的侧壁和底面以及所述第一支撑层的表面；
提供一覆盖层，其形成在所述第一支撑层表面的所述下电极上，且形成垂悬部分，所述垂悬部分填充所述开口的顶部；
进行一第二蚀刻制作工艺，用以移除所述覆盖层、部分的所述下电极、部分的所述第一支撑层和所述第一牺牲层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述进行一第二蚀刻制作工艺，用以移除所述覆盖层、部分的所述下电极、部分的所述第一支撑层和所述第一牺牲层，包括：
进行一第一干法蚀刻工艺，移除部分的所述覆盖层、部分的所述下电极和部分的所述第一支撑层；
进行一第一湿蚀刻工艺，移除剩余的所述覆盖层和所述第一牺牲层。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，还包括：
在所述衬底上形成第二牺牲层和第二支撑层，其中，所述第一牺牲层位于所述第一支撑层与所述第二支撑层之间，所述第二牺牲层位于所述第二支撑层与所述衬底之间；
其中，所述开口还贯穿所述第二支撑层和所述第二牺牲层；
移除部分的所述第二支撑层；
移除所述第二牺牲层。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述移除部分的所述第二支撑层，包括：
提供一保护层，覆盖所述下电极的表面；
提供一第二干法蚀刻工艺，移除部分的所述第二支撑层。
5.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述移除所述第二牺牲层，包括：
进行一第二湿蚀刻工艺，移除所述第二牺牲层和保护层。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，还包括：
蚀刻所述下电极，使得所述下电极在垂直方向上的高度低于所述第一支撑层在所述垂直方向上的高度。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述下电极的材料包括：金属氮化物和/或金属硅化物。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，还包括：
提供一高介电材料层，形成在剩余的所述下电极表面；
提供一上电极，形成在所述高介电材料层表面；
提供一电极材料，所述电极材料环绕所述第一支撑层和所述上电极，并覆盖所述上电极的顶部和侧壁。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述上电极与所述下电极的材料相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410184158.2A CN118042833A (zh) | 2024-02-19 | 2024-02-19 | 半导体器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410184158.2A CN118042833A (zh) | 2024-02-19 | 2024-02-19 | 半导体器件的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118042833A true CN118042833A (zh) | 2024-05-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410184158.2A Pending CN118042833A (zh) | 2024-02-19 | 2024-02-19 | 半导体器件的制作方法 |
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2024
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