CN1897280A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN1897280A
CN1897280A CNA2006100078711A CN200610007871A CN1897280A CN 1897280 A CN1897280 A CN 1897280A CN A2006100078711 A CNA2006100078711 A CN A2006100078711A CN 200610007871 A CN200610007871 A CN 200610007871A CN 1897280 A CN1897280 A CN 1897280A
Authority
CN
China
Prior art keywords
etching stopping
stopping layer
semiconductor
semiconductor structure
grid structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100078711A
Other languages
English (en)
Inventor
廖忠志
李资良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1897280A publication Critical patent/CN1897280A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures

Abstract

本发明是关于一种半导体结构及其形成方法，所述半导体结构，包括：一第一栅极结构，其侧壁上形成有至少一第一间隔物，位于一半导体基底上；一第二栅极结构，其侧壁上形成有至少一第一间隔物，位于一半导体基底上，该第二栅极结构是邻近于该第一栅极结构；以及一含氮蚀刻停止层，形成于该第一与第二栅极结构上以及该半导体基底上，其中形成于该第一与第二栅极结构上的该含氮蚀刻停止层具有大体相同于形成于该半导体基底上的该含氮蚀刻停止层的一厚度，以改善后续形成于该第一与第二栅极结构间的该含氮蚀刻停止层上的一膜层的步阶覆盖情形。本发明所述半导体结构及其形成方法，可避免由于具非固定厚度的蚀刻停止层而生成孔洞的情形。

Description

半导体结构及其形成方法
技术领域
本发明是关于集成电路制作，且特别是关于一种蚀刻停止层结构，其可避免于半导体结构中形成孔洞(voids)。
背景技术
集成电路结构的设计已朝向尺寸缩小化与元件集成化的目标前进。如此的设计已让集成电路晶片的尺寸更为缩小。然而，因集成电路结构的密度与集成度的增加亦造成了特定的制程问题。举例来说，形成于两紧邻的栅极结构上的一蚀刻停止层将不利于后续的内连介电层形成于此蚀刻停止层之上。蚀刻停止层的作用在于部分区域内以停止上方膜层内的蚀刻的进行，并使得局部区域内的蚀刻动作结束。如此的蚀刻停止层通常沉积于两邻近的栅极结构之间，并于此两邻近的栅极结构之间形成一接触结构之前形成。通常，形成于上述的栅极结构表面上的蚀刻停止层的大体具有一非固定的厚度。如此，于后续的层间介电层沉积步骤中，通常可于两邻近的栅极结构之间生成有孔洞(voids)。
一般而言，位于两邻近的栅极结构间的空间具有极窄与深的一沟道状外型。当蚀刻停止层形成于上述栅极结构之上后，此些沟道并不会为具有接近垂直与平行侧壁的一单一外型。且由于蚀刻停止层为非固定的厚度，于栅极结构的侧壁上通常形成有所谓的突出部，因而于沟道上形成一颈部(neck portion)。而于后续的层间内连介电层形成步骤中，所使用的介电材料将于其完全填入至沟道的底部前，先行于沟道的颈部处闭口。如此将于形成于层间介电层内的上述沟道的底部处生成孔洞。
上述孔洞于不再次开启的状态下并非有害的。然而，万一于后续的图案蚀刻过程中突破并进入此些孔洞内时，便造成具有污染物的空穴的形成。当导电材料穿透并进入上述孔洞时，其亦可能接收部分的金属沉积物。残留的导电材料将无法通过已知方法而轻易地自如此形状的孔洞空间内移除之。接着，上述残留的导电材料于邻近的内连导线中将因而形成将一电性短路的导线。
如此，便需要一种较佳的蚀刻停止结构与其形成方法，以避免于上述形成于已知半导体结构中，由于具非固定厚度的蚀刻停止层的生成的孔洞情形。
发明内容
因此，为了解决上述已知问题，本发明提供了一种半导体结构，其包括：
一第一栅极结构，其侧壁上形成有至少一第一间隔物，位于一半导体基底上；一第二栅极结构，其侧壁上形成有至少一第二间隔物，位于一半导体基底上，该第二栅极结构是相邻于该第一栅极结构；以及一含氮蚀刻停止层，形成于该第一与第二栅极结构上以及该半导体基底上，其中形成于该第一与第二栅极结构上的该含氮蚀刻停止层具有大体相同于形成于该半导体基底上的该含氮蚀刻停止层的一厚度，以改善后续形成于该第一与第二栅极结构间的该含氮蚀刻停止层上的一膜层的步阶覆盖情形。
本发明所述的半导体结构，该第一与该第二栅极结构具有不大于200纳米的一间距。
本发明所述的半导体结构，该含氮蚀刻停止层的厚度不大于600埃。
本发明所述的半导体结构，该第一与该第二间隔物的厚度不大于350埃。
本发明所述的半导体结构，该含氮蚀刻停止层具有不低于1.1GPa的一拉伸应力。
本发明所述的半导体结构，该含氮蚀刻停止层包括氮化硅或氮氧化硅。
本发明所述的半导体结构，该含氮蚀刻停止层具有不低于5的介电常数。
本发明所述的半导体结构，该第一与第二栅极结构更包括一含金属膜层，该一含金属膜层包括耐火金属、金属硅化物、硅化钛、硅化钴、硅化镍、硅化铂、钨、硅化钨、氮化钛、钨化钛或氮化钽。
本发明提供另了一种半导体结构的形成方法，包括下列步骤：
提供一半导体基底，其上形成有相邻的一第一栅极结构与一第二栅极结构；形成一蚀刻停止层于该第一与第二栅极结构与该半导体基底上，其中形成于该第一与第二栅极结构上的该蚀刻停止层与形成于该半导体基底上的该蚀刻停止层大体具有相同的一厚度，该蚀刻停止层是采用一低压化学气相沉积制程于不高于520℃的温度下所形成；以及形成一层间介电层于该蚀刻停止层上，其中覆盖于该第一与该第二栅极结构间的该蚀刻停止层上的该层间介电层不具有孔洞。
本发明所述的半导体结构的形成方法，形成该蚀刻停止层的步骤为一大体无等离子的操作。
本发明所述的半导体结构的形成方法，该蚀刻停止层包括氮化硅或氮氧化硅的一含氮材料。
本发明所述的半导体结构的形成方法，该蚀刻停止层具有不高于5的一介电常数。
本发明所述的半导体结构的形成方法，该蚀刻停止层的厚度不大于600埃。
本发明所述的半导体结构的形成方法，该蚀刻停止层具有不高于1.1GPa的一拉伸应力。
本发明所述半导体结构及其形成方法，可避免由于具非固定厚度的蚀刻停止层而生成孔洞的情形。
附图说明
图1为一剖面图，显示了已知的一半导体结构，其上设置有一非固定厚度的一蚀刻停止层；
图2为一剖面图，显示了依据本发明一实施例的一半导体结构，其上设置有一顺应的蚀刻停止层；
图3为一剖面图，显示了依据本发明一实施例的设置有一顺应的蚀刻停止层一半导体结构，于该蚀刻停止层上形成有一层间介电层。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
图1为一剖面图，显示了设置有一非固定厚度的蚀刻停止层105于一半导体基板102上的一已知半导体结构100。半导体基板102，其上可设置不同的元件结构且具有一表面104。在此，于半导体基板102上形成有两邻近的栅极结构106、106’的金属氧化物半导体(MOS)晶体管。间隔物108、108’则分别形成于栅极结构106、106’的侧壁上。栅极结构106、106’与间隔物108、108’上形成有一蚀刻停止层105。蚀刻停止层105具有一非固定的厚度，且大体位于栅极结构106、106’的垂直与边角表面上。蚀刻停止层105包括覆盖于半导体基底102的表面104的片段110以及覆盖于栅极结构106、106’的顶面的片段112。此外，蚀刻停止层105亦包括片段116，其位于接近间隔物108、108’的垂直表面并具有缩减的一厚度。蚀刻停止层105亦包括片段118，其位于间隔物108、108’侧壁与表面104交汇处的内部边角上并具有一缩减厚度。蚀刻停止层105亦包括覆盖于间隔物108、108’之间的一极窄的垂直沟道区域128的底部处的一片段120，位于两紧邻的栅极结构106、106’。因此，位于栅极结构106、106’的表面的上述蚀刻停止层105具有轻度香菇化(mushroomed)的一外型。如图1所示，蚀刻停止层105于其香菇状外型的底部具有一缩减的厚度。
而于蚀刻停止层105上则形成有一层间介电层107，且该层间介电层107并覆盖蚀刻停止层105。层间介电层107于经如化学机械研磨(CMP)程序平坦化后，便于其上形成一平坦的表面124。然而，位于两邻近的栅极结构106、106’的间隔物108、108’间的于窄的垂直沟道128内的层间介电层107并非均匀地沉积形成。其原因在于垂直沟道128既狭窄且深且由于邻近的香菇状外观的蚀刻停止层105的底部宽于其顶部，因而不利于层间介电层完全覆盖蚀刻停止层120之前于垂直沟道区128的底部形成足够的层间介电层至完全填满之。因此，于层间介电层沉积时便经常于极窄的垂直沟道区128内形成孔洞126。
如此，后续制程中所导入的污染物，例如导电内连线制程中的金属材料，可能最终且永久地为孔洞126所牵绊。且例如接触钨插拴沉积的一内连制程中亦可能造成金属穿透进入孔洞126的情形。如此将不易自此极窄的垂直沟道区128移除上述金属。于上述沟道内的任何金属残留情形将于金属内连图案之间形成一短路沟道。此外，于层间介电层107形成之后，上述的蚀刻停止层105中的一些较薄的段落下方的材料亦可能于后续的一蚀刻过程中造成过度蚀刻。此些状况将造成严重的可靠度问题。
因此，本发明将配合图2至图3作一详细叙述如下。图2为一剖面图，显示了依据本发明的一实施例的包括具有均匀厚度的一蚀刻停止层205的一半导体结构200，其包括一基底201，其上可设置有多种元件结构且具有一表面203。在此于半导体基底201上则形成有两邻近的金属氧化物半导体(MOS)晶体管的栅极结构207、207，且上述栅极结构与半导体基底201之间分别为栅介电层240、240’所分隔。于一实施例中，栅介电层240、240’的最大厚度约为26埃。而栅极结构207、207’具有少于200纳米的一间距。栅极结构207、207’则可分别包括一金属或硅化物层250、250’。金属或硅化物层250、250’可由如硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)、硅化铂(PtSi)、钨(W)、硅化钨(WSi2)、氮化钛(TiN)、钨化钛(TiW)、氮化钽(TaN)等耐火金属或其组成材料所形成。
栅极结构207、207’亦分别具有侧壁间隔物209、209’，侧壁间隔物209、209’通常为包括氧化物介电材质且具有少于350埃的厚度。侧壁间隔物209、209’可为包括氮氧化硅(SiON)、氮化硅(Si3N4)、氧化物、高温氧化物(HTO)、炉管氧化物、含铪(Hf)的氧化物、含钽氧化物、含铝氧化物、高介电常数(K)的介电材料、含氧介电材料，含氮介电材料，或上述材料的组合的一或多个膜层。栅极结构207、207’与侧壁间隔物209、209’上则形成有一顺应的蚀刻停止层205，其通常为氮化硅或氮氧化硅层，且是由无等离子的低压化学气相沉积法于低于520℃的温度下形成。蚀刻停止层205较佳地具有不高于5的介电常数。上述制程可使形成于栅极结构207、207’上以及于基底201上的蚀刻停止层具有大体相同的厚度。于其他实施例中，蚀刻停止层205亦可采用其他的含氮蚀刻停止层。而于其他实施例中，蚀刻停止层205可采用不同的高介电常数介电材料。上述通过低压化学气相沉积法所形成的顺应蚀刻停止层205可具有不低于1.1GPa的一拉伸应力。且由于上述的顺应膜层是由无等离子(plasma-free)的制程所形成，因此便可以避免等离子对于半导体基底201的毁损情形。
为了方便说明，在此将顺应形成的蚀刻停止层205细分成数个片段。其中片段202位于栅极结构207、207’的上表面。而片段204则位于侧壁间隔物209、209’的接近垂直表面上。片段206则覆盖此邻近的两栅极结构207、207’的侧壁间隔物209、209’间的窄部的表面203。而片段208则位于为露出区的基底表面203上。如前所述，于一实施例中，蚀刻停止层205可包括数个膜层。于两邻近的栅极结构207、207’的两邻近的侧壁间隔物209、209’的顺应的蚀刻停止层205处则定义出一窄的垂直沟道210。在此，由于位于栅极结构207、207’上的顺应的蚀刻停止层205的厚度大体相同，因此垂直沟道210的底部较其顶部为窄。因此，便不会形成香菇状外观的蚀刻停止层205。如此于后续形成层间介电层时可避免了于垂直沟道210处形成孔洞。
图3为一剖面图，显示了依据本发明的一实施例的具有形成于蚀刻停止层205上的一层间介电层302的半导体结构300。通过层间介电层302沉积而覆盖所有露出的集成电路结构表面。层间介电层302通过如化学机械研磨(CMP)的技术平坦化后，便形成有一平坦表面304。在此，层间介电层302于垂直沟道210内的阶梯覆盖程度已得到改善。于一实施例中，层间介电层302于垂直沟道210处的阶梯覆盖程度约为90％。由于垂直沟道210具有一较宽的顶部以及一较窄的底部，如此可因而避免孔洞于垂直沟道内的层间介电层302内的形成。因此，可避免于后续形成钨会其他材质的插拴时的金属短路情形。通过减少孔洞出现与金属短路情形，晶体管与其他元件的设置与排列可更为接近，因而达成更高的集成电路密度。如此将可缩减存储单元的尺寸。
于层间介电层302形成之后，可接着施行一连串的微影蚀刻与沉积步骤，借以邻近的栅极结构207、207’间的垂直沟道210处形成一接触结构。由于顺应的蚀刻停止层205具有均匀的厚度，如此上述蚀刻表现可较为平均。如此意味着可应用较薄的蚀刻停止层。于一实施例中，蚀刻停止层205的厚度可低于600埃。通过顺应的蚀刻停止层205的使用，于制程中亦可得到较佳的蚀刻容忍度。上述使用顺应的蚀刻停止层的制程可应用于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器(flash)、非易失性存储器以及易失性存储器。举例来说，上述的顺应蚀刻停止层可应用于一SRAM存储单元内形成具有深宽比介于1.7-8的接触物。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例作出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、200、300：半导体结构
102、201：半导体基板
104：半导体基板102的表面
105：蚀刻停止层
106、106’：栅极结构
107：层间介电层
108、108’：间隔物
110、112、114、116、118：层间介电层107的片段
124：层间介电层的表面
126：孔洞
128：垂直沟道
203：半导体基底201的表面
202、204、206、208：蚀刻停止层的片段
205：蚀刻停止层
207、207’：栅极结构
209、209’：侧壁间隔物
210：垂直沟道
240、240’：栅介电层
250、250’：金属/硅化物层
302：层间介电层
304：层间介电层302的表面

Claims (14)

1.一种半导体结构，其特征在于，所述半导体结构包括：
一第一栅极结构，其侧壁上形成有至少一第一间隔物，位于一半导体基底上；
一第二栅极结构，其侧壁上形成有至少一第二间隔物，位于一半导体基底上，该第二栅极结构是相邻于该第一栅极结构；以及
一含氮蚀刻停止层，形成于该第一与第二栅极结构上以及该半导体基底上，其中形成于该第一与第二栅极结构上的该含氮蚀刻停止层具有大体相同于形成于该半导体基底上的该含氮蚀刻停止层的一厚度，以改善后续形成于该第一与第二栅极结构间的该含氮蚀刻停止层上的一膜层的步阶覆盖情形。
2.根据权利要求1所述的半导体结构，其特征在于，该第一与该第二栅极结构具有不大于200纳米的一间距。
3.根据权利要求1所述的半导体结构，其特征在于，该含氮蚀刻停止层的厚度不大于600埃。
4.根据权利要求1所述的半导体结构，其特征在于，该第一与该第二间隔物的厚度不大于350埃。
5.根据权利要求1所述的半导体结构，其特征在于，该含氮蚀刻停止层具有不低于1.1GPa的一拉伸应力。
6.根据权利要求1所述的半导体结构，其特征在于，该含氮蚀刻停止层包括氮化硅或氮氧化硅。
7.根据权利要求1所述的半导体结构，其特征在于，该含氮蚀刻停止层具有不低于5的介电常数。
8.根据权利要求1所述的半导体结构，其特征在于，该第一与第二栅极结构更包括一含金属膜层，该一含金属膜层包括耐火金属、金属硅化物、硅化钛、硅化钴、硅化镍、硅化铂、钨、硅化钨、氮化钛、钨化钛或氮化钽。
9.一种半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括下列步骤：
提供一半导体基底，其上形成有相邻的一第一栅极结构与一第二栅极结构；
形成一蚀刻停止层于该第一与第二栅极结构与该半导体基底上，其中形成于该第一与第二栅极结构上的该蚀刻停止层与形成于该半导体基底上的该蚀刻停止层大体具有相同的一厚度，该蚀刻停止层是采用一低压化学气相沉积制程于不高于520℃的温度下所形成；以及
形成一层间介电层于该蚀刻停止层上，其中覆盖于该第一与该第二栅极结构间的该蚀刻停止层上的该层间介电层不具有孔洞。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，形成该蚀刻停止层的步骤为一无等离子的操作。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，该蚀刻停止层包括氮化硅或氮氧化硅的一含氮材料。
12.根据权利要求9所述的半导体结构的形成方法，其特征在于，该蚀刻停止层具有不高于5的一介电常数。
13.根据权利要求9所述的半导体结构的形成方法，其特征在于，该蚀刻停止层的厚度不大于600埃。
14.根据权利要求9所述的半导体结构的形成方法，其特征在于，该蚀刻停止层具有不高于1.1GPa的一拉伸应力。
CNA2006100078711A 2005-07-13 2006-02-21 半导体结构及其形成方法 Pending CN1897280A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/180,935 US20070013012A1 (en) 2005-07-13 2005-07-13 Etch-stop layer structure
US11/180,935 2005-07-13

Publications (1)

Publication Number Publication Date
CN1897280A true CN1897280A (zh) 2007-01-17

Family

ID=37609729

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100078711A Pending CN1897280A (zh) 2005-07-13 2006-02-21 半导体结构及其形成方法

Country Status (3)

Country Link
US (1) US20070013012A1 (zh)
CN (1) CN1897280A (zh)
TW (1) TWI271802B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872094A (zh) * 2012-12-11 2014-06-18 旺宏电子股份有限公司 半导体装置及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070202688A1 (en) * 2006-02-24 2007-08-30 Pei-Yu Chou Method for forming contact opening
US20090065841A1 (en) * 2007-09-06 2009-03-12 Assaf Shappir SILICON OXY-NITRIDE (SiON) LINER, SUCH AS OPTIONALLY FOR NON-VOLATILE MEMORY CELLS
US20130320411A1 (en) * 2012-06-05 2013-12-05 International Business Machines Corporation Borderless contacts for metal gates through selective cap deposition

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0950986A (ja) * 1995-05-29 1997-02-18 Sony Corp 接続孔の形成方法
JPH10284438A (ja) * 1997-04-02 1998-10-23 Toshiba Corp 半導体集積回路及びその製造方法
KR100268443B1 (ko) * 1998-08-29 2000-10-16 윤종용 반도체 장치의 자기 정렬 콘택 형성 방법
KR100281692B1 (ko) * 1998-10-17 2001-03-02 윤종용 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법
KR100307287B1 (ko) * 1998-11-20 2001-12-05 윤종용 반도체장치의패드제조방법
US6258648B1 (en) * 1999-02-08 2001-07-10 Chartered Semiconductor Manufacturing Ltd. Selective salicide process by reformation of silicon nitride sidewall spacers
US6420250B1 (en) * 2000-03-03 2002-07-16 Micron Technology, Inc. Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates
US6649517B2 (en) * 2001-05-18 2003-11-18 Chartered Semiconductor Manufacturing Ltd. Copper metal structure for the reduction of intra-metal capacitance
KR100434495B1 (ko) * 2001-11-10 2004-06-05 삼성전자주식회사 반도체 소자의 제조방법
KR100443082B1 (ko) * 2002-10-18 2004-08-04 삼성전자주식회사 반도체 장치의 트랜지스터 제조 방법
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6969646B2 (en) * 2003-02-10 2005-11-29 Chartered Semiconductor Manufacturing Ltd. Method of activating polysilicon gate structure dopants after offset spacer deposition
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
US6905922B2 (en) * 2003-10-03 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Dual fully-silicided gate MOSFETs
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
JP2005203619A (ja) * 2004-01-16 2005-07-28 Sharp Corp 層間絶縁膜の形成方法
KR100526059B1 (ko) * 2004-02-19 2005-11-08 삼성전자주식회사 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법
CN1684246B (zh) * 2004-03-30 2010-05-12 三星电子株式会社 低噪声和高性能电路以及制造方法
JP4469651B2 (ja) * 2004-04-23 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
US7190047B2 (en) * 2004-06-03 2007-03-13 Lucent Technologies Inc. Transistors and methods for making the same
US20060024879A1 (en) * 2004-07-31 2006-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selectively strained MOSFETs to improve drive current
DE102004052577B4 (de) * 2004-10-29 2010-08-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer dielektrischen Ätzstoppschicht über einer Struktur, die Leitungen mit kleinem Abstand enthält
JP2006202928A (ja) * 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置の製造方法
US7265009B2 (en) * 2005-02-24 2007-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. HDP-CVD methodology for forming PMD layer
US20060292775A1 (en) * 2005-06-28 2006-12-28 Nanya Technology Corporation Method of manufacturing DRAM capable of avoiding bit line leakage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872094A (zh) * 2012-12-11 2014-06-18 旺宏电子股份有限公司 半导体装置及其形成方法

Also Published As

Publication number Publication date
US20070013012A1 (en) 2007-01-18
TW200703507A (en) 2007-01-16
TWI271802B (en) 2007-01-21

Similar Documents

Publication Publication Date Title
CN1309052C (zh) 用于制造垂直dram中的钨/多晶硅字线结构的方法及由此制造的器件
CN1097307C (zh) 半导体器件的制造方法
CN1518100A (zh) 半导体器件及其制造方法
CN1812076A (zh) 制造半导体器件的方法
CN2713646Y (zh) 具有高介电常数介电层的栅极结构
CN1901202A (zh) 半导体元件及其形成方法
CN1783477A (zh) 半导体装置及其制造方法
CN1917201A (zh) 半导体装置及半导体装置中的开口结构
CN1466190A (zh) 形成铜金属线的方法
CN1815703A (zh) 半导体装置及其制造方法
CN1897280A (zh) 半导体结构及其形成方法
CN1135615C (zh) 半导体器件制造方法
CN1885546A (zh) 半导体器件及其制造方法
CN1819209A (zh) 包括层叠电容器的半导体器件
CN1925167A (zh) 半导体元件及其形成方法
CN1614763A (zh) 制造半导体器件的方法
CN1296987C (zh) 接触孔的制造方法以及半导体元件的制造方法
CN1992287A (zh) 闪存器件及其制造方法
CN1490871A (zh) 具有柱型帽盖层的半导体器件及其制造方法
CN1434508A (zh) 半导体装置
CN100337320C (zh) 自行对准钴硅化物的接触窗制作工艺方法
CN101030559A (zh) 制造快闪存储器件的方法
CN1263139C (zh) 内存元件的结构及其制造方法
CN1897256A (zh) 制造闪存设备的方法
CN1305114C (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication