CN1305114C - 半导体器件的制造方法 - Google Patents
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Abstract
通过使处于电容膜的下部的硅化钨层再结晶化来使耐压提高。在将多晶硅膜2和硅化钨膜3A作为下部电极使用的电容元件的作成中，通过在对作为电容膜使用的氧化硅膜6进行成膜前进行使用了RTA装置的加热处理，使硅化钨膜3A再结晶化。由此，可防止氧化硅膜6与硅化钨膜3A的接触成为不均匀的状态，可大幅度地提高电容膜的耐压，可增加电容元件能蓄积的电荷量，可将电容元件应用于高耐压的半导体器件。
Description
技术领域
本发明涉及在具有电容元件的半导体器件的制造方法中对提高电容膜的特性有用的技术。
背景技术
为了在半导体器件中形成电容元件，有下述的方法：将下部电极的结构作成与栅电极相同的结构，通过在其上形成电容膜、上部电极来制作电容元件。在该制造方法中，大多将下部电极的结构作成层叠了多晶硅膜和硅化钨膜的多侧面(ポリサィド)结构。
在该下部电极上形成由绝缘材料构成的电容膜，在上述电容膜上形成由多晶硅膜得到的上部电极。在该方法中，由于将下部电极的结构作成与栅电极相同的结构，故具有在与栅电极的构图能同时地形成电容的下部电极的优点。下面示出该制造方法。
如图6中所示，在未图示的半导体衬底上，在利用LOCOS(硅的局部氧化(local oxidation of silicon))法形成的氧化硅膜11上形成多晶硅膜12。
由于利用LOCOS法制作氧化硅膜的操作方法在从业者中是众所周知的事项，故在此予以省略。
为了将上述多晶硅膜12作为电极来使用，必须使其低电阻化。作为使多晶硅膜低电阻化的方法，有在多晶硅膜的成膜时一边掺杂杂质一边成膜的方法、在多晶硅膜的成膜后进行热扩散或离子注入来掺杂杂质的方法，而且任一种方法都可使用。
其后，在上述多晶硅膜12上形成硅化钨膜13和在下部电极的构图时作为硬掩摸使用的氧化硅膜14。
对未图示的抗蚀剂膜进行构图，蚀刻作为硬掩摸利用的氧化硅膜14，除去抗蚀剂膜。将已被构图的氧化硅膜14作为掩摸，蚀刻硅化钨膜13和多晶硅膜12。由此，形成下部电极。
其后，通过进行杂质的离子注入、热扩散，使之与和上述下部电极同时形成的栅电极相邻接地形成源、漏区。此时，为了将源、漏区作成LDD结构，如图7中所示，在下部电极的侧面上形成构成侧壁的氧化硅膜15。利用上述源、漏区形成用的热处理，作为图7中的13A所示，对硅化钨膜13进行结晶化。
其次，如图8中所示，利用等离子刻蚀，在作为硬掩摸使用的氧化硅膜14中设置开口部，形成硅化钨膜13与其后成膜的电容膜能接触的区域。此时，开口部附近的结晶化了的硅化钨膜13A受到等离子刻蚀引起的损伤，如图8中作为13B所示，结晶化了的硅化钨膜13A呈非晶化状态。
如图9中所示，形成电容膜，并在该电容膜上形成构成电容元件的上部电极的多晶硅膜19。对于该多晶硅膜19来说，也用上述的方法使其低电阻化。
再有，作为电容膜的材料，氮化硅膜是最一般的材料，但也可在氮化硅膜之下对氧化硅膜进行成膜，或在氮化硅膜的成膜后进行后氧化，在氮化硅膜上对氧化硅膜进行成膜。在此，将电容膜作成了由氧化硅膜16、氮化硅膜17、由后氧化得到的氧化硅膜18这3个绝缘膜形成的层叠结构。
其后，用未图示的抗蚀剂膜进行构图，通过进行多晶硅膜19和电容膜的刻蚀来完成电容元件。
【特许文献1】
特许公报第2705476号
发明要解决的课题，是在上述的电容元件的制造方法中存在的以下问题。
该问题是电容膜的耐压较低。其结果，在工作电压高的半导体器件中不能使用电容元件，不能增加在电容元件中蓄积的电荷。
电容元件的电荷蓄积量用电容元件的电容值与对电容元件施加的电压的积来表示。进而，电容值可作为用电极间的距离除电容膜的相对介电常数与电容元件的电极面积的积的值来表示。
为了既实现半导体器件的微细化又增加电荷蓄积量，可考虑通过电容膜的材料变更来增加相对介电常数的方法。但对于电容膜的材料变更来说，如果考虑与专用的材料有关的成本、与成膜用的装置有关的成本等，则难以说是最佳的方法。
因此，本发明者考虑了提高电容膜的耐压的方法。如果能提高电容膜的耐压，则在维持迄今为止的耐压的原有状态下可减薄电容膜。或者，如果维持电容膜的厚度，则可增加对电容元件施加的电压。进而，如果大幅度地提高耐压，则可实现其电容膜的厚度比迄今为止的电容膜的厚度更薄且施加电压大的电容元件。
发明者在调查电容膜的耐压低的原因时，判明了如图8中所示，其原因是由于非晶化的硅化钨膜13B在电容元件的形成后的热处理中再结晶化了。以下叙述硅化钨膜发生再结晶化的机理。
如图8、9中所示，非晶化的硅化钨膜13B在电容膜的成膜温度下不进行再结晶化。但是，在电容元件形成以后进行的热处理中，有时使用比电容膜的成膜温度高的处理条件，由于这样的热处理则引起硅化钨膜的再结晶化。其结果，电容膜与硅化钨膜的接触状态变得不均匀，则导致电容膜的耐压的下降。
发明内容
在本发明中，为解决上述问题的方法是，如上所述，为了防止在半导体器件的电容元件形成以后的制造工序中使硅化钨膜再结晶化、电容膜与下部电极的接触变得不均匀，则在对电容膜进行成膜之前设置进行加热处理而使之再结晶化的工序。其结果，可较大地提高电容膜的耐压，可应用于蓄积电荷容量的增大并在高电压下工作的半导体器件。
附图说明
图1是与本发明的实施方案有关的半导体器件的制造方法的剖面图。
图2是与本发明的实施方案有关的半导体器件的制造方法的剖面图。
图3是与本发明的实施方案有关的半导体器件的制造方法的剖面图。
图4是与本发明的实施方案有关的半导体器件的制造方法的剖面图。
图5是与本发明的实施方案有关的半导体器件的制造方法的剖面图。
图6是现有的半导体器件的制造方法的剖面图。
图7是现有的半导体器件的制造方法的剖面图。
图8是现有的半导体器件的制造方法的剖面图。
图9是现有的半导体器件的制造方法的剖面图。
图10是示出因本发明的实施而得到的效果的图。
发明的实施方案
以下，说明本发明的半导体器件的制造方法的一实施方案。
如图1中所示，在未图示的半导体衬底上，在用LOCOS法形成的氧化硅膜1上进行成膜：形成80～120nm的多晶硅膜2、形成80～120nm的硅化钨膜3、形成在刻蚀时作为硬掩摸使用的120～180nm的氧化硅膜4。其后，涂敷未图示的抗蚀剂膜，通过对多晶硅膜2和硅化钨膜3进行构图，形成下部电极。
再有，用在现有例的说明中叙述的方法使多晶硅膜2低电阻化。
如在现有技术中叙述的那样，在形成源、漏区使其与和下部电极同时形成的栅电极邻接并将其作成LDD结构的情况下，如图2中所示，在下部电极的侧面上形成构成侧壁的氧化硅膜5。
但是，本发明作成不具有侧壁的下部电极结构也不受限制。
而且，利用形成源、漏区时进行的热处理，如图2中作为3A所示那样，使下部电极的硅化钨结晶化。
其后，形成未图示的抗蚀剂图形，利用等离子刻蚀处理，在作为硬掩摸利用的氧化硅膜4中形成开口部。由于该等离子刻蚀时的损伤的缘故，如图3的3B中所示，使开口部附近表面部的结晶化了的硅化钨膜非晶化。
为了在电容膜成膜前使非晶化了的硅化钨膜3B再结晶化，则一边流过氮或氧，一边进行采用RTA(快速热退火)装置的加热处理。利用该加热处理，如用图4中的a所示那样，使硅化钨膜的非晶化了的部分再结晶化。其结果，即使进行电容元件形成后的热处理，电容膜与硅化钨膜的接触也不会变得不均匀，耐压不会降低。
再有，加热处理时流过的气体可以是氧，但氮则更为理想。此外，为了使硅化钨膜再结晶化，必须在750℃或750℃以上的温度下加热。作为加热装置，即使使用扩散炉，也能进行750℃或750℃以上的加热，但在将晶片运入炉内时，由于发生大气的卷入等，故不能稳定地进行晶片周边部的再结晶化，如果与使用RTA装置的情况相比，则发生表面的凹凸变大、完成后的耐压不够高的问题。
作为电容膜，则成膜形成15～25nm的氧化硅膜6、10～20nm的氮化硅膜7、30～40nm的氧化硅膜。再有，如上所述，作为电容膜的结构，不仅可以是这里提示的氧化膜、氮化膜、氧化膜的层叠结构，也可以是只是氮化膜、氧化膜+氮化膜、氮化膜+氧化膜那样的结构。进一步地说，电容膜的膜厚根据必要的电容值而变化，也有与本实施例中举出的膜厚不同的膜厚的情况。
其后，将作为上部电极使用的多晶硅膜9进行成膜成120～180nm的膜。再者，通过利用未图示的抗蚀剂掩摸刻蚀多晶硅膜9和电容膜来形成电容元件。
以下示出本发明的效果的例子。图10是在横轴上取电容元件的电极间施加电压、在纵轴上取电容元件中流过的平均测定电流值并示出了平均测定电流值对于施加电压的变化的曲线图。对在电容元件上施加某个电压时的在晶片面内形成的35个电容元件中流过的测定电流值的平均值进行了作图。如果逐渐地提高施加电压，则由于产生电容膜的静电破坏，故存在平均测定电流值有急剧地上升的部位。此时的施加电压越大，耐压就越高。根据本发明，可知产生电介质破坏的施加电压的值约为现有技术的2倍。
发明的效果
利用迄今为止已说明的半导体器件的制造方法，可大幅度地改善电容膜的耐压。其结果，可增加在电容元件中能蓄积的电荷量，可应用于在高耐压下工作的半导体器件的电容元件。
而且，在本发明中所必要的装置是在其它的作业中使用的加热装置，所增加的工序也只是加热处理工序，这样一来，既可使生产费用、手续的增加为最小限度，又可谋求电容膜的大幅度的性能提高，可以说这正是本发明的效果。
Claims (7)
1.一种半导体器件的制造方法，其特征在于，该方法具有下述工序：
层叠第1多晶硅膜、硅化钨膜和氧化硅膜的工序；
以上述氧化硅膜作为硬掩摸，通过对上述第1多晶硅膜和硅化钨膜进行构图形成下部电极的工序；
在上述下部电极上的氧化硅膜中形成了开口部后，在上述下部电极上形成电容膜的工序；
在上述电容膜上使第2多晶硅膜成膜后，通过进行上述第2多晶硅膜的构图形成上部电极的工序；以及
在使上述电容膜成膜前，通过进行加热处理使硅化钨膜的一部分再结晶化的工序；
其中，所述电容膜包括氮化硅膜、氧化硅膜，或仅为氮化硅膜。
2.按照权利要求1中所述的半导体器件的制造方法，其特征在于：其中，所述电容膜为氧化硅膜、氮化硅膜、氧化硅膜的叠层结构。
3.按照权利要求1中所述的半导体器件的制造方法，其特征在于：其中，所述的电容膜为氧化硅膜+氮化硅膜的叠层结构。
4.按照权利要求1中所述的半导体器件的制造方法，其特征在于：其中，所述电容膜为氮化硅膜+氧化硅膜的叠层结构。
5.按照权利要求1中所述的半导体器件的制造方法，其特征在于：形成上述电容膜的工序是形成氮化硅膜的工序。
6.按照权利要求1中所述的半导体器件的制造方法，其特征在于：
形成上述电容膜的工序包含形成氮化硅膜和氧化硅膜的工序。
7.按照权利要求1中所述的半导体器件的制造方法，其特征在于：
在上述加热处理中使用RTA装置，一边流过氮或氧，一边加热到750℃或750℃以上的温度。
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Legal Events
| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20070314 Termination date: 20210625 |