CN1173043A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN1173043A
CN1173043A CN97110214A CN97110214A CN1173043A CN 1173043 A CN1173043 A CN 1173043A CN 97110214 A CN97110214 A CN 97110214A CN 97110214 A CN97110214 A CN 97110214A CN 1173043 A CN1173043 A CN 1173043A
Authority
CN
China
Prior art keywords
channel region
effective channel
region
semiconductor element
charge carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97110214A
Other languages
English (en)
Other versions
CN1112732C (zh
Inventor
矢野和男
石井智之
桥本孝司
关浩一
青木正和
阪田健
中込仪延
竹内干
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1173043A publication Critical patent/CN1173043A/zh
Application granted granted Critical
Publication of CN1112732C publication Critical patent/CN1112732C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7888—Transistors programmable by two single electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Read Only Memory (AREA)

Abstract

一种场效应半导体元件,它是用少数元件实现的并具有较小的面积且能够在不需要进行低温冷却的情况下通过其存储数据,还涉及利用其的存储器件。栅极—沟道电容被设定得如此地小,以致能根据该半导体场效应晶体管元件电流的改变明确而清楚地检测出捕获区是否俘获到了一个电子或空穴。通过检测该半导体元件的阈值电压由于在捕获区中捕获电子或空穴而产生的改变,就能在室温下实现数据存储。

Description

半导体存储器件
本发明涉及适于进行高密度集成的半导体存储器件。
以前，多晶硅晶体管已经被用作构成静态随机存取存储装置(缩写为SRAM)的元件。在T.Yamanaka等人在IEEEInternational Electron Device Meeting，pp.447-480的论文中，描述了一种有关的现有技术。通过制作尽可能多的多晶硅晶体管，集成电路的集成密度可以得到提高，其理由可以用这样的事实来解释，即可以把多晶硅晶体管以叠置或分层的方式形成在传统的、形成在半导体衬底的表面上的整体MOSFET(金属氧化物半导体场效应晶体管)之上，且在多晶硅晶体管和整体MOSFET之间设置有绝缘膜。在这种SRAM中，完现用于一位的存储单元需要四个整体MOSFET和两个多晶硅晶体管。然而，由于该多晶硅晶体管可以被叠置在这些整体MOSFET上，该SRAM的一个存储单元可以在大体对应于这些整体MOSFET所需的区域上实现。
作为与本发明有关的另一个现有技术，可以提到在K.Nakazato等人在Electronics Letters，vol.29，No.4，pp.384-385(1993)中描述的单电子存储器。该存储器可通过一个一个地对电子进行控制而实现。然而，应注意的是操作温度很低，在30mK的量级上。
作为与本发明有关的另一个现有技术，有如F.Fang等人在1990 Sympsium on VLSI Technology，pp.37-38(1990)中公布的技术，它涉及对MOSFET的RTN(随机电报噪声)的研究。更具体地说，当在恒定电压条件下在预定时间内测量MOSFET的漏极电流时，会出现这样的现象，即在高电流态和低电流态之间发生随机的状态转换。这种现象被称为RTN，其原因可以用单个电子在存在于硅(Si)和二氧化硅(SiO2)界面上的能级节中的被捕获和从其得到释放从而使漏极电流发生变化了进行解释。然而，RTN仍然是与MOSFET中有关的电流噪声的基础研究课题，且还没有得到关于在实际应用中采用RTN的任何尝试的正面报告。
目前，对半导体集成电路进行高精度处理的技术已经发展到了这样的水平，以致实现更高精度的任何努力都将遇到困难。即使在技术上是可能的，由于需要非常先进的技术，也会出现无法容忍的高成本的问题。在这种情况下，非常需要一种从根本上说新颖的、能增加半导体集成电路制作中的集成密度的方法，而不是依赖于只是通过增大其精度而实现构成半导体集成电路的半导体元件的方法。
另一方面，以前已知的多晶硅晶体管，在多晶硅晶体管的源极和漏极之间的电阻可受到栅极电压的控制这一方面，与可变电阻元件是等价的。因此，SRAM的存储单元的实现要求包括形成在硅衬底上的传统MOSFET在内的六个之多的半导体元件。
对比之下，在DRAM(动态随机存取存储器)的情况下，一比特的数据或信息可被存储在由一个MOSFET和一个电容器构成的一个存储单元中。因此，DRAM利用了RAM器件容易以最高集成密度实现这一优点。然而，由于DRAM是基于将电荷读出到一条数据线上的方案，而该数据线的电容又不能忽略，所以其存储单元必须有几十fF(毫微微法)量级的电容，因而这给进一步增大存储单元的实施精度的努力造成了巨大的困难。
另外还已知的是，诸如闪烁EEPROM(电可擦除及可编程只读存储器)的非易失存储器件，可通过采用每一个均具有浮动栅极和控制栅极的一些MOSFET来实现。进一步地，作为用于这种非易失存储器件的半导体元件，有一种已知的MNOS(金属氮化物氧化物半导体)元件。该MNOS被用于将电荷存储在一个SiO2膜和一个Si3N4膜之间的界面上，而不是闪烁EEPROM的浮动栅极。虽然带有浮动栅极的MOSFET或MNOS元件的使用在可以用一个晶体管长期保持或存储一比特的数据方面是有利的，但由于为此电流必须流过绝缘膜，所以需要很多时间进行重新写入操作，因而可以重新写入操作的执行次数限于约为1亿次，这又造成了一个问题，即该非易失存储器件的应用受到了限制。
另一方面，在上述Nakazato等人的文章中讨论的一电子存储器件只能在低温下运行，从而产生了难以实施的问题。另外，这种单电子存储器的存储单元是由一个电容器和两个有源元件构成的，这意味着所需元件的数目超过了传统的DRAM的数目，从而造成了进一步的不利。
从上述可以理解到，存在着对不要求电容元件的半导体元件的巨大需要，这种半导体元件与DRAM不同且它能自己呈现出存储功能，以在不用依赖用于实现具有更高精度的存储器的技术的条件下，实现具有比现有技术更高的集成密度的存储器。
考虑上述的现有技术状态，本发明的一个目的，是提供一种划时代的半导体元件，它使得能够以较少数目的半导体元件和较小的面积来实现一种半导体存储器件，它本身具有数据或信息存储能力，并且不需要在如低温级别的低温下冷却。
本发明的另一个目的，是提供一种半导体存储器件，它能用上述的半导体元件来实现。
为了实现上述和其他将随着描述的进行而变得明了的目的，根据本发明的基本技术概念，半导体场效应晶体管元件的栅极和沟道之间的电容被设定得很小，以致于捕获电平对单个载流体(电子或空穴)的俘获都可以作为该半导体场效应晶体管元件的电流的改变而被明确而有效地检测出来。更具体地，在由于半导体场效应晶体管元件对载流子的捕获或释放而引起的阈值改变和逻辑“1”和“0”的数字值之间，建立了对应关系，从而使该半导体场效应晶体管元件即使在室温下也具有存储数据或信息的功能或能力。
因此，从本发明最广义的意义上说，根据本发明的第一个方面，提供了一种半导体元件，它包括一个构成该半导体元件的源极的源极区、构成该半导体元件的漏极的漏极区、设置在源极区和漏极区之间并用于将它们彼此连接起来的有效沟道区、一个栅极电极—该栅极电极通过设置在该栅极电极和沟道区之间的一个栅极绝缘膜与沟道区相连接、以及一个形成在源极区和漏极区之间并处于沟道区中的电流路径附近且用于俘获至少一个载流子的能级节，其中栅极电极和有效沟道区之间的有效电容(将在后面对其进行解释)被设定得如此之小，以致于能满足以下不等式给出的条件：
   1/Cgc＞kT/q2
其中Cgc表示有效电容，k表示玻尔兹曼常数，T表示以绝对温度代表的操作温度，而q表示一个电子的电荷(参见图1A至1D)。
根据本发明的另一个方面，提供了一种半导体元件。该半导体元件包括：一个源极区和一个漏极区，该漏极区通过设置在源极区和漏极区之间的一个沟道区而与源极区相连接；一个栅极电极，它通过设置在栅极和沟道区之间的一个栅极绝缘膜与沟道区相连接；至少一个形成在沟道区附近并用于约束载流子的载流子约束区；以及，存在于载流子约束区和沟道区之间的势垒；其中栅极电极和有效沟道区之间的有效电容被设定得足够地小以致满足以下不等式表示的条件：
                1/Cgc＞kT/q2
其中Cgc代表有效电容，k代表玻尔兹曼常数，T代表用绝对温度表示的操作温度，而q代表一个电子的电荷(参见图10A和10B)。
根据本发明的另一个方面，提供了一种半导体元件；该半导体元件包括：一个构成该半导体元件的源极的源极区；一个构成该半导体元件的漏极的漏极区，该源极区与该漏极区通过设置在它们之间的一个沟道区相连接；一个栅极电极，该栅极电极通过设置在该栅极电极与沟道区之间的一个栅极绝缘膜与沟道区相连接；至少一个载流子约束区，它形成于沟道区附近并用于约束载流子；以及，存在于该载流子约束区和沟道区之间的一个势垒；其中沟道区和载流子约束区之间的电容值被设定得大于栅极电极和载流子约束区之间的电容，且其中存在于载流子约束区周围的总电容得到适当的设定以满足由以下不等式表示的条件：
                    q2/2Ctt＞kT
其中Ctt代表总电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，而q代表一个电子的电荷(参见图10A和10B)。
在此，重要的是要注意到，“总电容(Ctt)”指的是存在于载流子约束区和栅极电极以外的所有其他电极之间的电容的总和。
为了增加半导体存储元件可以  再被写入的次数，需要将存在于沟道区和载流子约束区之间的势垒(绝缘膜)的可能的降低抑制到最小的程度。
因此，根据本发明的进一步的方面，提供了一种半导体元件，它包括：一个构成该半导体元件的源极的源极区；一个构成该半导体元件的漏极的漏极区，该源极区与该漏极区通过设置在它们之间的一个沟道区而相互连接；一个栅极电极，该栅极电极通过设置在该栅极电极与沟道区之间的一个栅极绝缘膜而与该沟道区相连接；至少一个形成在沟道区附近并用于约束载流子的载流子约束区，该约束区被一个势垒所包围，且信息的存储就是通过将载流子保持在该载流子约束区中而实现的；以及，一个薄膜结构，它具有不大于9nm的厚度并由一种绝缘膜中的半导体材料构成，该绝缘膜位于沟道区和载流子约束区之间(参见图17A和17B)。
为了更好地理解本发明，下面将对其原理或概念进行更详细的说明。
在本发明的一种典型实施模式中，使一个多晶硅元件(例如见图1A至1D)具有这样的特性，即当其栅极和源极之间的电势差在漏极—源极电压保持常数的同时在一预定范围内反复增大和减小时，源极和漏极之间的导电性即使在室温下也呈现出滞后现象(见图2)。
更具体地，参见图2，当栅极—源极电压在一个第一电压Vg0(0伏特)和一个第二电压Vg1(50伏特)之间进行垂直扫描时，多晶硅元件的漏极电流呈现出滞后特性。这种现象在以前是完全不知道的，但是本发明人首先通过实验而发现了。下面将解释为什么会出现这种滞后特性的原因。
图4A显示了图1A至1D所示的半导体器件的沟道区在栅极—源极电压Vgs为0伏特状态时的能带分布。漏极电流沿着与该图的平面垂直的方向流动。为了简化讨论，在以下的描述中假定漏极—源极电压在与栅极电压相比时足够地低，同时应理解以下所述的观测即使在漏极—源极电压高的情况下也同样是有效的。
现在参见图4A，在多晶硅的沟道(3)中形成了在一个栅极氧化膜(5)和一个周边SiO2保护膜(10)之间的低能量势阱。在此情况下，在沟道区(3)—该沟道区(3)可以是带有低掺杂浓度的p型或i型(本征半导体型)或n型的—之中的导带的能级(11)，与在具有高掺杂浓度的n型源极区中的导带的能级或具有高掺杂浓度的简并n型源极区中的费米能级(12)相比，是足够地高的。其结果，在沟道(3)中不存在电子。因而没有漏极电流。
进一步地，在沟道(3)的附近存在有一个捕获能级(7)，它能俘获或捕获诸如电子的载流子。作为参予形成该捕获能级的能级，可以分为：延伸到一个籽晶粒的能级或一组籽晶粒(在多晶硅的沟道区中的晶体籽晶粒)的能级，这些籽晶粒本身被高势垒所包围；在籽晶粒内部的能级；在Si-SiO2界面上(即沟道区(3)和栅极氧化膜(5)之间的界面上)的能级；在栅极氧化膜(5)内部的能级和其他的能级。然而，不用考虑这些能级中的哪些构成了捕获能级。附带说明一下，即使在本发明人进行的实验之后，目前也还不能确定上述能级中的哪一个实际上捕获了载流子或电子。在上述的能级中，在实现上述的滞后特性中起了作用的捕获能级(7)的能量，比源极区(1)中的费米能级(12)高得多。因此，在捕获能级(7)中不存在电子。在此方面，应说明的是虽然在图4A至4C中该捕获能级被显示为存在于栅极氧化膜中，但该捕获能级不一定要存在于该氧化膜之内。所必须的只是该捕获能级存在于沟道的附近。
当栅极(4)和源极(1)之间的电势差Vgs从零伏特增大到低阈值电压Vt时，沟道区(3)中的电势增大。因此，与其中电势差Vgs为零(参见图4A)的状态下的沟道区(3)的初始能级相比，在电势差Vgs高于零伏特且低于低阈值电压Vt的条件下沟道区(3)对于电子的电势能变得更低。当栅极—源极电势差Vgs达到低阈值电压Vt时，源极区(1)中的费米能级达到沟道区(3)的导带中的能级(具有约为kT的差，其中k是玻尔兹曼常数而T是用绝对温度表示的操作温度)。因此，电子被从源极引入到沟道区(3)之中。因而在漏极和源极之间产生了电流流动。
当栅极电压进一步增大时，沟道区(3)内的电子的数目也相应地增加。然而，当电势差Vgs达到一个俘获电压Vgt时，捕获能级(7)的能量达到费米能级(12)，从而由于在从源极区(1)引入的那些电子的热能的影响下的电子分布，使捕获能级(7)俘获或捕获至少一个电子。同时，由于捕获能级(7)比栅极氧化膜(5)和周边SiO2保护膜(10)的电势低很多，所以被捕获能级(7)俘获的电子无法借助电子的热能量迁移到栅极氧化膜(5)和周边SiO2保护膜。另外，由于多晶硅沟道区(3)的具有高能量的籽晶粒边界存在于捕获能级(7)的附近，例如在Si-SiO2界面上，所以被捕获能级(7)俘获的电子不能从捕获能级中运动(参见图4C)。然而，由于其他的电子可以运动，所以漏极电流继续流动。
以此方式，一旦捕获能级(7)捕获或俘获了单个的电子，图1A至1D中所示的多晶硅半导体元件的阈值电压从低阈值电压Vt变到高阈值电压Vh，其原因将在下面说明。
当栅极—源极电势差Vgs在Vh＜Vgs＜Vgt范围之内从图4C所示的状态被降低时，在沟道区(3)中的电子数目被减少。然而，一般地，在捕获能级(7)的周边存在有一个高能量区。因此，被捕获能级(7)俘获的电子保持不变(参见图5A)。
当栅极电压进一步被降低到使电势差Vgs达到高阈值电压Vh的值时，源极区(1)的费米能级(12)变得与沟道(3)的导带的能级相差ca.kT，其结果是沟道内的几乎所有电子都消失了(见图5B)。其结果，漏极电流无法再流动。然而，没有漏极电流流动的阈值电压Vh变得比低阈值电压Vt高出一个与在捕获能级(7)中被俘获的电子电荷相对应的电压。
进一步地，通过把栅极—源极电势差Vgs降低到使电势差Vgs变得等于零的值，捕获能级(7)的周边高能量区中的电势随着栅极电压的降低而变得更低，这使得被捕获能级(7)俘获的电子在电场的作用下借助隧道效应而被释放到低能量区(参见图5C)。
随后，由于垂直扫描，栅极—源极电势差Vgs重新上升。通过重复这一操作，可以在漏极电流—栅极电压特性中观测到由于电子的捕获和释放而造成的滞后。
在此方面，本发明人已经发现上述的滞后特性只在栅极和沟道之间的电容很小时才出现。另外，本发明人进行的实验显示，虽然一个具有0.1微米的栅极长度和栅极宽度的半导体元件能呈现出上述的滞后特性，但其栅极长度和栅极宽度分别为1微米数量级的半导体元件就不能呈现出这种滞后特性。
因此，必须强调的是，栅极和沟道区之间的电容Cgc很小，对于上述滞后特性的出现是必不可少的，其原因将在下面说明。存储在捕获能级中的电荷量Qs和阈值或阈值电压的改变ΔVt(=Vh-Vt)之间存在有以下关系：
ΔVt=Qs/Cgc(1)
其中Cgc代表栅极和一个有效沟道之间的电容。术语“有效沟道”的意思是沟道的一个区域，该区域对流过它的电流的幅度有限制性的调节且该区域对应于电流路径中一个具有最高电势能的区域。因此，该区域也可被称为瓶颈区。为了将上述滞后特性用于存储功能，有必要能作随着漏极电流的改变，明确而有区别地对阈值为高(Vh)的状态和阈值为低(Vt)的状态进行检测。换言之，阈值Vh和Vt之间的差别，必须能根据漏极电流的不同或改变而得到明确而确定的检测。为此的条件可以按照以下方式确定。一般地，一个具有阈值Vt的MOS晶体管的漏极电流Id，在该阈值的附近可用以下公式表示：
        Id＝A·exp〔q(Vgs-Vt)/(kT)〕    (2)
其中A代表一个电势常数，q代表一个电子的电荷，Vgs代表MOS晶体管的栅极—源极电压，Vt代表阈值电压，k代表玻尔兹曼常数而T代表用绝对温度表示的操作温度。因此，当Vt＝Vh时，该漏极电流由以下公式给出
     Idh＝A·exp〔q(Vgs-Vh)/(kT)〕    (3)
而当Vt＝Vt时，该漏极电流由下式给出：
     Idt＝A·exp〔q(Vgs-Vt)/(kT)〕    (4)
因此，在Vt＝Vh的状态和Vt＝Vt的状态下的漏极电流间的比值可被确定如下：
     Idt/Idh＝exp〔q(Vh-Vt)/(kT)〕    (5)
因此，可以看到，为了能够根据检测到的漏极电流而将上述两种状态彼此区别开来，则必须有如表达式(5)给出的漏极电流之比Idt/Idh最小不得小于自然对数的底e(2.7)，且在实际之中，所考虑的电流比应该最好大于等于10。在漏极电流比不小于自然对数的底e的条件下，以下表达式成立：
     ΔVt(＝Vh-Vt)＞kT/q                       (6)
因此，根据表达式(1)，必须满足以下条件：
     Qs/Cgc＞kT/q                              (7)
为了使单个电子的俘获满足上述的电流检测条件，需要满足以下条件：
     q/Cgc＞kT/q                               (8)
从以上的表达式(8)可以看出，为了能在室温下进行操作，栅极—沟道电容Cgc不能超过6aF(其中a是“atto—”的缩写，意思是10-18)。另外，在具有1微米数量级的栅极长度的半导体元件的情况下，栅极—沟道电容Cgc的量值将为约1fF(其中f是“femto—”的缩写，意思是10-15)并且与上述条件偏离相当大。相反，在用本发明所教导的实施方法进行制作的情况下，栅极—沟道电容Cgc极小，在0.01aF的数量级；而且已经可以确定，在室温下能够检测到的阈值移动可以是仅由一个电子的俘获引起的。
进一步，在本实验的过程中，本发明人已经发现，通过将栅极—源极电势差Vgs保持在零电压和电压值Vgt之间，则可以将前一个阈值稳定保持1小时或更长时间。图3显示了这种实验的结果。更具体地，图3显示了漏极电流的改变，且该漏极电流是在如图2的a所示的条件下，在将栅极电压保持恒定的同时测量的。如从该图中可见，在低阈值状态，可以保持一个高电流电平，而在高阈值状态下，可以保持一个低电流电平。因此，通过利用阈值的这种移动，可以保持信息或数据，换言之，即可以存储信息或数据。进一步地，通过检测这些状态下的漏极电流，就可以读出这些数据。亦即，漏极电流小于基准值13的状态可以被读出作为逻辑“1”数据，而漏极电流大于基准值(13)的状态可以被读出为逻辑“0”(参见图3)。
另一方面，数据写操作可通过控制栅极电压来进行。现在描述数据写操作。假定在初始状态，栅极电压处于低电平Vg0。通过将栅极电压沿着正方向扫描到电平Vgt，该阈值电压被设定在高电平Vh。借助这一操作，可在根据本发明的半导体元件中写入数字数据的逻辑“1”。随后，该栅极电压沿着负方向扫描到零电压电平，从而使阈值电压改变到低电平Vt。以此方式，可写入数字数据的逻辑“0”。
如现在可以从以上的描述明白的，仅借助单个的半导体元件，就可以写入、保存和读出数据或信息。这意味着，与传统存储器件相比，可以用单位面积中的数目少得多的半导体元件来实现存储器件。
根据本发明的半导体元件—其中通过仅俘获或捕获少数电子于一个存储节(它也可被称作为载流子约束区或能级节或载流子捕获或载流子约束捕获区、量子约束区等类似术语)中来实现数据存储—的优点，在于没有由于象浮动栅极MOSFET遇到的绝缘膜恶化而引起的对数据再写入次数的限制，或者即使有的话这种限制也是轻度的。
然而应该注意的是，在图1A-1D所示的本发明实施模式的情况下，用于载流子约束的载流子捕获能级和用作电流路径的有效沟道区之间的相对位置(即相对距离)关系是很难固定的，这涉及到所制作的元件中的阈值改变特性的不可忽略的不一致性。
作为解决上述困难的一种措施，提出了如图10A和10B所示的另一实施本发明的模式，其中被势垒包围的载流子约束区(24)被独立地提供在沟道区(21)附近。借助于这种结构，可以降低上述的不一致性。
从半导体元件的性能稳定性方面看，半导体元件中的高阈值电压Vh和低阈值电压Vt之间的电压差ΔVt的制作不一致性应得到尽量的抑制。
当然，表达式(1)给出的条件当栅极区和载流子约束区之间的电容Cgt和载流子约束区与沟道区之间的电容C足够小时也可以是有效的。在与上述情况不同的情况下，由下式给出的条件是合用的：
      ΔVt＝q/(1+Cgt/C)Cgc                   (9)
其中Cgc代表栅极区(22)与沟道区(21)之间的电容，Cgt代表载流子约束区(24)和沟道区(21)之间的电容。
关于图1A至1D所示的本发明的实施模式，本发明人已经发现，在表达式(9)中代表载流子约束区与沟道区之间的电容的项C最容易受到不一致性的影响，因为载流子约束区是为了设定载流子捕获能级而实施的。为了使上述电势差ΔVt即使在载流子约束区和沟道区之间的电容C发生变化的情况下也几乎不出现变化，栅极与沟道区之间的电容Cgt必须足够地小于电容C(即Cgt＜＜C)。
因此，根据本发明的另一种最佳实施模式，提出了在通过在载流子约束区(24)和沟道区(21)之间设置一个具有小厚度的绝缘膜(25)而将它们之间的电容C设定在大的值的同时，通过设置具有大厚度的栅极绝缘膜(23)而将栅极(22)与载流子约束区(24)之间的电容Cgt设定在一个小的值。
另一方面，关于在载流子约束区(24)中保存数据的问题，需要保证抵抗热波动的稳定性。在此方面，让我们用Ctt表示载流子约束区和所有其他区之间存在的总电容。一般地，在绝对温度(T)系统中，kT(其中k代表玻尔兹曼常数而T代表用绝对温度表示的温度)数量级的能量波动是不可避免的。因此，为了稳定地保存数据，就要求由于俘获单个电子而引起的、由q2/2Ctt给出的能量改变大于上述波动。换言之，由以下表达式给出的条件必须得到满足：
       q2/2Ctt＞kT                       (10)
该条件要求如上定义的总电容Ctt必须小于等于3aF，以允许在室温下的操作。
在如图17A和17B所示的本发明的另一实施模式中，在设置在存储区(47)和沟道区(46)之间的一个绝缘膜(49，50)的内部，形成了一个半导体薄膜结构(48)，以减小绝缘膜(49，50)的恶化。
因此，在根据实施本发明的本模式的半导体元件中，薄膜结构(48)提供的势垒被形成在绝缘膜(49，50)的内部，从而使薄膜结构(48)有效地起到与绝缘膜相同的作用，同时使得能够在实际应用中减小绝缘膜的厚度。
如从图17A和17B可见，设置在绝缘膜(49，50)内部的半导体薄膜(48)在沿着半导体薄膜的厚度方向的量子约束效应的作用下，具有被导带移动的能级，并且对于写入/擦除操作主要起着存储区和载流子供给区之间的势垒的作用，其原因将在下面解释。
用L表示半导体薄膜的膜厚度，用n表示薄膜中的载流子的有效质量并用h代表普朗克常数，则由于沿着厚度方向的约束效应而引起的载流子量子波动的最低能态的能量可用以下表达式来适当表示：
      h2/8mL2                           (11)
考虑到热能波动，为了能使能量由于量子约束效应而移动，由以下不等式表示的条件必须得到满足：
      h2/8mL2＞kT                       (12)
考虑到上述表达式(12)，由硅(Si)形成的半导体薄膜(48)的厚度必须小于或等于9nm，以使势垒在室温下有效。
因此，虽然在载流子经绝缘膜(49，50)而在沟道区(46)和载流子约束区(47)之间运动时载流子有在短时间内存在于半导体薄膜中的可能性，但这些载流子长时间停留在半导体薄膜(48)中的可能性是非常小的。其结果，当载流子在沟道区(46)和载流子约束区(47)之间迁移时，半导体薄膜(48)起着它们的临时通道的作用，这意味着半导体薄膜(48)最终将由于不能进行载流子约束操作而起势垒的作用。
借助上述的结构，该半导体元件，借助与其中未采用上述结构的半导体元件相比具有较小厚度的绝缘膜，可呈现出势垒效应。因此，绝缘膜(49，50)的膜疲劳可得到抑制。对于进一步消除膜疲劳，该半导体薄膜(48)可形成在一个多层结构中。
其中在绝缘膜中提供有半导体薄膜的结构的进一步的优点，在于能够适当地设定载流子约束区与源极区之间的势垒的高度。由于因为量子约束所引起的能量移动是根据载流子约束区的大小L来确定的，所以除了选择薄膜材料之外，还可以通过调节膜的厚度，来调节势垒的高度。在此方面，应该注意的是，在具有已知结构的半导体元件中，势垒的高度只是根据构成绝缘膜的材料来确定的。
通过以下结合附图并以举例的方式对本发明的最佳实施例所进行的描述，将会对本发明的上述和其他的目的、特征和优点有更明确的理解。
图1A至1D显示了根据本发明的第一实施例的存储元件的结构，其中图1A是顶视图，图1B是沟道部分的显微图，图1C是显示该存储元件的总体结构的方案立体图，且图1D是沿着图1C的C-C’线的剖视图；
图2显示了表示根据本发明的第一实施例的存储元件的栅极—源极电压与漏极电流的依赖关系的测量值曲线图；
图3显示了实验获得的结果，用于显示根据第一实施例的半导体元件在写入了逻辑“1”和“0”之后的数据保存；
图4A至4C显示了当栅极电压增大时在根据本发明的第一实施例的半导体元件的沟道区附近的能带形状的改变；
图5A至5C显示了当栅极电压减小时在根据本发明的第一实施例的半导体元件的沟道区附近的能带形状的改变；
图6是电路示意图，显示了根据本发明的存储IC器件的结构，其中采用了每一个都具有图1所示的结构的存储元件；
图7显示了图6所示的存储器件预期将会呈现的滞后特性；
图8是分解立体图，示意地显示了根据本发明的第一实施例的半导体存储器件的结构，其中一个存储单元阵列被叠置在形成在Si衬底表面上的周边电路上；
图9A和9B是剖视图，用于显示根据本发明的第一实施例的半导体存储器件的制作步骤；
图10A和10B是剖视图，显示了根据本发明的第二实施例的半导体存储元件的结构；
图11A和11B是放大图，放大地显示了根据本发明的第二实施例的存储元件的沟道区、载流子约束区和栅极，其中图11A是立体图而图11B是剖视图；
图12的曲线图显示了根据本发明的第二实施例的半导体存储元件中的栅极—源极电压与漏极电流的依赖关系；
图13A至13C是示意图，用于以夸大的方式显示当栅极电压增大时半导体存储元件的载流子约束区和沟道区附近的电势分布的改变情况；
图14A至14C是示意图，用于以夸大的方式显示当栅极电压减小时在半导体存储元件的载流子约束区和沟道区附近的电势分布的改变情况；
图15A和15B是剖视图，显示了根据本发明的第三实施例的半导体存储元件的结构；
图16A至16C显示了根据本发明的第四实施例的半导体存储元件，其中图16A是剖视图，图16B显示了沿着图16A的a-a’线切剖的截面，而图16C是平面顶视图；
图17A和17B显示了根据本发明的第五实施例的半导体存储元件，其中图17A是其剖视图而图17B显示了存储元件中的电势分布状态；
图18显示了代表根据本发明的半导体存储元件的符号；
图18A、18B和18C显示了根据本发明的第六实施例的存储单元，其中图18A显示了该存储单元的电路配置，图18B显示了在读出和写入操作时分别加到存储单元的字引线和数据引线上的电压，而图18C用曲线的形式显示了用于该存储单元中的半导体元件的漏极电流与栅极—源极电压的依赖关系；
图19是电路图，显示了用于根据本发明的第六实施例的存储单元的读出电路的电路配置；
图20是信号波形图，用于显示在读操作中施加各种信号的时序；
图21A和21B分别显示了根据第六实施例的一个4比特存储单元阵列的电路配置和其设置；
图22A至22C显示了根据本发明的第七实施例的存储单元组，其中图22A显示了该存储单元组的电路配置，图22B显示了在写和读操作时加到其一个存储元件上的电压，而图22C以曲线图显示了该存储元件的特性；
图23是电路图，显示了根据本发明的第七实施例的半导体存储器件的结构；
图24A至24E是电路图，显示了根据本发明的存储单元的各种配置；
图25A至25C显示了根据本发明的第八实施例的存储单元，其中图25A显示了存储单元的电路配置，图25B分别显示了在读和写操作时加到该存储单元的字引线和数据引线上的电压，而图25C以曲线显示了用于该存储单元中的半导体元件的漏极电流对栅极—源极电压的依赖关系；
图26是电路图，显示了用于根据本发明的第八实施例的存储单元的读电路的电路配置；
图27A和27B是电路图，分别显示了根据第八实施例的存储单元电路的形式；
图28A和28B是电路图，分别显示了一个4比特存储单元的配置和其相应的掩膜布置；
图29A至29C显示了根据本发明的第九实施例的存储单元，其中图29A显示了该存储单元的电路配置，图29B显示了分别在读和写操作时加到字引线和数据引线的电压，且图29C以曲线显示了用于该存储单元中的半导体元件的漏极电流对栅极—源极电压的依赖关系；
图30是电路图，显示了根据本发明的第九实施例的读/写电路；
图31A、31B和31C显示了根据本发明的第十实施例的存储单元，其中图31A显示了该存储单元的电路配置，图31B显示了分别在读和写操作时加到字引线和数据引线上的电压，且图31C以曲线显示了用在该存储单元中的半导体元件的漏极电流对栅极—源极电压的依赖关系；
图32是电路图，显示了根据本发明的第十实施例的读电路；
图33显示了根据第十实施例的存储单元；
图34是框图，显示了一个其中根据本发明的存储器件被用作主存储器的数据处理设备的结构。
现在，将结合附图和作为例子的最佳实施例，对本发明进行详细描述。
实施例1
以下的描述涉及根据本发明的实施例的场效应半导体存储元件(FET存储元件)。图1A至1D显示了根据本发明的第一实施例的半导体存储元件的结构，其中图1C是显示该存储元件的总体结构的方案立体图，图1D是沿着图1C中的C-C’线取出的剖视图，图1B是显示该存储元件的沟道部分的放大显微图，且图1A是其顶视图。参见这些附图，源极1和漏极2分别由n型多晶硅构成的并具有高掺杂浓度的区域构成，而沟道部分3由非掺杂多晶硅区构成。源极1、漏极2和沟道3中的每一个都是以薄而且细的多晶硅连线的形式实现的。在本发明人实际制作的存储器件的情况下，沟道3的宽度为0.1μm，其厚度为10nm且最好为3.4nm。多晶硅触点1A和2A分别与源极1和漏极2的端部相连，这些触点的每一个的厚度均大于源极1和漏极2的厚度，其中源极1和漏极2分别经过多晶硅触点1A和2A与金属引线导体相连。在该存储元件的一个典型例子中，各个多晶硅触点1A和2A最好应该具有0.1μm的厚度，这是沟道3的厚度的十倍，因为如果不这样，当在薄的多晶硅上直接形成接触孔时，多晶硅本身将变得不容易受蚀刻的影响。一个栅极4被以这样的取向设置，即它通过一个设置在其之间的栅极绝缘膜5而与沟道区3相交。在本实施例的情况下，栅极4的膜厚度为0.1μm。上述结构在图1C中看得最清楚。
另外，在本实施例的情况下，构成沟道区3的多晶硅膜整个地被一个SiO2保护膜10所包围(见图10)。由于二氧化硅(SiO2)的介电常数约为硅的三分之一，所以沟道区3和栅极4的电容可通过如上所述地用SiO2保护膜10将它们包围起来而得到降低。这是能在室温下实现如前所述的滞后特性的一个原因。
在根据本实施例的存储元件的情况下，多晶硅的沟道是通过在SiO2-衬底上淀积厚度为10nm的非晶硅(a-Si)并在750℃的温度下进行加热处理以进行晶体化而形成的。在此方面，已经发现非晶硅(a-Si)的厚度最好应在3.5nm的数量级。在图1B中显示了沟道部分的结构。在加热处理过程中，非晶硅中的硅晶体籽晶粒逐渐地生长。然而，当籽晶粒的大小达到膜的厚度时，沿着垂直于膜平面的方向的任何进一步的生长都会受到阻止。同时，沿着与膜平行的方向的籽晶粒生长速度也被减慢。其结果，沿横向方向(即与膜表面平行的方向)的籽晶粒大小与膜厚度大体相等。由于这些原因，根据本发明的本实施例的场效应半导体存储元件的特征在于形成沟道区的多晶硅的籽晶粒大小是非常小的。
上述的小籽晶粒尺寸对于实现栅极与沟道区之间的小电容有所贡献，其原因将在下面解释。在现在考虑的场效应元件中，在接近一个阈值的低电流范围内，电流实际上只能在沟道区3中的少数几个具有最低电阻的电流路径6中流过(见图1A)。更具体地说，电流流动是由于电子从一个籽晶层到另一个籽晶层的迁移或转移才发生的。在本实施例的情况下，该电流路径特别地细或薄，因为如上所述的籽晶粒非常地小。因此，其中存在有电子的区域与整个沟道区相比非常小。因此，在栅极与(如前已定义过的)有效沟道部分之间的有效电容Cgc也很小。
在根据本实施例实际制作的半导体存储元件的情况下，以最大可能的程度观测到阈值中变化的影响的观点来说，上述的栅极—沟道电容Cgc被设定在一个极其小的值，例如0.02aF(atto-Farad微微微法)。其结果，操作所需的电压范围扩大到几十伏特。当然，通过将栅极—沟道电容Cgc设定成一个较大的值，例如0.2aF，可以将操作电压范围设定在几伏特的范围，这是传统集成电路所采用的。为此，栅极绝缘膜5的厚度可被减小和/或栅极的长度或宽度可被增大，这可以在没有什么大的技术困难的情况下实现。
在本发明的本实施例的情况下，沟道是用多晶硅形成的。在此方面，应提到的是如果上述栅极—沟道电容可以被制作得足够地小以致前面所述的条件得到满足的话，则即使在形成在一块晶体硅衬底上的整体MOSFET中也能实现滞后特性。在此情况下，该整体MOSFET可被用作一个存储元件。然而在此方面应该注意的是，在这种整体MOSFET的情况下，上述籽晶粒的作用是不存在的。另外，该整体MOSFET的下侧覆盖有具有高介电常数的Si膜。因此，当与具有由多晶硅形成的沟道的元件相比时，该整体MOSFET元件的尺寸必须得到减小。这又意味着在制作这种整体MOSFET存储元件时的困难将被加大。然而，由于该整体MOSFET具有较大的载流子迁移率，它能处理大的电流并适合于高速度操作，这是它的一个优点。作为另一种形式，前述的滞后特性也可通过采用具有SOI(绝缘体上的硅)结构的MOSFET来实现。该SOI结构可通过在一个绝缘膜上生长单晶硅并通过在其中形成一个MOSFET来实现。由于该SOI MOSFET的栅极—沟道电容可被作得比整体MOSFET的小，与整体MOSFET相比，滞后特性可在较大的尺寸下实现。
以上的描述是在假定用于电子迁移的沟道是n型的情况下进行的。但应该指出的是，通过采用空穴也可实现类似的操作。另外，硅以外的半导体材料也可被用于形成沟道区。
另外，在前述描述中还假定栅极4位于沟道区3之下。然而，借助其中栅极位于沟道区之上的结构也同样能实现类似的操作。另外，可在沟道之上和之下分别设置栅极，以实现与前述的类似的操作和效果。另外，栅极可被横向设置在沟道区的一个侧面。再有，栅极可分别被设置在沟道的两侧。
现在，结合图6对由具有上述结构的半导体元件组成的集成存储电路进行描述。图6显示了存储IC器件的结构，在该存储IC器件中采用了每一个均具有图1所示的结构的多晶硅存储元件。在此方面，假定各个半导体元件或多晶硅存储元件具有如图7所示的滞后特性。更具体地，假定当在栅极和源极之间加上了一个电压Vw时，该存储元件取逻辑“1”状态(具有由Vh代表的高阈值的状态)，且当在栅极和源极之间加上了电压-Vw时，该存储元件取逻辑“0”状态(低阈值状态Vt)。另一方面，当在栅极和源极之间或在栅极与漏极之间加上了一个在-Vw/2至Vw/2之间的范围内的电压时，阈值电压没有改变。图7所示的特性与图2所示的类似，只是阈值在总体上被降低了，且该特性可通过在制作存储元件时在其沟道区中引入施主杂质来实现。
参见图6，半导体存储元件MP1至MP4中的每一个都是由根据本发明的、具有图1所示的结构和图7所示的滞后特性的半导体元件构成的。这些半导体存储元件中的每一个都具有与一条字引线相连的栅极端、一个与一条数据引线相连的漏极端和与地电势相连的源极端。
在集成存储电路中写入数字数据的操作，是通过图6所示的数据引线驱动电路和字引线驱动电路以如下所述方式进行配合而实现的。对于在存储元件MP1中写入逻辑“1”，字引线1上的电势被设定为电压电平Vw/2，而数据引线1上的电势被设定为-Vw/2，同时其他的一些字引线和数据引线被设定在零电压。其结果，一个电压Vw被加到存储元件MP1的栅极和漏极之间，后者因而取逻辑“1”状态(高阈值状态Vh)。在此时刻，除了存储元件MP1以外的所有其他存储元件都被加有不高于Vw/2的电压。因此，这些其他存储元件中的阈值电压没有发生改变。另一方面，对于在存储元件MP1中写入逻辑“0”，字引线1的电势被设定为-Vw/2，而数据引线1的电势被设定为Vw/2。因此，电压-Vw被加在存储元件MP1的栅极和漏极之间，从而使存储元件MP1被设定在逻辑“0”状态(低阈值状态Vt)。在此时刻，除了存储元件MP1以外的所有其他存储元件都被加有不高于-Vw/2的电压。因此，这些其他存储元件的阈值未发生改变。
另一方面，按照以下方式进行信息或数据的读出(见图6)。在数据引线驱动电路中，数据引线经过一个负载元件而与一个电压源相连。另一方面，数据引线的另一端与一个检测放大器相连。现在，考虑从存储元件MP1读出数据所涉及的操作。为此，所选择的字引线1的电势被设定到零伏特的电平，同时未被选择的其他字引线2上的电势被设定在-Vw/2的电压。当存储元件MP1保持于逻辑“1”状态时，这意味着存储元件MP1处于关断状态(即非导通状态)且数据引线仍然处于逻辑高状态。即使当存储元件MP2处于逻辑“0”状态时，由于未被选择的字引线处于电势-Vw/2，故而没有电流能流过存储元件MP1。当存储元件MP1处于逻辑“0”状态时，电流从数据引线1经过存储元件MP1流程向地线，造成数据引线1处的电势的降低。这种电势下降被检测放大器放大，至此数据读出操作结束。该存储器件可以以这种方式实施。
在目前所考虑的存储器件中，其周边电路，诸如解码器、检测放大器、输出电路等等，是通过采用以诸如图8所示的排列形成在硅衬底的表面上的传统整体MOSFET而实现的，且在这些周边电路上通过插入一个绝缘膜来制作一个存储单元阵列，后者包括每一个均具有图1所示的结构的存储元件MP1至MP4。这是由于用于存储元件MP1至MP4的多晶硅可被制作在整体MOSFET上。借助这种结构，可省下在其他情况周边电路必须占据的空间或面积，从而使该存储器件能以大约两倍于传统动态RAM的集成密度来得到实现。另外，应该指出的是在实际上存在于整体MOSFET和多晶硅晶体管层之间的引线层在图8中被省略了。
如同从上述描述可以理解到的，借助根据本发明的本实施例的存储器件的结构，由于用单个存储元件存储单个比特信息的能力，可以实现具有高集成密度的集成存储电路。另外，通过以一种分层成叠置结构将存储单元阵列叠置在周边电路层上，可以进一步提高集成密度。另外，不需要象在传统的动态RAM的情况下所需要的那样读出大量电荷，但能以静态方式在数据引线上产生信号。由于这种特征，可以进一步改善精细结构，而不会造成信/噪比(S/N比)的下降。另外，存储的信息可被保持更长的时间，这意味着不再需要动态RAM情况下所要求的更新操作。所以，功率消耗可被降低到最小。此外，周边电路可以以更简单的配置实现。由于上述的特征，根据在本实施例中体现的本发明的教导，可以实现其集成密度至少为传统的动态RAM的两倍之高的半导体存储器件，同时每一位的成本可至少被降低到传统动态RAM所需的一半。当然，保持或保存信息(数据)所需的电功率可被大大降低。
在前述描述中，已经假定低阈值电压Vt具有负极性且高阈值Vh具有正极性，如图7所示。然而，即使当存储元件的这些阈值电压Vt和Vh被分别设定在更高的电平时，通过简单地将栅极控制信号电平设定在相应的更高电平，也能保证类似的操作。
随后，参见图9A至9B，将对制作根据本发明的本实施例的存储元单和存储器件的方法进行描述。首先，在一个p型硅衬底14的表面上制作出一个n沟道MOS15和一个p沟道MOS16(即一个CMOS(互补金属氧化物半导体器件))，随后在CMOS器件上形成一个绝缘膜并形成金属引线17(参见图9A)。随后淀积一个中间层绝缘膜18，且其表面得到平整以降低粗糙度。然后，在绝缘层18的该平整表面上形成将被用作存储元件的栅极4的多晶硅区。为此，该多晶硅区被掺杂有高浓度的n型杂质，以使它呈现低电阻。然后，在具有该栅极的绝缘层18上，借助化学汽相淀积方法(即缩写为CVD的方法)，淀积出厚度在50nm数量级的SiO2膜，该膜将被用作栅极绝缘膜5，随后淀积一个非晶硅层。在在非晶硅层上形成图案之后，借助离子注入将诸如As、P或类似物的n型杂质掺杂到源极区1和漏极区2中，并以约750℃的温度进行退火，从而形成多晶硅沟道3。最后，形成一个SiO2的保护或钝化膜10。因此，可以制作出根据本发明的、具有高集成密度的存储器件(参见图9B)。在此方面，应该补充的是在存储器件的顶表面上可提供一个导电层，以达到对该存储器件进行噪声屏蔽的目的，从而改善其可靠性。
实施例2
图10A和10B是剖视图，显示了根据本发明的第二实施例的存储元件。一个SOI(在绝缘体上的硅)衬底被用作衬底，其中图10B显示了沿图10A的a-a’线的剖视图。一个源极区19和一个漏极区20均由具有高掺杂浓度和低电阻的n型硅区域构成，其中一个由硅制成并在源极区19和漏极区20之间延伸的沟道21由细或薄引线构成。在沟道21上形成有SiO2薄膜25。另外，在沟道区21上形成有一个用于借助硅籽晶粒约束载流子的存储节24。在沟道区21的上面设置有一个栅极22，在栅极22和沟道区21之间设置有一个栅极绝缘膜23。
借助根据本实施例的该存储元件的结构，可降低沟道区21和栅极22之间的电容Cgc，因为沟道21的引线宽度非常小。写入和擦除操作可通过改变电势电平来进行。更具体地说，写入可通过清除绝缘膜25提供的势垒从而将电子从沟道区注入到存储节24之中而进行，而对于擦除存储的信息，则把电子从存储节24中抽出。因此，在根据本实施例的存储元件中，把数据信息写入存储节24和从中擦除数据信息的操作可通过借助沟道输送电子来实现。然而应该指出的是，这些操作也可通过借助沟道区以外的其他区域的电子输送来实现。这对以下将要描述的本发明实施例也是适用的。另外，虽然在根据本实施例的存储元件中采用了硅来形成源极、漏极和沟道并用SiO2形成绝缘膜，但应该理解的是源极和漏极也能用其他半导体材料或金属来形成，且绝缘膜也可用其他化合物来形成，只要能实现满足上述必要条件的电容Cgc。
另外，重要的是要指出，虽然在根据本实施例的存储元件中存储节24被设置在沟道21之上，但存储节24也可被设置在沟道区之下或与沟道区成成横向的位置。另外，虽然已经描述用SOI衬底和单晶硅来形成源极、漏极和沟道，但应该理解的是它们也可以象在第一实施例中那样通过采用多晶硅来制成。在此情况下，可以看到与第一实施例的不同在于存储节24是独立设置的。还应该进一步指出，用于沟道区和存储节之间的绝缘膜的材料不一定是与设置在栅极和存储节之间的绝缘膜相同的材料。
虽然在根据本实施例的存储元件和存储器件中假定载流子是电子，但也可利用空穴作为基本等效的载流子来达到相同的效果。这对于以下将描述的实施例也是正确的。
根据体现在本实施例中的本发明的教导，存储节24是利用具有小尺寸的晶体籽晶粒形成的，其中硅籽晶粒的存储节24被栅极绝缘膜23和SiO2构成的绝缘膜25所包围或围绕，以降低周围的寄生电容。由于构成存储节24的籽晶粒的尺寸很小，其围绕或总电容Ctt可根据本征电容确定。在半径为r并被具有介电常数ε的材料所包围的球面体的情况下，其本征电容为4πεr。例如，对于由具有10nm的籽晶粒尺寸的硅晶体籽晶粒构成的存储节，该存储节的环绕或总电容Ctt为大约1aF。
图11A和11B分别以立体图和剖视图示意并夸大地显示了沟道区、载流子约束节和栅极。
参见图12，当栅极—源极电压(即加在栅极和源极之间的电压)如图12所示地在一个第一电压Vg0(零电压)和一个第二电压Vg1(5伏特)之间沿垂直方向进行扫描时，漏极电流呈现出滞后特性。在此方面，在图13A至13C和图14A至14C中显示了在图11B中的平面b-b’和沿着该平面的有关电势分布。之所以能够使如图12所示的滞后特性得以出现的原因将在下面给予解释。
在图10所示的半导体存储元件中，当栅极和源极之间的电势差Vgs为零时出现在沟道区21中的电势分布被示意性地显示在图13A中。这对应于图12所示的状态25。另外，假定漏极电流沿着与图13A所在的平面垂直的方向流动。在以下的描述中，假定漏极—源极电压与栅极电压相比足够地低，但应该理解的是即使当漏极和源极之间的电压高时，以下的描述也是适合的。
现在参见图13A，在被形成在沟道区21和存储节24之间的势垒25和周边SiO2膜23所包围的沟道区21中，有一个低能量电势。因此，由硅籽晶粒构成并被绝缘膜23和25所包围的存储节24(载流子约束区)能够俘获或捕获载流子或电子。另一方面，在沟道区21中没有电子存在，因为在具有低掺杂浓度的p型或n型或i型(本征半导体)的沟道区21中的导带的能级，比具有高掺杂浓度的n型源极19中的导带能级或具有高掺杂浓度的n型简并源极区19中的费米能级高很多。因此，没有漏极电流的流动。
此外，载流子约束区或存储节24中的能量比源极区19中的费米能级高很多。因此，在区24中也不存在有电子。
当栅极22和源极19之间的电势差Vgs从零伏特增加到低阈值电压Vt时，沟道区21中的电势增大，其结果，沟道区21中的电子电势能变低，如从图13B可见，因而电子从源极19被引入到沟道区21中。因此，在源极和漏极之间出现了电流。
当栅极电压进一步增大时，存在于沟道区21中的电子的数目也相应地增大。然而，当栅极—源极电压Vgs达到一个写入电压Vg1时，存储节24中的能量变低，同时沟道21和存储节24之间的电势梯度相应增大。其结果，由于电子的热能量分布和/或隧道现象(隧道效应)，通过清除势垒25，在存储节24中将捕获至少一个电子。这对应于从状态27至状态28的转变，如图12所示。
因此，由于捕获在存储节24中的一个电子以及电势的增加，出现了一种库仑禁运，从而阻止了另一个电子被注入到存储节24中，如图14A所示。
以此方式，每次在存储节24中捕获一个电子，图10所示的半导体存储元件的阈值电压就从低阈值电压Vt改变到高阈值电压Vhs，其原因将在下面进行解释。
当栅极—源极电压Vgs从图14A所示的状态开始在范围Vh(高阈值电压)＜Vgs＜Vt(低阈值电压V)中被降低时，沟道区21中的电子的数目减少。然而，由于在存储节24和沟道21之间存在有势垒25，在存储节24中被俘获或捕获的电子仍然保持不变。
当栅极22的电压降低到一个使电势差Vgs等于高阈值电压Vh的电平时，源极19中的费米能级变得与沟道21中的导带能级相差kT数量级的幅度，其结果是沟道区中的几乎所有电子都消失了(参见图14B)。这对应于图12所示的状态29。在此方面，应该指出的是，不能再有漏极电流流动的阈值Vh变得比低阈值电压Vt高出被俘获在存储节24中的电子的电荷那么多。
当栅极—源极电压Vgs进一步降低到一个其变为等于零伏特的电平时，存储节24和沟道区21之间的电势梯度相应地变得更陡，其结果是，被俘获在存储节24中的电子由于隧道效应和场效应而被释放—这种隧道效应是由于电子的热能量分布而造成的(参见图14C)。电子被驱逐的状态下的电势情况与图13A所示的初始电势情况相同。这意味着半导体存储元件恢复到了图12所示的状态25。
随后，当栅极—源极电压Vgs随着沿垂直方向进行的重复扫描再次增大时，可以观测到伴随电子的俘获/释放的滞后现象。
在现在所考虑的存储元件的结构中，表达式(8)所给出的条件必须得到满足，以根据电流来检测单个电子的出现/消失。
下面，将描述根据本发明的本实施例的存储元件或存储器件的制作方法。如图10A和10B所示，利用照相蚀刻方法在SOI衬底上形成源极区19、漏极区20和沟道区21。该沟道区是以细或薄引线的形式实现的。该源极和漏极区掺杂有高浓度的n型杂质。相反，沟道区掺杂有低掺杂浓度的n型或i型杂质或是p型的。然后，借助CVD(化学汽相淀积)方法淀积出SiO2膜25，随后借助CVD方法形成晶体硅籽晶粒或存储节24。
为了形成具有非常小的半径r的硅晶体籽晶粒24(它将被用作存储节24)，利用了在CVD淀积过程中初始形成的晶核，以形成晶体硅籽晶粒24。为此，利用CVD方法的晶体硅籽晶粒24的形成，应该在低温下进行并在短时间内完成。
实施例3
图15A和15B分别以截面的形式显示了根据本发明的第三实施例的存储元件，其中图15B是沿着图15A的a-a’线的剖视图。根据本实施例的存储元件或存储器件与第二实施例的不同之处，在于第三实施例是以这样的方式实现的，即其中沟道区33和载流子约束区或存储节34被夹在一对栅极31和32之间。因此，在根据本实施例的存储元件或存储器件中，写入和擦除操作不仅可以从第一栅极31进行，而且可以通过第二栅极32的中介来进行。
在根据本发明的第二实施例的存储元件或存储器件的情况下，可以期望载流子约束区中和沟道区及其附近的电势情况在外部电势改变的影响下会发生变化。对比之下，根据本实施例的存储元件或存储器件则不容易受这种外部电势改变的影响，这是由于设置在两侧的栅极的屏蔽效应而带来的，从而提供了另一个优点。
实施例4
图16A至16C显示了根据本发明的第四实施例的存储元件，其中图16A是剖视图，图16B显示了沿着图16A的a-a’线取出的剖视图，且图16C是顶视平面图。参见这些附图，在其中在一个硅半导体晶体衬底中形成有源极35和漏极36的整体MOSFET的沟道区39的上方，形成有一个绝缘膜40，在后者上形成有多个硅晶体籽晶粒41。另外，在绝缘膜40和籽晶粒41上形成有一个绝缘膜42。另外，在绝缘膜42上淀积有一个第二栅极38。该栅极38具有这样的形状，即沿着连接源极35和漏极36的方向存在有一个间隙。在第二栅极38上方设置有一个第一栅极37，且在它们之间设置有一个绝缘膜43。源极35和漏极36均由具有高掺杂浓度的n型整体硅块形成的区域构成，其中在源极区35和漏极36之间夹有一个p型区44。
通过将一个具有正或十极性的电压加到第一栅极37上，可在p型区44的表面部分中感生出电子，从而形成沟道39。在此情况下，第二栅极38的电势被设定在低于第一栅极37的电平上，以使第二栅极38也作为一个静电屏蔽电极而操作。其结果，只在位于与第二栅极38的细间隙相对的位置的区域中形成了沟道区45，从而使第一栅极37和沟道区39之间的有效电容Cgc能够被作得更小。写入和擦除操作，可通过按照与第三实施例中基本相同的方式改变第一栅极37或第二栅极38或衬底37的电势来实现。
实施例5
图17A显示了根据本发明的第五实施例的存储元件的横截面。电流流动的方向与该图所在的平面垂直。沟道区和载流子约束区(存储节)以及其位于附近的区域被夸大地显示出。源极和漏极是以与根据本发明的第二实施例的存储元件相同的配置实现的。本实施例与第二实施例的不同之处，在于硅薄膜48被形成在位于硅沟道区46和硅晶体籽晶粒构成的存储节(载流子约束节)47之间的SiO2绝缘膜49和50中。
沟道46中的载流子可经过硅薄膜48而达到存储节(载流子约束区)47。图17B显示了在具有上述结构的存储元件中的电势情况。参见图17B，由于沿厚度方向的量子约束效应，在硅薄膜48中发生能量移动52。硅薄膜48作为电子从硅沟道区46向载流子约束区(存储节)47迁移的势垒，起着重要的作用。其结果，为了实现相同的势垒效果，存在于沟道和载流子约束区之间的SiO2膜49和50的膜厚度之和，与其中采用了根据本实施例的结构的存储元件的沟道区和载流子约束区之间的SiO2膜的膜厚度相比，可以得到减小(参见诸如图10A和10B)。因此，可基本轻绝缘膜的疲劳，从而增加存储器的能够被再次写入的次数。
还应该进一步指出的是，上述利用量子约束效应而实现的势垒25，即使在载流子约束区所要处理的载流子的数目较大的情况下，对于防止绝缘膜的疲劳也是有效的。
实施例6
下面结合图18A至18C和图19，描述根据本发明的半导体存储器件的存储器读取电路的结构。在以下的描述中，根据本发明的半导体存储元件可以是前面结合图1A至1D、图6、图10A和10B、图15A和15B、图16A至16C和图17A与17B中所分别描述的元件中的一种，并通过象在图18中那样用实线表示载流子捕获节(载流子约束区)来标明，以区别于传统的场效应晶体管。在图18A至18C中，图18A显示了单个比特存储单元的电路配置，图18B显示了在读和写操作中分别加到字引线W和数据引线D上的电压，且图18C用曲线图显示了用于实现存储单元的半导体元件MM7中的漏极电流对栅极电压(栅极—源极电压)的依赖关系。该电路配置本身与前面结合图6所描述的第一实施例的相同。
图19显示了用于读出存储在存储单元MM1中的数据或信息的电路配置。不用说，在本发明所涉及的存储器件中，大量的与存储单元MM1类似的存储单元被排列成一个阵列，虽然省略了对其的显示，但这是不言而喻的。用于存储信息的存储单元MM1与已知的传统MOSFET的不同，在于该存储单元所能处理的电流值与该MOSFET的相比较要小。这是由于在根据本发明的存储单元的情况下，栅极—沟道电容被设定得小的缘故。下面将描述一种用于高速而稳定地读出这种小电流值的结构。由半导体存储元件MM1构成的存储单元与数据引线D相连，后者又经过一个数据引线选择开关M5而与构成一对差分放大器的输入晶体管M9相连。与数据引线D成对设置的另一数据引线Dn相连的，是分别由半导体存储元件MM5和MM6构成的虚设单元。数据引线Dn通过数据引线选择开关M6与构成差分放大器的另一部分的输入晶体管相连。
现在，描述用于从存储单元MM1读出数据的操作。图20显示了该读出操作所涉及的信号的时序。假定在存储单元MM1中写入了逻辑“0”，因而存储单元MM1处于低阈值电压状态。各个虚设单元MM5和MM6事先总是被写入逻辑“0”。在读取操作中，一个信号S2被设定在一个低电平，以将数据引线D和Dn都预充电到源极电压Vr。同时信号S3和S4被设定在一个高电平，以使数据引线D和Dn分别与差分放大器的输入晶体管M9和M10相连。另外，在同一时序，信号S5和S6被设定到该高电平，以启动差分放大器，以使输出OUT和OUTn彼此相等。通过将字引线W1和WD的充电电势从低电平改变到高电平，存储单元MM1和虚设单元MM5和MM6得到选择。然后，存储单元MM1取on状态(导通状态)，使得数据引线D的电势变低。同时，虚设单元MM5和MM6被设定到导通状态，从而使数据引线Dn的电势变低。然而，由于虚设单元MM5和MM6是相串联的，其电流驱动能力与存储单元MM1相比是很低的。因此，数据引线Dn的电势改变比数据引线D的要平缓。当数据引线D和Dn的数据被固定时，一个信号S6被设定在低电平，从而使差分放大器能采取准备操作的状态。数据引线D和Dn之间的电势差被差分放大器所放大，其输出OUT因而具有高电平，而其他的输出OUTn则变成低的。在此时间点，从存储单元MM1读取逻辑“0”的操作完成。
当存储单元MM1处于逻辑“1”状态(即，处于阈值为高且只有小电流流过的状态)时，数据引线D保持于预充电状态，其结果，数据引线Dn的电势降低得比数据引线D的快。所产生的差随后被差分放大器放大，至此读取操作完成。
对于从由半导体存储元件MM2构成的存储单元读出信息，半导体存储元件MM3和MM4则起着虚设单元的作用。只要为各个数据引线提供单个的虚设单元就足够了。因此，面积的要求可被降到最低。
借助上述电路布置，即使在数据引线D和Dn之间只出现有小的电势差时，也能实现信息读取操作。这意味着从数据引线D经存储单元MM1放电的电荷的量可以很小。借助于这些特征，可以实现高速操作。
在上述实施例的情况下，提供了虚设单元MM5和MM6的串联连接，以作为使虚设单元电流大体等于存储单元电流的一半的手段。然而，该基准电势，可通过将沟道的宽度减小一半或降低所施加的栅极电压，而不是依赖于提供虚设单元的串联连接，来得以实现。
图21A和21B分别显示了半导体存储器件中的存储单元的电路配置和其布置。更具体地，图21A是电路图，显示了彼此相邻地设置的四个存储单元，而图21B显示了与图21A所示的电路配置对应的掩膜设置。与字引线W91相连的两个存储单元MM91和MM92共用同一个栅极，从而节省了所需的引线。另一方面，对于连接到同一数据引线D91的其他存储单元MM93和MM91，其扩散层彼此直接相连，以使存储单元MM93和MM91都能共用一个触点(CT)，从而相应地减小了引线区域。
实施例7
下面结合图22A至22C和图23，描述根据本发明的半导体存储器件的另一实施例。借助该实施例的结构，读取操作可以以比根据第六实施例的半导体存储器件更快的速度进行。
在这些附图中，图22A显示了包括由与同一子数据引线D相连的多个存储单元MM51、MM52和MM53构成的组件组成的存储单元组的电路图，图22B显示了在写入和读取操作中加在存储元件MM51上的电压，图22C用曲线图显示了存储元件MM51的特性，而图23显示了用每一个均具有图22A所示的结构的存储单元组实现的半导体存储器件的结构。本实施例与第六实施例的不同，主要在于数据引线被分成主数据引线MD51和子数据引线D，以便以更高速进行读取操作。如从图22A可见，存储单元MM51、MM52和MM53的源极端与子数据引线D相连，而后者又与一个包括晶体管M53和M52并用PA51总体地表示的前置放大器相连。该前置放大器PA51具有与主数据引线MD51相连的输出端(见图23)。经过相应的前置放大器而与主数据引线MD51相连的是多个存储单元组，这些存储单元组中的每一个都具有上述的结构。主数据引线MD51与由一个差分放大器构成的主放大器MA51的一个输入端相连。一列虚设单元由设置在一个阵列中的存储单元组构成。虚设单元(例如MM54)经过前置放大器PA52而与另一主数据引线MD52相连。主数据引线MD52又与主放大器MA51的另一输入端相连。用于虚设单元的前置放大器PA52是这样设计的，即使得其电流驱动能力大约等于前置放大器PA51的一半。这可通过诸如将晶体管的沟道宽度减小一半来实现。
下面，将描述从存储单元MM51读出信息的操作。信息逻辑“0”事先被写入虚设单元MM54中。首先假定信息逻辑“0”被存储在存储单元MM51中。首先，高电平电势Vr被加到晶体管M51的栅极端S52，从而将源极端S51设定在到电势，从而把子数据引线D设定在地电势。随后，为了选择存储单元组，高电平电势被加到栅极端S53上，以将前置放大器PA51的晶体管M52设定在导通状态。同时，将主数据引线MD51和MD52预充电到高电势电平Vr。当字引线W的电势从低电平改变到高电平Vr时，存储单元MM51变为导通，从而使子数据引线D经存储单元MM51从源极端P(＝Vr)充电。其结果，晶体管M53被导通，这造成主数据引线MD51通过存储单元MM52和MM53放电，使主数据引线MD51的电势降低。通过类似的操作，与同一字引线相连的虚设单元MM54处于导通状态。作为响应，前置放大器PA52操作，以使主数据引线MD52被放电。因此，主数据引线MD52的电势被降低。然而，由于前置放大器PA52的电流驱动能力与前置放大器PA51的相比要差些，所以主数据引线MD52的电势下降的速率比主数据引线MD51的慢。因此，在主数据引线MD51和MD52之间出现了一个电势差，后者从主放大器MA51进行检测，从而由主放大器MA51导出相应的输出信息。读出逻辑“1”的操作也以类似的方式进行。
在本实施例的情况下，存储单元MM51仅驱动子数据引线D就足够了。该子数据引线的特征在于寄生电容小，因为与子数据引线相连的存储单元的数目少—在8个至22个的范围内，且因为子数据引线的长度短。因此，该子数据引线可由存储单元或存储元件MM51以高速驱动。同样，也能实现主数据引线MD51的高速运行，因为它可被前置放大器PA51以高速进行驱动。
根据本实施例体现的本发明的教导，前置放大器PA51和PA52是这样实施的，即它们在电流驱动能力方面有所不同，以便为差分放大器PA51产生一个基准电压。与其中电流被存储单元本身降低了一半的第六实施例相比，其中电流电平在晶体管构成的前置放大器中以更高的速率得到改变的本实施例的优点，在于是更不容易受前述不一致性的影响。
另外，主放大器MA51可利用现有技术中已知的各种电路中的适当一种来实现，诸如用在第六实施例的器件中的差分放大器、电流镜式差分放大器电路等等。
在上述第六和七实施例的情况下，已经假定存储单元是由单个晶体管构成的。然而应该指出的是，该存储单元也能以其他的配置实现，诸如图24A至24E中所示的。更具体地说，图24A显示了一种存储单元，其中设置了一个与栅极相对的后栅极，而沟道则位于后栅极和栅极之间。这种存储单元结构的优点，在于当多个存储单元与同一个后栅极端相连时，通过把一个具有负极性的电压加到后栅极上，就可以把这些存储单元中包含的信息或数据同时设定成逻辑“0”。当然，通过将具有+或正极性的电压加到该后栅极上，也同样可以把逻辑“1”写入到这些存储单元中。
在此方面，该后栅极端可通过利用半导体衬底本身、一个势阱或类似装置来实现。
图24B显示了一个存储单元，其中端引线P平行于字引线延伸以使对存储器件的控制能在一行一行的基础上独立地进行。另一方面，图24C显示了一种存储单元，其中端引线P与数据引线平行地延伸。另外，图24D显示了一种存储单元，其中存储元件MM73的栅极与数据引线相连接。在此情况下，端P可被省略，这有利于减小用于实现半导体存储器件所用的面积。最后，图24E显示了一种存储单元，其中存储元件MM74的栅极与字引线相连接，且该存储单元因而能保证与图24D所示的存储单元类似的优点。
实施例8
图25A至25C和图26显示了根据本发明的第八实施例的半导体存储器件。如图25A所示，根据本实施例的存储器件的存储单元由一个电路构成，该电路包括根据本发明的存储元件MM21和与它串联的开关FET(场效应晶体管)M25。更具体地，字引线与该开关FET M25的栅极相连，以使从数据引线D加到存储元件MM21上的电压能被开关FET M25所中断。因此，避免了将电压加到与选定的存储单元共用字引线或数据引线的非选定存储单元上的必要。这又意味着根据本实施例的器件在数据保存特性方面比第六和七实施例更优越，从而提供了又一个优点。
根据本实施例的存储单元的写入操作是以如下方式进行的。首先，考虑与写入逻辑“0”有关的操作。一个电压(Vcc+Vt)被加到所要选定的字引线上，同时零伏特的电势电平被加到所要选定的数据引线上。其结果，开关FET M25被导通，从而使节N21取大约为地电势的电平。由于源极端P处于Vcc/2的电压电平，一个电压—Vcc/2被跨接到存储元件MM21的栅极和源极之间，从而使信息逻辑“0”被写入存储单元(参见图25C)。随后，考虑用于写入逻辑“1”的操作。还是在这种情况下，电压(Vcc+Vt)被加到字引线上，同时将电压Vcc加到数据引线上，因此，电压Vcc/2被加在存储元件MM21的栅极和源极之间，从而将逻辑“1”写入到存储单元中(参见图25C)。
用于从根据本实施例的存储单元读出数据或信息的操作，可以借助于与第六和七实施例中所用的相类似的方式进行。然而，在本实施例中，本发明教导了一种布置，它使得读/写操作能在更低的源极电压下进行。参见图26，对于从包括存储元件MM25和开关FET MM21的存储单元中读出信息，字引线W21的电势电平从地电势电平被改变到了源极电压Vcc，并且同时包括开关FET M27和存储元件MM25和MM26的虚设单元的字引线WD22的电势，被从低电平改变到了高电平。随后的操作与第六实施例的相同，只是除了在输出被固定之后，对于存储单元的再写入是由与检测放大器的输出端相连的写入驱动器进行的。例如，当要把逻辑“1”写入存储元件MM21时，电压Vcc被加到数据引线D上。在此情况下，一个大体等于Vcc的电压被加到存储元件MM21的栅极和源极之间，从而能将逻辑“1”写入到存储元件MM21中。另一方面，当要写入逻辑“0”时，数据引线被设定到地电势电平。因此，电压-Vcc/2被加到存储元件MM21的栅极和源极之间，从而将逻辑“0”写入到该存储单元中。
在根据本实施例的存储器件中，每次进行数据读取操作时，都依次进行再写入操作。借助这种布置，存储元件MM21中保存的信息的数据从逻辑“0”到逻辑“1”的转换将不会产生问题，只要这种转换仅在出现了这样的电势差之后发生，即这种电势差的幅度能够使数据引线D和虚设数据引线Dn之间产生读取操作。因此，读出电压Vr和写入电压Vcc/2可被设定在彼此较为接近的值或电平。这又意味着写入电压可被设定在一个低电平。在一个具体的例子中，读出电压Vr可被设定为3伏特，而写入电压Vcc/2可被设定在4伏特。对比之下，为了保证在前面结合第七实施例(见图22C)描述的读取操作中有效地防止信息或数据的倒相的发生，写入电压Vp必须被设定在大约为读取电压Vr的三倍之高。这需要将高电压应用到写入操作。
图27A和27B是电路图，分别显示了根据本实施例的存储单元电路的类型。图27A中显示的存储单元与图25A中所示的不同之处，在于源极端P与存储元件MM81的栅极相连。另一方面，在图27B所示的存储单元中，存储元件MM82的栅极由从存储单元外部施加的控制信号C控制。
图28A和28B显示了一个半导体存储器件的电路配置和布置，该半导体存储器件包括若干存储单元，每一个存储单元都具有如图27A所示的、对应于四比特的结构。在这些图中，存储单元MM101至104均由前面结合第一实施例描述过的多晶硅存储元件构成。如从图28B可见，相邻的存储单元的字引线由同一电极构成，而一个触点被两个相邻的存储单元所共用并与数据引线相连。由此可以理解到，实现该存储单元所需要的面积可大大地减小。
实施例9
图29A至29C显示了根据本发明的第九实施例的存储单元电路和读取电路。更具体地，图29A显示了根据本实施例的存储单元的电路图，图29B显示了该存储单元进行的读出和写入操作中施加的电压，而图29C以曲线图形式显示了存储单元中采用的存储元件MM31和MM32的特性。根据本实施例的存储单元的一个特征在于，在存储元件MM31和MM32中写入了补码信息或数据。更具体地，对于写入逻辑“1”，一个电压Vcc被加到字引线W上，同时一个电压Ve(具有负极性)被加到数据引线D上，其结果一个开关FET M33导通，从而将数据引线D的电势加到节N31上，后者因而取得电势电平Ve。由于电压Ve被加到存储元件MM32的栅极和源极之间，该源极被设定到低阈值状态。对比之下，电压(Vcc-Ve)被加到存储元件MM31的栅极和源极之间，后者因而取高阈值状态。对于在存储单元中写入逻辑“0”，数据引线D被设定在写入电压电平Vp。其结果，存储元件MM31取低阈值状态，且存储元件MM32取高阈值状态。在该写入操作之后，数据引线的电势电平被设定到Vcc/2，这使得大约为Vcc/2的电压被分别加到存储元件MM31和MM32的栅极和源极之间。在逻辑“1”状态，数据引线D倾向于放电，而在逻辑“0”状态，数据引线D被充电。这种趋势或状态由差分放大器检测，以读取数据或信息，如图30所示。
在根据本发明的本实施例的存储单元中，数据引线的电势电平根据所要读出的存储单元信息或数据是逻辑“1”还是“0”而下降或上升。因此，可以将基准电压(Vcc/2)直接加到差分放大器的输入端之一上。因此，不需要虚设单元，从而提供了一个优点。在此方面，应该注意的是在根据前述实施例的电路配置的情况下，虚设单元是必须提供的，因为数据引线的电势电平根据存储单元数据是逻辑“1”还是“0”而得到保持还是被降低，是不确定的。
实施例10
现在结合图31A至31C描述根据本发明的进一步的实施例的存储单元电路，其中图31A显示了根据本发明的本实施例的用于单个比特的存储单元电路，图31B分别显示了用于读出和写入操作的电压，且图31C以曲线图显示了存储元件MM41和MM42的特性。在根据本实施例的存储单元中，采用了这样的布置，即每一个均具有图27A所示的结构的一对存储单元可借助同一条字引线而得到选择。为此，存储元件MM41和MM42适于存储互补的数据或信息。即，当存储元件MM41被设定在低阈值状态时，存储元件MM42被设定在高阈值状态，反之也是一样。因此，当字引线在写入操作之后被设定在高电势电平时，在数据引线D和Dn之间出现了一个反映存储元件MM41和MM42之间的电流驱动能力之差的电势差。因此，通过将数据引线D和Dn连接到一个差分放大器的一对输入端，就可以读出存储在该存储单元中的信息或数据。
在根据本发明的本实施例的存储单元或存储器件中，可在不需要提供虚设单元且不需要产生用于差分放大器的基准电势电平的情况下，就保证稳定的运行。因此，电路设计可得到简化。另外，通过采用图33所示的存储单元电路，可得到类似的优点。
在实施例的前述描述中，假定采用了一个n沟道栅极绝缘场效应晶体管作为开关元件。然而，显然它可用其他类型的开关元件来代替。例如，可采用一个p沟道场效应晶体管。在此情况下，加在栅极上的电压的极性当然必须被相反。
另外，在前述描述中，假定半导体存储元件是n沟道类型的。然而显然该存储元件以及存储器件可以用p沟道存储元件(即能够借助空穴操作的元件)来实现。
实施例11
以上结合第六至第十实施例描述的半导体存储器件或简言之为存储器的特征，在于信息或数据能够得到保存而没有被易失化。因此，与传统的非易失存储器相比，数据写入操作所需的时间极其短，且对于再写入操作的次数没有限制。另外，由于该写入操作是通过仅注入几个电子来进行的，所以能实现极其高速的写入操作。对读取操作的次数没有限制的原因，可以用写入是通过少数电子的运动而实现的这一事实来解释。
根据本发明的存储器件可以非常有益地被用作数据处理系统中的微处理器的一个主存储器，如图34所示。由于根据本实施例的存储器件是非易失的，信息一旦被存储在该存储器件中，即使在电源被中断的情况下也能得到保存。由于这种特征，以硬盘或软盘的形式实现的外部存储器，可以由根据本发明的教导制成的存储芯片来实现。另外，由于该主存储器的非易失性，包含这种类型的主存储器的计算机可立即恢复到电源中断之前的状态。
另外，通过用结合第六至第十实施例描述的半导体存储器件作为微处理器中的高速缓冲存储器存储器，不仅该高速缓冲存储器存储器可被作成非易失的，而且该微处理器的功率消耗也能大大地得到降低。
如从前述描述中可见，根据本发明，提供了一种半导体存储器件，它能在不需要低温冷却的情况下，以少量的存储元件实现，这些存储元件本身具有信息或数据存储能力并同时降低了对实施面积的要求。因此，通过采用根据本发明的半导体存储器件，可以实现具有高速再写入操作的非易失存储器件。

Claims (29)

1.一种半导体存储器件，包括：
多个半导体元件，其每一个都包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
一个能级节，它形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近并用于俘获至少一个载流子，
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷，且
其中所述多个半导体元件通过字引线和数据引线而得到控制。
2.根据权利要求1的半导体存储器件，
其中当各个所述半导体元件的所述栅极电极和所述源极或所述漏极之间的电势差由Vgs代表时，
所述电势差Vgs被设定到一个用于写入逻辑“1”的电压从而使所述多个半导体元件中选定的一个的阈值电压升高，且所述选定半导体元件的所述电势差Vgs被从外部设定到一个用于写入逻辑“0”的电压，该用于写入逻辑“0”的电压低于所述逻辑“1”写入电压以降低所述半导体元件的阈值电压，且
其中所述逻辑“1”写入电压和所述逻辑“0”写入电压之间的电势差被作为所述电势差Vgs而加到所述选定半导体元件上且还有一个电势差被附加地加到其所述源极和所述漏极之间的所述选定半导体元件上，以通过检测所述选定半导体元件的漏极—源极电流来读出信息。
3.根据权利要求2的半导体存储器件，
其中一个用于控制所述阈值电压的上升或降低的电路和一个用于检测所述电流的电路是由形成在一个单晶半导体衬底的表面区域上的场效应晶体管构成的，且
其中所述多个所述半导体元件被形成在所述电路上且在它们之间设置有一个绝缘膜。
4.一种半导体存储器件，包括：
多个存储单元，其每一个都包括一个半导体元件，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
一个能级节，它形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近，用于俘获至少一个载流子；
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
各个所述半导体元件的所述栅极电极与一条字引线相连接；
各个所述半导体元件的一条源极—漏极通路连接在一条数据引线和一个操作电势点之间；且
其中所述多个存储单元经过所述字引线和所述数据引线而得到控制。
5.根据权利要求4的半导体存储器件，
其中所述半导体元件被一个半导体元件代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过设置在它们之间的一个有效沟道区而相互连接；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中各个所述半导体元件的所述栅极电极与一条字引线相连接；
各个所述半导体元件的一条源极—漏极通路被连接在一条数据引线和一个操作电势点之间；且
其中所述多个存储单元经过所述字引线和所述数据引线而得到控制。
6.根据权利要求4的半导体存储器件，
其中所述半导体元件被一种半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且
其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
  q2/2Ctt＞kT
其中Ctt代表所述总电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
各个所述半导体元件的所述栅极电极与一条字引线相连接；
各个所述半导体元件的一条源极—漏极通路被连接在一条数据引线和一个操作电势点之间；且
其中所述多个存储单元经所述字引线和所述数据引线而得到控制。
7.根据权利要求4的半导体存储器件，
其中所述半导体元件被一种半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区，所述约束区被一个势垒所包围；
信息的存储是通过将载流子保持在所述载流子约束区中而实现的；以及
一个薄膜结构，它具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料制成的；
其中各个所述半导体元件的所述栅极电极与一个字引线相连；
各个所述半导体元件的一条源极—漏极通路连接在一条数据引线和一个操作电势点之间；且
其中所述多个存储单元经所述字引线和所述数据引线而得到控制。
8.一种半导体存储器件，包括：
多个存储单元，每一个存储单元都包括一个半导体元件；
所述半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
一个能级节，它形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近，用于俘获至少一个载流子；
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中所述栅极电极与所述漏极相连；且
其中各个所述半导体元件的一条源极—漏极通路连接在一条字引线和一条数据引线之间。
9.根据权利要求8的半导体存储器件，
其中所述半导体元件被一个半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；且
其中所述栅极电极与所述漏极相连；且
其中各个所述半导体元件的一条源极—漏极通路被连接在一条字引线和一条数据引线之间。
10.根据权利要求8的半导体存储器件，
其中所述半导体元件被一个半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且
其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
  q2/2Ctt＞kT
其中Ctt代表所述总电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中所述栅极电极与所述漏极相连；且
其中各个所述半导体元件的一条源极—漏极通路被连接在一条字引线和一条数据引线之间。
11.根据权利要求8的半导体存储器件，
其中所述半导体元件被一种半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区，所述约束区被一个势垒所包围；
信息的存储是通过将载流子保持在所述载流子约束区中而实现的；以及
一个薄膜结构，它具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料构成的；
其中所述栅极电极与所述漏极相连；且
其中各个所述半导体元件的一条源极—漏极通路被连接在一条字引线和一条数据引线之间。
12.一种半导体存储器件，包括：
多个存储单元，每一个存储单元都包括一个开关元件和一个半导体元件；
所述半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
一个能级节，它形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近，用于俘获至少一个载流子，
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中所述栅极电极与所述漏极相连；且
其中各个所述开关元件的一条源极—漏极通路与在一条数据引线和一个操作电势点之间的各个所述半导体元件相串联；
各个所述开关元件的栅极经过一条字引线而得到控制；
从而使各个所述存储单元都通过所述字引线和所述数据引线而得到控制。
13.根据权利要求12的半导体存储器件，
其中所述半导体元件被一个半导体元件代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过设置在它们之间的一个有效沟道区而相互连接；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中各个所述开关元件的一条源极—漏极通路与在一条数据引线和一个操作电势点之间的各个所述半导体元件相串联；
各个所述开关元件的栅极经过一条字引线而得到控制；
从而使各个所述存储单元都通过所述字引线和所述数据引线而得到控制。
14.根据权利要求12的半导体存储器件，
其中所述半导体元件被一个半导体元件代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过设置在它们之间的一个有效沟道区而相互连接；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且
其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
                  q2/2Ctt＞kT其中Ctt代表所述总电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中各个所述开关元件的一条源极—漏极通路与在一条数据引线和一个操作电势点之间的各个所述半导体元件相串联；
各个所述开关元件的栅极经过一条字引线而得到控制；
从而使各个所述存储单元都通过所述字引线和所述数据引线而得到控制。
15.根据权利要求12的半导体存储器件，
其中所述半导体元件被一种半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区，所述约束区被一个势垒所包围；
信息的存储是通过将载流子保持在所述载流子约束区中而实现的；以及
一个薄膜结构，它具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料构成的；
其中各个所述开关元件的一条源极—漏极通路与在一条数据引线和一个操作电势点之间的各个所述半导体元件相串联；
各个所述开关元件的栅极经过一条字引线而得到控制；
从而使各个所述存储单元都通过所述字引线和所述数据引线而得到控制。
16.一种半导体存储器件，包括：
多个存储单元，每一个存储单元都包括：
一个第一半导体元件，该第一半导体元件具有连接在一个第一操作电势点和一个第一节之间的源极—漏极通路；
一个第二半导体元件，该第二半导体元件具有连接在所述第一节和一个第二操作电势点之间的源极—漏极通路；
所述第一和第二半导体元件的每一个均由一个半导体元件构成，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
一个能级节，它形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近并用于俘获至少一个载流子，
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                   1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷；
其中各个所述存储单元作为逻辑“1”数据而存储一种状态，在该状态下所述第一半导体元件的一个阈值电压为低同时所述第二半导体元件的一个阈值电压为高；且
其中各个所述存储单元作为逻辑“0”数据而存储一种状态，在该状态下所述第一半导体元件的该阈值电压为高同时所述第二半导体元件的该阈值电压为低。
17.根据权利要求16的半导体存储器件，
其中构成所述第一半导体元件的所述半导体元件被一个半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过设置在它们之间的一个有效沟道区而相互连接；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
                  1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷。
18.根据权利要求16的半导体存储器件，
其中构成所述第一半导体元件的所述半导体元件被一个半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过设置在它们之间的一个有效沟道区而相互连接；
一个栅极电极，它通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区；以及
存在于所述载流子约束区和所述有效沟道区之间的一个势垒；
其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且
其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
                  q2/2Ctt＞kT其中Ctt代表所述总电容，
k代表玻尔兹曼常数，
T代表以绝对温度表示的操作温度，且
q代表一个电子的电荷。
19.根据权利要求16的半导体存储器件，
其中构成所述第一半导体元件的所述半导体元件被一个半导体元件所代替，该半导体元件包括：
一个构成所述半导体元件的源极的源极区；
一个构成所述半导体元件的漏极的漏极区；
所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接；
一个栅极电极，该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接；
形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区，所述约束区被一个势垒所包围；
信息的存储是通过将载流子保持在所述载流子约束区中而实现的；以及
一个薄膜结构，它具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料构成的。
20.一种半导体存储器件，包括：
多个存储单元，每一个存储单元都包括：
一个第一半导体元件，该半导体元件具有连接在一个第一数据引线和一个操作电势点之间的源极—漏极通路；以及
一个第二半导体元件，该第二半导体元件具有连接在一个第二数据引线和该操作电势点之间的源极—漏极通路；
其中各个所述存储单元作为逻辑“1”数据而存储一种状态，在该状态下所述第一半导体元件的一个阈值电压为低同时所述第二半导体元件的一个阈值电压为高；且
其中各个所述存储单元作为逻辑“0”数据而存储一种状态，在该状态下所述第一半导体元件的阈值电压为高同时所述第二半导体元件的阈值电压为低；
所述第一和所述第二半导体元件中的每一个都由从以下元件组成的一个组中选出的一种元件构成：
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区、一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接、一个形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近和用于俘获至少一个载流子的能级节，其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
         1/Cgc＞kT/q2              (1)其中Cgc代表所述有效电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一电子的电荷；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述栅极电极和所述有效沟道区之间的有效电容被如此地设定，以致满足于由所述表达式(1)所给出的条件；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
           q2/2Ctt＞kT              (2)其中Ctt代表所述总电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一电子的电荷；以及
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区—所述源极区和所述漏极区通过设置在所述源极区和所述漏极区之间的有效沟道区而相互连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区—所述约束区被一个势垒所包围，信息的存储是通过将载流子保持在所述载流子约束区中而实现的、以及一个薄膜结构—该薄膜结构具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料构成的。
21.根据权利要求20的半导体存储器件，
其中各个所述存储单元进一步包括第一和第二开关元件，
所述第一开关元件具有与在所述第一数据引线和所述操作电势点之间的所述第一半导体元件相串联的源极—漏极通路；且
所述第二开关元件具有与所述第二数据引线和所述操作电势点之间的所述第二半导体元件相串联的源极—漏极通路。
22.一种半导体存储器件，包括：
多个存储单元，每一个该存储单元都包括一个第一半导体元件，该第一半导体元件具有连接在一个第一数据引线和一个操作电势点之间的源极—漏极通路；
多个虚设单元，每一个该虚设单元都包括一个第二半导体元件，该第二半导体元件具有连接在一个第二数据引线和所述操作电势点之间的源极—漏极通路；
一个差分放大器；
其中在所述第一数据引线上的一个信号驱动所述差分放大器的一个第一输入端，而在所述第二数据引线上的一个信号驱动所述差分放大器的一个第二输入端；且
其中数据是通过读取所述差分放大器的一个输出信号而从所述存储单元中被读出的；
所述第一和所述第二半导体元件中的每一个都由从以下元件组成的一个组中选出的一种元件构成：
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区、一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接、一个形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近并用于俘获至少一个载流子的能级节，其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足了由以下不等式给出的条件：
         1/Cgc＞kT/q2               (1)其中Cgc代表所述有效电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一个电子的电荷；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述栅极电极和所述有效沟道区之间的有效电容被如此地设定，以致满足于由所述表达式(1)给出的条件；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
           q2/2Ctt＞kT             (2)其中Ctt代表所述总电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一个电子的电荷；以及
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区—所述源极区和所述漏极区通过设置在所述源极区和所述漏极区之间的有效沟道区而相互连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区—所述约束区被一个势垒所包围，信息的存储是通过将载流子保持在所述载流子约束区中而实现的、以及一个薄膜结构—该薄膜结构具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料构成的。
23.根据权利要求22的半导体存储器件，其中还包括
与所述第一数据引线相连的一个第一放大电路；
一个第一主数据引线，所述第一放大电路的输出端与该第一主数据引线相连；
所述差分放大器的所述第一输入端由在所述第一主数据引线上的一个信号驱动；
一个与所述第二数据引线相连的第二放大电路；以及
一个第二主数据引线，所述第二放大器的输出端与该第二主数据引线相连；
所述差分放大器的所述第二输入端由在所述第二主数据引线上的一个信号驱动。
24.根据权利要求23的半导体存储器件，
其中所述第二放大电路是这样设计的，即使得该第二放大电路具有小于所述第一放大电路的输出电流驱动能力的输出电流驱动能力。
25.一种半导体存储器件，包括：
第一和第二半导体元件，这些第一和第二半导体元件中的每一个都由从以下元件组成的一个组中选出的一种元件构成：
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区、一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接、一个形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近并用于俘获至少一个载流子的能级节，其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
         1/Cgc＞kT/q2              (1)其中Cgc代表所述有效电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一个电子的电荷；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述栅极电极和所述有效沟道区之间的有效电容被如此地设定，以致满足了由所述表达式(1)给出的条件；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
           q2/2Ctt＞kT             (2)其中Ctt代表所述总电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一个电子的电荷；以及
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区—所述源极区和所述漏极区通过设置在所述源极区和所述漏极区之间的有效沟道区而相互连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区—所述约束区被一个势垒所包围且信息的存储是通过将载流子保持在所述载流子约束区中而实现的、以及一个薄膜结构—该薄膜结构具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料形成的；
各个所述第一和第二半导体元件除了所述栅极电极之外还包括位于所述沟道附近的导电区；
所述第一半导体元件的该导电区和所述第二半导体元件的导电区处于相互导通的状态；
其中所述诸导电区和所述有效沟道区之间的位置关系得到适当设定，从而使所述第一和第二半导体元件的沟道的电势能响应于所述导电区的电势的变化而同时发生改变。
26.一种半导体存储器件，包括：
多个存储单元，每一个所述存储单元都包括一种半导体元件，该半导体元件具有连接在一条数据引线和一个操作电势电平之间的一条源极—漏极通路；
一个放大器，它具有由在所述数据引线上的信号驱动的输入端；
其中所述存储单元的数据是通过读取来自所述放大器的输出信号而读出的；且
其中在所述数据读出之后，通过根据所述放大器的输出信在所述数据引线上号产生预定的一个写入电压来对所述存储单元进行再写操作；
所述半导体元件由从以下元件组成的一个组中选出的一种元件构成：
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区、一个设置在所述源极区和所述漏极区之间并用于将它们连接起来的有效沟道区、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连接、一个形成在所述源极区和所述漏极区之间并位于所述有效沟道区中的电流路径附近并用于俘获至少一个载流子的能级节，其中所述栅极电极和所述有效沟道区之间的有效电容被设定得如此地小，以致满足于由以下不等式给出的条件：
         1/Cgc＞kT/q2               (1)其中Cgc代表所述有效电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一个电子的电荷；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述栅极电极和所述有效沟道区之间的有效电容被如此地设定，以致满足于由所述表达式(1)给出的条件；
一种半导体元件，它包括：一个源极区和一个漏极区—所述源极区与所述漏极区通过一个设置在它们之间的有效沟道区相连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区、以及存在于所述载流子约束区和所述有效沟道区之间的一个势垒，其中所述有效沟道区和所述载流子约束区之间的一个电容值被设定得大于所述栅极电极和所述载流子约束区之间的电容；且其中在所述载流子约束区周围存在的总电容被这样地设定，即使得由以下不等式表示的条件得到满足：
           q2/2Ctt＞kT            (2)其中Ctt代表所述总电容，k代表玻尔兹曼常数，T代表以绝对温度表示的操作温度，且q代表一个电子的电荷；以及
一种半导体元件，它包括：一个构成所述半导体元件的源极的源极区、一个构成所述半导体元件的漏极的漏极区—所述源极区和所述漏极区通过一个设置在所述源极区和所述漏极区之间的有效沟道区而相互连接、一个栅极电极—该栅极电极通过设置在所述栅极电极和所述有效沟道区之间的一个栅极绝缘膜与所述有效沟道区相连接、形成在所述有效沟道区附近并用于约束载流子的至少一个载流子约束区—所述约束区被一个势垒所包围，信息的存储是通过将载流子保持在所述载流子约束区中而实现的、以及一个薄膜结构—该薄膜结构具有不大于9nm的厚度并且是由设置在所述有效沟道区和所述载流子约束区之间的一个绝缘膜中的一种半导体材料构成的。
27.一种半导体存储元件，包括：
一个源极区和一个漏极区，它们均由一种半导体材料构成；
一个有效沟道区，它由一种半导体材料构成并被设置在所述源极区和所述漏极区之间；
一个栅极电极，它通过设置在它与所述有效沟道区之间的一个栅极绝缘膜而与所述有效沟道区相连；以及
一个捕获区，它被形成在所述有效沟道区之间并位于延伸在所述源极区和所述漏极区之间的一条电流路径附近并用于俘获至少一个载流子；
其中所述捕获区位于所述有效沟道区中并与所述电流路径相距如此地近以致使所述捕获区将一个电场效应作用在所述电流路径上，且其中所述电流路径具有最大为10nm的厚度。
28.根据权利要求27的半导体存储器件，
其中所述栅极电极和所述有效沟道区之间的有效电容满足由以下不等式给出的条件：
                 1/Cgc＞kT/q2其中Cgc代表所述有效电容，
k代表玻尔兹曼常数，
T代表用绝对温度表示的操作温度，且
q代表一个电子的电荷。
29.根据权利要求27的半导体存储元件，
其中所述有效沟道区是由厚度不大于100nm的多晶半导体材料制成的，且所述捕获区是由晶体籽晶粒边界构成的。
CN97110214A 1993-08-19 1997-04-01 半导体存储器件 Expired - Fee Related CN1112732C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP204922/93 1993-08-19
JP204922/1993 1993-08-19
JP20492293 1993-08-19
JP291638/93 1993-11-22
JP29163893A JP3613594B2 (ja) 1993-08-19 1993-11-22 半導体素子およびこれを用いた半導体記憶装置
JP291638/1993 1993-11-22

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN94109104A Division CN1052344C (zh) 1993-08-19 1994-08-19 半导体元件

Publications (2)

Publication Number Publication Date
CN1173043A true CN1173043A (zh) 1998-02-11
CN1112732C CN1112732C (zh) 2003-06-25

Family

ID=26514741

Family Applications (4)

Application Number Title Priority Date Filing Date
CN94109104A Expired - Fee Related CN1052344C (zh) 1993-08-19 1994-08-19 半导体元件
CN97110214A Expired - Fee Related CN1112732C (zh) 1993-08-19 1997-04-01 半导体存储器件
CN97110215A Expired - Fee Related CN1086842C (zh) 1993-08-19 1997-04-01 半导体元件和采用其的数据处理设备
CNB021220832A Expired - Fee Related CN1204627C (zh) 1993-08-19 2002-06-05 半导体元件和半导体存储器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN94109104A Expired - Fee Related CN1052344C (zh) 1993-08-19 1994-08-19 半导体元件

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN97110215A Expired - Fee Related CN1086842C (zh) 1993-08-19 1997-04-01 半导体元件和采用其的数据处理设备
CNB021220832A Expired - Fee Related CN1204627C (zh) 1993-08-19 2002-06-05 半导体元件和半导体存储器

Country Status (6)

Country Link
US (9) US5600163A (zh)
EP (5) EP0642173B1 (zh)
JP (1) JP3613594B2 (zh)
KR (1) KR100342931B1 (zh)
CN (4) CN1052344C (zh)
DE (3) DE69432128T2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1305114C (zh) * 2003-06-27 2007-03-14 三洋电机株式会社 半导体器件的制造方法

Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
JPH09312378A (ja) * 1996-03-19 1997-12-02 Fujitsu Ltd 半導体装置及びその製造方法
JP3320641B2 (ja) * 1996-09-13 2002-09-03 株式会社東芝 メモリセル
US6753568B1 (en) 1996-11-15 2004-06-22 Hitachi, Ltd. Memory device
US6642574B2 (en) 1997-10-07 2003-11-04 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
EP0843360A1 (en) * 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
EP0843361A1 (en) * 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
US6169308B1 (en) 1996-11-15 2001-01-02 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
US5945686A (en) * 1997-04-28 1999-08-31 Hitachi, Ltd. Tunneling electronic device
US6060743A (en) * 1997-05-21 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same
AT405109B (de) * 1997-05-21 1999-05-25 Wasshuber Christoph Dipl Ing D Ein-elektron speicherbauelement
JP3544101B2 (ja) * 1997-06-04 2004-07-21 ソニー株式会社 量子素子
EP0926260A3 (en) 1997-12-12 2001-04-11 Matsushita Electric Industrial Co., Ltd. Using antibody - antigen interaction for formation of a patterened metal film
JPH11214640A (ja) * 1998-01-28 1999-08-06 Hitachi Ltd 半導体記憶素子、半導体記憶装置とその制御方法
US6040605A (en) * 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
JP3214556B2 (ja) * 1998-08-25 2001-10-02 日本電気株式会社 集積回路装置、半導体ウェハ、回路検査方法
TW442837B (en) 1998-12-03 2001-06-23 Infineon Technologies Ag Integrated circuit-arrangement and its production method
DE19858759C1 (de) * 1998-12-18 2000-03-23 Siemens Ag Schaltungsanordnung mit mindestens einem nanoelektronischen Bauelement und Verfahren zu deren Herstellung
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
US6501138B1 (en) * 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
US6548825B1 (en) 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
KR100343210B1 (ko) 1999-08-11 2002-07-10 윤종용 단일 전자 충전 ｍｎｏｓ계 메모리 및 그 구동 방법
TWI243432B (en) * 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
KR100340929B1 (ko) * 1999-11-25 2002-06-20 오길록 금속 초박막을 이용한 단전자 트랜지스터
KR100360496B1 (ko) 2000-04-15 2002-11-13 삼성전자 주식회사 이중 양자점 응용 단일 전자 다치 메모리 및 그 구동방법
DE10023871C1 (de) * 2000-05-16 2001-09-27 Infineon Technologies Ag Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
US6559470B2 (en) 2000-06-22 2003-05-06 Progressed Technologies, Inc. Negative differential resistance field effect transistor (NDR-FET) and circuits using the same
US6594193B2 (en) 2000-06-22 2003-07-15 Progressent Technologies, Inc. Charge pump for negative differential resistance transistor
US6724655B2 (en) 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
JP4083975B2 (ja) * 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
FR2818439B1 (fr) * 2000-12-18 2003-09-26 Commissariat Energie Atomique Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP2003187586A (ja) * 2001-12-14 2003-07-04 Hitachi Ltd 不揮発性半導体記憶装置および情報処理装置
US6956262B1 (en) 2001-12-21 2005-10-18 Synopsys Inc. Charge trapping pull up element
US7453083B2 (en) 2001-12-21 2008-11-18 Synopsys, Inc. Negative differential resistance field effect transistor for implementing a pull up element in a memory cell
US6567292B1 (en) 2002-06-28 2003-05-20 Progressant Technologies, Inc. Negative differential resistance (NDR) element and memory with reduced soft error rate
US6795337B2 (en) 2002-06-28 2004-09-21 Progressant Technologies, Inc. Negative differential resistance (NDR) elements and memory device using the same
US6861707B1 (en) 2002-06-28 2005-03-01 Progressant Technologies, Inc. Negative differential resistance (NDR) memory cell with reduced soft error rate
US6849483B2 (en) 2002-12-09 2005-02-01 Progressant Technologies, Inc. Charge trapping device and method of forming the same
US6979580B2 (en) 2002-12-09 2005-12-27 Progressant Technologies, Inc. Process for controlling performance characteristics of a negative differential resistance (NDR) device
US6806117B2 (en) 2002-12-09 2004-10-19 Progressant Technologies, Inc. Methods of testing/stressing a charge trapping device
US7012833B2 (en) 2002-12-09 2006-03-14 Progressant Technologies, Inc. Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs)
US6812084B2 (en) 2002-12-09 2004-11-02 Progressant Technologies, Inc. Adaptive negative differential resistance device
US6980467B2 (en) 2002-12-09 2005-12-27 Progressant Technologies, Inc. Method of forming a negative differential resistance device
US7005711B2 (en) 2002-12-20 2006-02-28 Progressant Technologies, Inc. N-channel pull-up element and logic circuit
US20040130942A1 (en) * 2003-01-02 2004-07-08 Macronix International Co., Ltd. Data retention for a localized trapping non-volatile memory
US6764883B1 (en) * 2003-01-07 2004-07-20 International Business Machines Corp. Amorphous and polycrystalline silicon nanolaminate
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7122413B2 (en) 2003-12-19 2006-10-17 Texas Instruments Incorporated Method to manufacture silicon quantum islands and single-electron devices
JP4445299B2 (ja) * 2004-03-18 2010-04-07 富士通株式会社 不揮発性メモリ評価方法
WO2006030489A1 (ja) * 2004-09-14 2006-03-23 Idemitsu Kosan Co., Ltd. 冷凍機油組成物
EP1846955A4 (en) * 2005-01-25 2009-12-23 Moxtronics Inc HIGH PERFORMANCE FET DEVICES AND ASSOCIATED METHODS
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US7368789B1 (en) * 2005-06-13 2008-05-06 Actel Corporation Non-volatile programmable memory cell and array for programmable logic array
US20070007576A1 (en) * 2005-07-07 2007-01-11 Samsung Electronics Co., Ltd. Multi-bit storageable non-volatile memory device
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7492048B2 (en) 2006-01-10 2009-02-17 International Business Machines Corporation CMOS sensors having charge pushing regions
US7494850B2 (en) 2006-02-15 2009-02-24 International Business Machines Corporation Ultra-thin logic and backgated ultra-thin SRAM
US7619257B2 (en) * 2006-02-16 2009-11-17 Alcatel-Lucent Usa Inc. Devices including graphene layers epitaxially grown on single crystal substrates
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US20080083943A1 (en) * 2006-10-10 2008-04-10 Walker Andrew J Dual-gate memory device and optimization of electrical interaction between front and back gates to enable scaling
US7777268B2 (en) * 2006-10-10 2010-08-17 Schiltron Corp. Dual-gate device
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7812370B2 (en) 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
JP5183187B2 (ja) 2007-12-14 2013-04-17 キヤノン株式会社 液体吐出ヘッド
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8004871B2 (en) * 2008-05-26 2011-08-23 Panasonic Corporation Semiconductor memory device including FET memory elements
US7834345B2 (en) * 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8587075B2 (en) * 2008-11-18 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with metal source
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
WO2010102106A2 (en) 2009-03-04 2010-09-10 Innovative Silicon Isi Sa Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
TWI382530B (zh) * 2009-04-03 2013-01-11 Acer Inc A method and device for utilizing thin film transistor as nonvolatile memory
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8155905B2 (en) * 2009-07-21 2012-04-10 Hitachi, Ltd. Method of extracting a time constant from complex random telegraph signals
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
CN102812552B (zh) 2010-03-15 2015-11-25 美光科技公司 半导体存储器装置及用于对半导体存储器装置进行偏置的方法
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US9793220B2 (en) * 2012-03-16 2017-10-17 Intel Deutschland Gmbh Detection of environmental conditions in a semiconductor chip
US9006816B2 (en) 2013-03-28 2015-04-14 Stmicroelectronics, Inc. Memory device having multiple dielectric gate stacks and related methods
US8860123B1 (en) 2013-03-28 2014-10-14 Stmicroelectronics, Inc. Memory device having multiple dielectric gate stacks with first and second dielectric layers and related methods
TWI521377B (zh) * 2014-07-21 2016-02-11 群聯電子股份有限公司 積體電路、密碼生成的方法以及資料交換的方法
FR3057105A1 (fr) 2016-10-05 2018-04-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince
US10396076B2 (en) 2017-03-21 2019-08-27 International Business Machines Corporation Structure and method for multiple threshold voltage definition in advanced CMOS device technology
JP7108386B2 (ja) * 2017-08-24 2022-07-28 住友化学株式会社 電荷トラップ評価方法
KR102528205B1 (ko) * 2018-06-26 2023-05-03 에스케이하이닉스 주식회사 매립 채널 어레이 트랜지스터를 포함하는 극저온 반도체 소자
CN113764137B (zh) * 2021-08-25 2024-01-09 湖南兴威新材料有限公司 纳米银线导电膜的制备方法、纳米银线导电膜及其应用

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US537134A (en) * 1895-04-09 Haeey toechiani
GB1297899A (zh) * 1970-10-02 1972-11-29
JPS5036955B1 (zh) * 1970-10-27 1975-11-28
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
JPS5213782A (en) * 1975-07-23 1977-02-02 Hitachi Ltd Semiconductor non-vol atile memory unit
US4047974A (en) * 1975-12-30 1977-09-13 Hughes Aircraft Company Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states
US4173791A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array
DE3280144D1 (de) 1981-05-15 1990-05-03 Matsushita Electric Ind Co Ltd Verfahren zur herstellung eines magnetischen aufzeichnungstraegers.
US4503447A (en) * 1982-07-16 1985-03-05 The United States Of America As Represented By The Secretary Of The Army Multi-dimensional quantum well device
JPS5961967A (ja) * 1982-09-30 1984-04-09 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 半導体装置
JPS5974680A (ja) * 1982-10-20 1984-04-27 Mitsubishi Electric Corp 半導体不揮発性メモリ装置およびその製造方法
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
JPH0777264B2 (ja) * 1986-04-02 1995-08-16 三菱電機株式会社 薄膜トランジスタの製造方法
US5140391A (en) * 1987-08-24 1992-08-18 Sony Corporation Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer
JPH02109341A (ja) * 1988-10-19 1990-04-23 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
CA2001682C (en) * 1988-10-28 1994-05-03 Hiroshi Matsumoto Thin film transistor having memory function and method for using thin film transistor as memory element
US5079606A (en) * 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
US5120672A (en) * 1989-02-22 1992-06-09 Texas Instruments Incorporated Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region
US5019882A (en) * 1989-05-15 1991-05-28 International Business Machines Corporation Germanium channel silicon MOSFET
US4987463A (en) * 1989-08-28 1991-01-22 Motorola, Inc. FET having a high trap concentration interface layer
JPH03141676A (ja) * 1989-10-26 1991-06-17 Rohm Co Ltd 半導体記憶装置
JPH03253072A (ja) * 1990-03-02 1991-11-12 Hitachi Ltd 半導体装置
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
US5075237A (en) * 1990-07-26 1991-12-24 Industrial Technology Research Institute Process of making a high photosensitive depletion-gate thin film transistor
KR920008834A (ko) * 1990-10-09 1992-05-28 아이자와 스스무 박막 반도체 장치
US5420048A (en) * 1991-01-09 1995-05-30 Canon Kabushiki Kaisha Manufacturing method for SOI-type thin film transistor
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
JPH05129630A (ja) * 1991-10-31 1993-05-25 Rohm Co Ltd 不揮発性半導体記憶装置の製造方法
JP3272007B2 (ja) * 1991-10-31 2002-04-08 ローム株式会社 電荷トラップ膜の製造方法
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
FR2688090B1 (fr) * 1992-02-27 1994-04-08 Commissariat A Energie Atomique Cellule memoire non volatile du type metal-ferroelectrique semi-conducteur.
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JPH0669515A (ja) * 1992-08-19 1994-03-11 Fujitsu Ltd 半導体記憶装置
JP2541087B2 (ja) * 1992-10-30 1996-10-09 日本電気株式会社 不揮発性半導体記憶装置のデ―タ消去方法
US5359219A (en) * 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
JP3141676B2 (ja) 1994-02-03 2001-03-05 トヨタ自動車株式会社 車両運動検出装置およびその検出感度調整方法
DE10147858A1 (de) * 2001-09-27 2003-04-30 Itw Gema Ag Spritzbeschichtungsvorrichtung
US6580132B1 (en) * 2002-04-10 2003-06-17 International Business Machines Corporation Damascene double-gate FET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1305114C (zh) * 2003-06-27 2007-03-14 三洋电机株式会社 半导体器件的制造方法

Also Published As

Publication number Publication date
EP0933820A1 (en) 1999-08-04
EP0933820B1 (en) 2003-02-12
US6555882B2 (en) 2003-04-29
EP0844671B1 (en) 2002-11-27
DE69432128T2 (de) 2003-10-09
CN1112732C (zh) 2003-06-25
EP1204146A1 (en) 2002-05-08
CN1052344C (zh) 2000-05-10
CN1204627C (zh) 2005-06-01
CN1101755A (zh) 1995-04-19
EP0642173B1 (en) 1999-07-14
US6787841B2 (en) 2004-09-07
US5600163A (en) 1997-02-04
US20060208315A1 (en) 2006-09-21
US7309892B2 (en) 2007-12-18
US20050023615A1 (en) 2005-02-03
KR100342931B1 (ko) 2003-07-16
DE69432128D1 (de) 2003-03-20
DE69419469T2 (de) 2000-03-16
US6104056A (en) 2000-08-15
EP1204147A1 (en) 2002-05-08
US20010048128A1 (en) 2001-12-06
US20040041209A1 (en) 2004-03-04
US7061053B2 (en) 2006-06-13
EP0844671A1 (en) 1998-05-27
KR950007121A (ko) 1995-03-21
US20080061298A1 (en) 2008-03-13
EP0642173A1 (en) 1995-03-08
US6674117B2 (en) 2004-01-06
DE69431810T2 (de) 2003-09-11
US6291852B1 (en) 2001-09-18
US20020024089A1 (en) 2002-02-28
CN1173044A (zh) 1998-02-11
DE69431810D1 (de) 2003-01-09
CN1086842C (zh) 2002-06-26
DE69419469D1 (de) 1999-08-19
CN1398002A (zh) 2003-02-19
JPH07111295A (ja) 1995-04-25
JP3613594B2 (ja) 2005-01-26

Similar Documents

Publication Publication Date Title
CN1112732C (zh) 半导体存储器件
CN1217415C (zh) 半导体存储器件
CN1230905C (zh) 半导体器件
CN1133214C (zh) 半导体存储器及其制造方法
CN1309087C (zh) 存储器及其制造方法
CN100337333C (zh) 非易失性触发器
CN1677675A (zh) 非易失性半导体存储器件
CN1933178A (zh) 半导体器件
CN1263141C (zh) 半导体存储器件，显示器件，以及便携式电子装置
CN1914739A (zh) 绝缘层上覆硅上的nor型信道程序化信道抹除非接触式闪存
CN1524297A (zh) 半导体器件
CN1725493A (zh) 电荷注入系统、存储单元及其形成方法
CN1494157A (zh) 半导体存储器件及其控制方法
CN1534768A (zh) 半导体器件及其制造方法
CN1717748A (zh) 驱动非易失性存储器的方法
CN1845330A (zh) 半导体存储器件
US7928503B2 (en) Memory cells
CN1261727A (zh) 半导体器件及其制造方法
CN1471173A (zh) 半导体器件及其制造方法
CN100347786C (zh) 设有不需要刷新操作的存储器单元的半导体存储装置
CN1389927A (zh) 半导体器件及电子装置
CN1428865A (zh) 半导体器件
CN1551362A (zh) 半导体存储装置、半导体装置和便携电子设备
CN1263043C (zh) 备有无需刷新动作的存储单元的半导体存储装置
CN1551360A (zh) 半导体存储器件和便携式电子装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030625

Termination date: 20120819