CN1722425A - 半导体结构 - Google Patents

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Abstract

本发明提供一种半导体结构，包括：一基底，其上方形成有一导电层，以及一介电层，位于该导电层的上方。再者，包括一孔洞，位于该介电层内，且填充有一导电材料，该孔洞具有一底部与一侧壁，一第一阻障层，形成于该孔洞的侧壁，一第二阻障层，形成于该孔洞的该侧壁的该第一阻障层上与形成于该孔洞的该底部的该导电层上，再者此半导体结构亦包括一金属层，介于部分的该第一阻障层与该第二阻障层之间。本发明所述的半导体结构，能够防止或降低孔洞内插塞与下层导电层之间的接触阻值变化，并且/或者防止或降低在制程中再沉积导电层对于元件的影响。

Description

半导体结构
技术领域
本发明是有关于一种半导体装置，特别是有关于一种具有镶嵌结构的半导体结构。
背景技术
互补型金属氧化物半导体(CMOS)的制造技术为目前超大规模集成电路的主要制造技术。近年来，半导体结构在尺寸上的缩减对于元件速度、性能、电路密度与单位半导体晶片的成本方面已经有显著的改进。然而，随着互补型金属氧化物半导体的尺寸持续地缩小，业者仍需面对许多技术上的重大挑战。
这些挑战包括内连线结构的制造。互补型金属氧化物半导体装置通常包括形成于基底上的晶体管、电容器、电阻等半导体结构。而这些半导体结构需要经由分别形成于不同介电层的金属或金属合金等导电层，与外部电路连接。且介电层之中通常形成多个沟槽与孔洞以提供金属层之间及/或金属层与半导体结构之间的电性连接。
一般而言，沟槽与孔洞之中需要形成一或多个黏合/阻障层以防止电子由例如铜、铝等导电层中扩散至附近的介电层，且加强导电层与介电层之间的附着力或黏合度。例如，通常使用钽当作第一阻障层以提供其与介电层之间较佳的附着品质，另一方面，使用氮化钽当作第二阻障层以提供第一钽阻障层与例如铜等填入沟槽或孔洞的材料之间较佳的附着品质。
然而，特别是当孔洞尺寸缩小至小于0.15μm时，沉积于孔洞底部的阻障层厚度可能随着沟槽的宽度而不同。上述孔洞底部的阻障层的厚度差异，可能会影响孔洞的阻障层的电子特性，例如接触阻值。
例如，图1a所示，提供一基底100，此基底100形成有导电层110、蚀刻缓冲层112以及金属间介电层114。较宽的沟槽120与孔洞122形成于图1a的左侧，而较窄的沟槽124与孔洞126形成于图1a的右侧。一或多个阻障层，例如阻障层130形成于孔洞122、126与沟槽120、124的表面，并填入导电插塞于其中。
如图1a所示，在较宽沟槽120上的孔洞122底部的阻障层130厚度W1比起较窄沟槽124上的孔洞126底部的阻障层130厚度W2还厚，由于阻障层130的厚度不同，所以孔洞122与孔洞126的阻障层130的电子特性，例如接触阻值有可能不同。
另一问题有可能发生在镶嵌制程中，亦即当露出、清洗或蚀刻下层导电层时，可能会轰击或部分地去除孔洞开口下方的铜金属，然后再沉积于孔洞的侧壁。在铜导电层形成凹陷可降低阻值，但再沉积层对于阻障层与后续形成的晶种层有不利的影响。再者，形成于孔洞侧壁的再沉积的铜层可能会引起电子迁移与铜扩散至介电层而导致半导体结构失效。
例如，图1b至图1d显示用来完成孔洞内的传统阻障层结构的制程剖面图。例如图1b显示标准的镶嵌或双镶嵌制程。基底101上形成有导电层140、蚀刻缓冲层142与金属间介电层144。而孔洞146形成于蚀刻缓冲层142与金属间介电层144之中。
图1c显示进行清洗步骤，以去除孔洞146之中的导电层140表面的原生氧化层、铜氧化物、或聚合物。如上所述，导电层140的一部分可再沉积于孔洞146的侧壁，如再沉积区域128所示。然后，沉积阻障层150于再沉积区域128的表面，且以铜132填入孔洞146之中，如图1d所示。如上所述，再沉积区域128的铜对于集成电路的性能与可靠度有不利的影响。
有鉴于此，有需要提供一种镶嵌结构，能够防止或降低孔洞内插塞与下层导电层之间的接触阻值变化，并且/或者防止或降低在制程中再沉积导电层对于元件的影响。
发明内容
有鉴于此，本发明的目的在于提供一种半导体结构，具有阻障层于镶嵌开口之中，用来解决现有技术的问题。
根据上述的目的，本发明提供一种半导体结构，具有阻障层于该镶嵌开口之中。此半导体结构包括：一导电层，设于一基底上；一蚀刻缓冲层，设于该导电层上；一介电层，设于该蚀刻缓冲层上；一第一沟槽与一第一孔洞，穿过该介电层，且该第一孔洞下方的该导电层内形成有一第一凹陷；一第二沟槽与一第二孔洞，穿过于该介电层，该第二沟槽比该第一沟槽还窄，且该第二孔洞下方的该导电层内形成有一第二凹陷，且该第二凹陷的比该第一凹陷还深；一第一阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞，而该第一孔洞与该第二孔洞的底部的第一阻障层大体上被去除；一第二阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞的表面，其中该导电层一部分的材料介于该第一阻障层与该第二阻障层之间；以及一导电插塞，设于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞上方。
本发明另提供一种半导体结构，包括：一基底，其上方形成有一导电层；一介电层，位于该导电层的上方；一孔洞，位于该介电层内，且填充有一导电材料，该孔洞具有一底部与一侧壁；一第一阻障层，形成于该孔洞的侧壁，其具有由该导电层再沉积的材料于上方；一第二阻障层，形成于该孔洞的该侧壁的该第一阻障层上与再沉积材料上，借以密封该介于该第一阻障层与该第二阻障层之间的再沉积材料，另外，更包括导电材料，用来填入孔洞。
本发明还提供一种半导体结构，包括一导电层，设于一基底上；一介电层，设于该导电层上；一第一沟槽与一第一孔洞，穿过该介电层；一第二沟槽与一第二孔洞，穿过于该介电层，该第二沟槽比该第一沟槽还窄；一第一阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞，而该第一孔洞与该第二孔洞的底部的第一阻障层大体上被去除；一第一凹陷，位于该第一孔洞底部的该导电层之中；一第二凹陷，位于该第二孔洞底部的该导电层之中，该第二凹陷比起该第一凹陷还深；一第二阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞的表面一导电插塞，设于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞上方。
本发明另还提供一种半导体结构，包括：一基底，其上方形成有一导电层；一蚀刻缓冲层，位于该导电层的上方；一介电层，位于该蚀刻缓冲层的上方；一开口，位于该介电层与该蚀刻缓冲层内，该开口填充有一导电材料，以电性接触至少一部分该导电层，该开口在介电层的表面具有一第一尺寸，且在该蚀刻缓冲层具有一第二尺寸；其中该开口下方的该导电层具有一凹陷，且当该第一尺寸与该第二尺寸的比值小于10时，该凹陷的深度大于50埃，当该第一尺寸与该第二尺寸的比值大于10时，该凹陷的深度小于50埃。
本发明又提供一种半导体结构，包括：一基底，其上方形成有一导电层；一蚀刻缓冲层，位于该导电层的上方；一介电层，位于该蚀刻缓冲层的上方；一开口，位于该介电层与该蚀刻缓冲层内，该开口填充有一导电材料，以电性接触至少一部分该导电层；以及一凹陷，位于该开口下方的该导电层，且该凹陷在该蚀刻缓冲层具有一第一尺寸，且在该凹陷的底部具有一第二尺寸，且第二尺寸小于95％的第一尺寸。
本发明是这样实现的：
本发明提供一种半导体结构，所述半导体结构包括：一导电层，设于一基底上；一介电层，设于该导电层上；一第一沟槽与一第一孔洞，穿过该介电层；一第二沟槽与一第二孔洞，穿过于该介电层，该第二沟槽比该第一沟槽还窄；一第一阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞，而该第一孔洞与该第二孔洞的底部的第一阻障层大体上被去除；一第一凹陷，位于该第一孔洞底部的该导电层之中；一第二凹陷，位于该第二孔洞底部的该导电层之中，该第二凹陷比起该第一凹陷还深；一第二阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞的表面；以及一导电插塞，设于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞上方。
本发明所述的半导体结构，该第一孔洞与该第二孔洞的宽度小于或等于0.15μm。
本发明所述的半导体结构，该第一阻障层与该第二阻障层的厚度介于1埃至300埃之间。
本发明所述的半导体结构，更包括一蚀刻缓冲层，介于该介电层与该导电层之间。
本发明另提供一种半导体结构，所述半导体结构包括：一基底，其上方形成有一导电层；一介电层，位于该导电层的上方；一孔洞，位于该介电层内，且填充有一导电材料，该孔洞具有一底部与一侧壁；一第一阻障层，形成于该孔洞的侧壁；一第二阻障层，形成于该孔洞的该侧壁的该第一阻障层上与形成于该孔洞的该底部的该导电层上；以及一金属层，介于部分的该第一阻障层与该第二阻障层之间。
本发明所述的半导体结构，该导电层更包括一凹陷，其深度介于1埃至100埃之间。
本发明所述的半导体结构，该侧壁的该第一阻障层与该第二阻障层的厚度比例介于1∶10至10∶1之间。
本发明所述的半导体结构，该第一阻障层与该第二阻障层的厚度介于5埃至300埃之间。
本发明还提供一种半导体结构，所述半导体结构包括：一基底，其上方形成有一导电层；一蚀刻缓冲层，位于该导电层的上方；一介电层，位于该蚀刻缓冲层的上方；一开口，位于该介电层与该蚀刻缓冲层内，该开口填充有一导电材料，以电性接触至少一部分该导电层，该开口在介电层的表面具有一第一尺寸，且在该蚀刻缓冲层处具有一第二尺寸；其中该开口下方的该导电层具有一凹陷，且当该第一尺寸与该第二尺寸的比值小于10时，该凹陷的深度大于50埃，当该第一尺寸与该第二尺寸的比值大于10时，该凹陷的深度小于50埃。
本发明所述的半导体结构，更包括一或多个阻障层，形成于该开口的侧壁与底部。
本发明所述的半导体结构，该开口的底部的该阻障层的数目少于该侧壁的阻障层的数目。
本发明所述的半导体结构，该第二尺寸小于95％的第一尺寸。
本发明所述的半导体结构，能够防止或降低孔洞内插塞与下层导电层之间的接触阻值变化，并且/或者防止或降低在制程中再沉积导电层对于元件的影响。
附图说明
图1a至图1d显示镶嵌结构之中的已知阻障层；
图2a至图2f显示根据本发明实施例的一在镶嵌结构之中的阻障层的制程剖面图；
图3a至图3f显示根据本发明实施例的一在镶嵌结构之中的阻障层的制程剖面图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
以下，请参照图2a，提供一基底200，此基底200形成有导电层210、蚀刻缓冲层212以及金属间介电层214。此基底200可包括电路与其它结构(图未显示)。例如，基底200可含有晶体管、电容器、电阻器以及其它类似的元件。在一实施例中，导电层210是金属层，其连接于电子元件或其它金属层。在一较佳实施例中，导电层210，亦可用含有导电区域的金属间介电层取代，而后续形成的镶嵌结构分别与上述导电区域电性连接。
导电层210可以由任何导电材料构成，但本发明实施例之一，以铜构成导电层210较佳。如上所述，铜具有低阻值的特性，而可提供较佳的导电性。蚀刻缓冲层212提供蚀刻缓冲能力，亦即当作蚀刻停止层，而可用于后续步骤选择性地蚀刻金属间介电层214。在一实施例中，蚀刻缓冲层212可由例如含硅材料或含氮材料等介电材料构成。金属间介电层214则最好是采用例如掺氟介电材料或掺碳介电材料等低介电常数(k大约小于3)的材料构成。在一较佳实施例中，蚀刻缓冲层212的厚度大于10％的导电层210的厚度。
值得注意的是，用于导电层210、蚀刻缓冲层212以及金属间介电层214的材料，必须选择金属间介电层214与蚀刻缓冲层212之间，以及蚀刻缓冲层212与导电层210之间具有高蚀刻选择比(high etch selectivity)的材料。借此，镶嵌结构可使用下述的方式形成于上述各层之中。在一实施例中，金属间介电层214包含二氧化硅(或含氟硅玻璃)，其例如以化学气相沉积法等沉积方法形成。在此实施例形成铜镶嵌结构制程中，氮化硅(SiNx，3＞x＞0)或碳氮化硅(SiCxNy，5≥(x，y)＞0)特别适用于蚀刻缓冲层212。
如图2b所示，在金属间介电层214之中形成沟槽220、230以及孔洞222、232。此沟槽220、230与孔洞222、232可利用含有微影技术的双镶嵌制程形成。通常，微影技术包括涂布光致抗蚀剂、曝光以及光致抗蚀剂材料显影等步骤以去除一部分的光致抗蚀剂材料。而残留的光致抗蚀剂材料可在例如蚀刻步骤等后续步骤保护该光致抗蚀剂材料的下层的材料。蚀刻步骤可以是湿蚀刻或干蚀刻，非等向性蚀刻(anisotropic etching)或等向性蚀刻(isotropic etching)，然而最好是非等向性的干蚀刻步骤。在进行蚀刻步骤后，可去除残留的光致抗蚀剂材料。
如图2c所示，即使孔洞222、232具有大体上相同的尺寸，但沟槽220较沟槽230还宽。例如，在一实施例中，较宽的沟槽220的宽度大约为0.5μm至大约10μm，且较窄的沟槽230的宽度则是大约0.5μm以下。再者，较宽的沟槽220与较窄的沟槽230的宽度比最好是大于3。孔洞222、232的宽度皆大约为0.04μm至0.15μm，而最好为小于0.15μm。其它尺寸亦可使用。
在一实施例中，金属间介电层214是由含氟硅玻璃构成，蚀刻缓冲层212是由氮化硅构成，而导电层210是由铜构成。沟槽220、230与孔洞222、232可使用CF4、C5F8或其它类似的气体蚀刻而成。之后，使用另一个例如含有CF4的溶液的蚀刻液去除孔洞222、232之中的蚀刻缓冲层212，以露出导电层210的表面。
值得注意的是，可以进行预清洗(pre-clean)制程，以清除孔洞的侧壁的不纯物以及清除下层的导电层的表面。预清洗制程可以是反应性或非反应性预清洗制程。例如，反应性制程可以是使用含氢等离子(hydrogen containing plasma)的等离子制程，而非反应制程可以是使用含氩等离子的等离子制程。
图2c显示由图2b所示的构造形成第一阻障层250后的构造。第一阻障层250可以是介电或导电阻障层，例如为含氮层、含碳层、含氢层、含硅层、金属层、掺有不纯物的金属层(例如硼)，上述金属例如为钽、氮化钽、钛、氮化钛、钛化锆、氮化钛锆、钨、氮化钨、硼化钴、合金或是以上的组合。第一阻障层250可以采用物理气相沉积法(PVD)、原子层气相沉积法(ALD)、旋涂沉积法或其它适合的方法来形成。第一阻障层250的厚度大约介于5埃至300埃之间。
如图2d所示，沿着孔洞222、232的底部去除第一阻障层250并清洗导电层210的表面。如上所述与图2c所示，形成于孔洞222内底部的第一阻障层250的厚度大于形成于孔洞232内底部的第一阻障层250的厚度。为了降低较厚的第一阻障层250的影响，第一阻障层250可采用介电阻障层。再者，可采用例如离子轰击制程或含等离子制程以去除孔洞222、232的底部的第一阻障层250。上述含等离子制程可采用含氩、含氢、含氦、含氮或含金属的等离子环境，或者含有以上等离子的组合。离子轰击可以采用含有金属或非金属离子的环境下进行。也可以采用轰击蚀刻或沉积制程使得大体上去除孔洞底部的第一阻障层250，但沿着沟槽的底部留下至少一部分的第一阻障层250。上述用来去除孔洞222、232底部的第一阻障层250的离子轰击或等离子制程，可能会在孔洞222、232的侧壁产生再沉积的导电材料(图未显示)于第一阻障层250上，或者在孔洞222、232至少其一的底部产生位于导电层210内的凹陷。然而，第一阻障层250是介于导电层210的再沉积导电材料与金属间介电层214之间。借此，第一阻障层250有助于防止或减少电子迁移及扩散至金属间介电层214。此制程将在以下利用图3a至图3f更详细地说明。
由于孔洞232内的第一阻障层250的厚度较孔洞222内的第一阻障层250还薄，所以在蚀刻步骤会去除孔洞232内的一部分的导电层210。利用上述蚀刻步骤对导电层210的蚀刻速率可能远大于对第一阻障层250的蚀刻速率，导电层210与第一阻障层250的蚀刻速率比是5.5至1。然而，可调整蚀刻参数以大体上去除所有孔洞222底部的第一阻障层250。因此，凹陷的量会随着沟槽和孔洞的尺寸而改变。借此，可将接触阻值控制在较佳值。
值得注意的是，第一阻障层250也可以由其它大体上垂直于离子轰击方向I的表面被去除。例如，在图2d所示的实施例中，可由金属间介电层214的顶部表面以及金属间介电层214内的双镶嵌结构的水平表面去除第一阻障层250。
在一较佳实施例中，当沟槽宽度与孔洞宽度比小于10时，凹陷的深度会大于约50埃，当沟槽宽度与孔洞宽度比大于10时，凹陷的深度则会小于约50埃。形成于导电层210的凹陷具有圆形角落，且凹陷的宽度W4大约小于形成于蚀刻缓冲层212的开口的宽度W3的95％。
请参照图2e，形成第二阻障层260于金属间介电层214与第一阻障层250的表面。上述第二阻障层260最好为导电层，例如含硅层、含碳层、含氮层、含氢层、或金属层、掺有不纯物的金属层(例如硼)，上述金属例如为钽、氮化钽、钛、氮化钛、钛化锆、氮化钛锆、钨、氮化钨、钴、镍、钌、钯、合金或是以上的组合。其中又以纯钛、钽、钴、镍、钯或类似的金属较佳。第二阻障层260可以采用物理气相沉积(PVD)、等离子加强型化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)、旋涂沉积或其它适合的方法来形成。再者，第二阻障层260也可以是多层结构。
图2f显示以导电插塞270填入沟槽220、230与孔洞222、232，且进行表面平坦化后的结构。在一实施例中，导电插塞270包括由电镀法(electro-plating)进行铜晶种层的沉积以及铜层的沉积。上述平坦化可利用化学机械研磨法进行。
值得注意的是，在介于导电插塞270与下层导电层210的孔洞底部设置一或多个阻障层，可用来防止孔洞误对准所造成的问题。当孔洞无法直接置于导电层210上方时，一部分的孔洞会跨于介电材料。为了防止或降低电子由导电插塞270扩散至下层的介电材料，最好是设置一或多层阻障层，例如第二阻障层260于孔洞222、232的底部。
之后，进行标准制程以完成半导体装置的封装。
值得注意的是，在此实施例中，导电层被露出或凹陷，此部分的下层导电层可沿孔洞的侧壁重新被沉积。由于此再沉积层可能引起电子迁移或者铜会向介电层扩散，也可能导致附着力不佳的问题，所以最好是先沉积第一阻障层，然后去除孔洞底部的第一阻障层以在下层的导电层形成凹陷，再沉积第二阻障层。此制程将以图3a至图3f更详细地说明。
请参照图3a，提供一基底300，此基底300形成有导电层210、蚀刻缓冲层212以及金属间介电层214，其中相同的符号表示与图2a至图2f相同的元件，此基底300可包括电路与其它结构(图未显示)，例如，基底300可含有晶体管、电容器、电阻器以及其它类似的元件。
接着，请参照图3b，形成孔洞320，此孔洞320例如为双镶嵌结构，且可以利用一或多个制程步骤来完成(如单镶嵌结构)。孔洞320可参考上述图2b所述的图案化和蚀刻方式来形成。
值得注意的是，本实施例虽然仅以一个镶嵌结构(单一沟槽与孔洞)为例，然而，本发明的实施例同样可适用于多个沟槽与孔洞的情况，例如图2a至图2f所示的实施例。
图3c显示由图3b的结构形成第一阻障层330之后的结构。第一阻障层330可以采用与图2c所示的第一阻障层250相同的材料，以及以相同的方式来形成。
值得注意的是，另一实施例中，是在去除蚀刻缓冲层212之前形成第一阻障层330。在此实施例中，形成孔洞320后、去除孔洞320底部的蚀刻缓冲层212之前沉积第一阻障层330，然后沉积第一阻障层330之后，一并地去除第一阻障层330与蚀刻缓冲层212。
请参照图3d，去除孔洞320底部的第一阻障层330，以露出下层的导电层并在导电层210内形成一凹陷。可采用例如离子轰击制程或含等离子制程以去除孔洞320底部的第一阻障层330。上述含等离子制程可采用含氩、含氢、含氦、含氮或含金属的等离子环境，或者含有以上等离子的组合。离子轰击可以采用含有金属或非金属离子的环境下进行。其中以氩或钽离子较佳。也可以采用轰击蚀刻或沉积制程使得大体上去除孔洞320底部的第一阻障层330，但在沟槽的侧壁留下至少一部分的第一阻障层330。
如图3d所示，离子轰击或等离子制程会导致孔洞320的侧壁形成再沉积的导电材料，亦即再沉积区域332于在第一阻障层330上。由于第一阻障层330位于导电层210的再沉积导电材料与金属间介电层214之间，所以在导电层之中的凹陷可以控制导电层210的再沉积导电材料以维持单一的接触阻值。再者，再沉积的导电材料可增加孔洞与导电层210之间的接触面积，而降低接触阻值。第一阻障层330可防止或降低导电层210与介电层之间的相互扩散，此部分是图1a至图1d所示的现有技术未揭示的。借此，第一阻障层330可防止或降低电子迁移与电子往金属间介电层214扩散。
值得注意的是，由于离子轰击或等离子制程会使得孔洞320之中的导电层210产生凹陷。在一实施例中，凹陷部分的深度可以是大约1纳米至100纳米之间。另外，此再沉积层可包括含氢、含氧、含碳或含氟材料。
由于去除孔洞320的底部的第一阻障层330的蚀刻制程方向性，也可以从其它表面去除第一阻障层330。例如，在一实施例中，借由微调蚀刻制程，如离子轰击的方向性成为大体上垂直于孔洞320底部的表面，则可由金属间介电层214的顶部表面以及金属间介电层214内的双镶嵌结构的水平表面去除第一阻障层330。
如图3e所示，形成第二阻障层340于金属间介电层214与导电层210表面，第二阻障层340最好为导电层，例如含硅层、含碳层、含氮层、含氢层、或金属层、掺有不纯物的金属层、钽、氮化钽、钛、氮化钛、钛化锆、氮化钛锆、钨、氮化钨、钴、镍、钌、钯、合金或是以上的组合。其中又以纯钛、钽、钴、镍、钯或类似的金属。第二阻障层340可以采用物理气相沉积(PVD)、等离子加强型化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)、旋涂沉积或其它适合的方来形成。再者，第二阻障层340可以是多层结构。
为了达成侧壁部具有较佳的阶梯覆盖能力，且为了使孔洞320的底部具有较佳的阻值，孔洞320的底部上的第二阻障层340的厚度最好小于第一阻障层330与孔洞320的侧壁上的第二阻障层340的总厚度。
侧壁的阻障层也可以具有不同的厚度以达到阶梯覆盖能力。孔洞320的侧壁的第一阻障层330与第二阻障层340的厚度比为1∶10至10∶1之间。在实施例中，第一阻障层330的厚度介于5埃至300埃之间，而第二阻障层340的厚度介于5埃至300埃之间。
图3f显示以导电插塞342填入孔洞320，且进行表面平坦化后的结构。在一实施例中，导电插塞342包括由电化学沉积法(ECD)形成铜材料。通常，电化学沉积法是以物理气相沉积或化学气相沉积先进行铜晶种层的沉积，再以电镀制程沉积铜层于孔洞之中，具体的方式为基板300置于电镀溶液，且施加电流。并且，可利用例如化学机械研磨法(CMP)进行基板300的上方导电层的平坦化。
之后，进行标准制程以完成半导体装置的封装。
本发明的实施例之一，是在镶嵌开口的侧壁形成两个或更多的阻障层。在清洗或蚀刻制程可能产生的下层导电层再沉积物，被设置于两个侧壁阻障层之间，用来解决或降低再沉积的导电层的附着力及可靠度的问题。再者，侧壁阻障层的连续性可减轻电子迁移及铜扩散的问题。
由于本发明的实施例的第二阻障层能够保护再沉积的导电层，所以能够控制下层导电物的凹陷对于可靠度的影响较小。镶嵌开口之中的底部阻障层的数目比侧壁阻障层的数目还少，而提供较低的阻值。(通常底部的阻障层愈少，阻值特性愈佳)。值得注意的是，可分别地控制第一阻障层与第二阻障层的厚度，来符合特别的需求。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100、101：基底
110、140：导电层
112：蚀刻缓冲层
114、144：金属间介电层
120、124：沟槽
122、126、146：孔洞
130、142、150：阻障层
132：铜金属
128：再沉积区域
W1、W2：阻障层厚度
200、300：基底
210：导电层
212：蚀刻缓冲层
214：金属间介电层
220、230：沟槽
222、232、320：孔洞
250、260、330、340：阻障层
270：导电插塞
332：再沉积区域
I：离子轰击方向
W3：开口的宽度
W4：凹陷的宽度

Claims (12)

1、一种半导体结构，所述半导体结构包括：
一导电层，设于一基底上；
一介电层，设于该导电层上；
一第一沟槽与一第一孔洞，穿过该介电层；
一第二沟槽与一第二孔洞，穿过于该介电层，该第二沟槽比该第一沟槽还窄；
一第一阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞，而该第一孔洞与该第二孔洞的底部的第一阻障层被去除；
一第一凹陷，位于该第一孔洞底部的该导电层之中；
一第二凹陷，位于该第二孔洞底部的该导电层之中，该第二凹陷比起该第一凹陷还深；
一第二阻障层，形成于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞的表面；以及
一导电插塞，设于该第一沟槽、该第一孔洞、该第二沟槽及该第二孔洞上方。
2、根据权利要求1所述的半导体结构，其特征在于：该第一孔洞与该第二孔洞的宽度小于或等于0.15μm。
3、根据权利要求1所述的半导体结构，其特征在于：该第一阻障层与该第二阻障层的厚度介于1埃至300埃之间。
4、根据权利要求1所述的半导体结构，其特征在于：更包括一蚀刻缓冲层，介于该介电层与该导电层之间。
5、一种半导体结构，所述半导体结构包括：
一基底，其上方形成有一导电层；
一介电层，位于该导电层的上方；
一孔洞，位于该介电层内，且填充有一导电材料，该孔洞具有一底部与一侧壁；
一第一阻障层，形成于该孔洞的侧壁；
一第二阻障层，形成于该孔洞的该侧壁的该第一阻障层上与形成于该孔洞的该底部的该导电层上；以及
一金属层，介于部分的该第一阻障层与该第二阻障层之间。
6、根据权利要求5所述的半导体结构，其特征在于：该导电层更包括一凹陷，其深度介于1埃至100埃之间。
7、根据权利要求5所述的半导体结构，其特征在于：该侧壁的该第一阻障层与该第二阻障层的厚度比例介于1∶10至10∶1之间。
8、根据权利要求5所述的半导体结构，其特征在于：该第一阻障层与该第二阻障层的厚度介于5埃至300埃之间。
9、一种半导体结构，所述半导体结构包括：
一基底，其上方形成有一导电层；
一蚀刻缓冲层，位于该导电层的上方；
一介电层，位于该蚀刻缓冲层的上方；
一开口，位于该介电层与该蚀刻缓冲层内，该开口填充有一导电材料，以电性接触至少一部分该导电层，该开口在介电层的表面具有一第一尺寸，且在该蚀刻缓冲层处具有一第二尺寸；
其中该开口下方的该导电层具有一凹陷，且当该第一尺寸与该第二尺寸的比值小于10时，该凹陷的深度大于50埃，当该第一尺寸与该第二尺寸的比值大于10时，该凹陷的深度小于50埃。
10、根据权利要求9所述的半导体结构，其特征在于：更包括一或多个阻障层，形成于该开口的侧壁与底部。
11、根据权利要求9所述的半导体结构，其特征在于：该开口的底部的该阻障层的数目少于该侧壁的阻障层的数目。
12、根据权利要求9所述的半导体结构，其特征在于：该第二尺寸小于95％的第一尺寸。
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