以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップなども含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
(実施の形態1)
図1は、本実施の形態の半導体装置である半導体チップCHPの大まかなレイアウトを示す回路ブロック図である。
回路ブロックC1は、EEPROMおよびフラッシュメモリなどの不揮発性メモリ回路を構成し、半導体素子として、複数のメモリセルMCが形成されている領域である。
回路ブロックC2は、I/O(Input/Output)回路を構成し、半導体素子として、3.3V程度の電圧で駆動する高耐圧MISFETが形成されている領域である。
回路ブロックC3は、CPU(Central Processing Unit)を含むロジック回路、および、SRAM(Static Random Access Memory)を構成し、半導体素子として、高耐圧MISFETよりも耐圧が低く、且つ、1.2V程度の電圧で駆動する低耐圧MISFETが形成されている領域である。
図2は、回路ブロックC1の不揮発性メモリ回路の一部を示しており、4つのメモリセル(不揮発性メモリセル)MCの簡易的な平面レイアウト図を示している。なお、図2は平面図であるが、図面を見易くするため、メモリゲート線MG0、MG1および制御ゲート線CG0、CG1にハッチングを付している。
例えば、左上のメモリセルMCは、MISFETとしてメモリトランジスタMTrおよび選択トランジスタSTrを含み、メモリゲート線MG0、制御ゲート線CG0、ビット線BL0およびソース線SL0に接続している。
複数のメモリセルMCは、素子分離部STIによって区画された活性領域AR0、AR1に形成されている。活性領域AR0、AR1は、ソース線SL0、SL1と接続し、且つ、メモリセルMCのソース領域となる拡散領域MSおよび不純物領域LMS、並びに、ビット線BL0、BL1と接続し、且つ、メモリセルMCのドレイン領域となる拡散領域MDおよび不純物領域LMDなどが形成されている領域である。これらの領域について、メモリセルMCの断面図が示されている図19の領域1Aを用いて、以下に説明する。
メモリゲート線MG0、MG1の各々は、X方向に延在し、X方向で隣接する各メモリセルMCに接続し、且つ、図19のメモリゲート電極MGによって構成されている。
制御ゲート線CG0、CG1の各々は、X方向に延在し、X方向で隣接する各メモリセルMCに接続し、且つ、図19の制御ゲート電極CGによって構成されている。
ビット線BL0、BL1の各々は、Y方向に延在する配線であり、Y方向で隣接する各メモリセルMCに接続し、且つ、図19のドレイン領域を構成する拡散領域MDおよび不純物領域LMDと電気的に接続されている。なお、ビット線BL0、BL1を構成する配線は、例えば図19に示される配線M1、または、配線M1より上層の配線(図示せず)である。
ソース線SL0,SL1の各々は、Y方向に延在する配線であり、Y方向で隣接する各メモリセルMCに接続し、且つ、図19のソース領域を構成する拡散領域MSおよび不純物領域LMSと電気的に接続されている。なお、ソース線SL0,SL1を構成する配線は、例えば図19に示される配線M1、または、配線M1より上層の配線(図示せず)である。また、図示はしないが、ソース線SL0,SL1は、それぞれグローバルソース線に接続されており、共通の電位が供給される。
また、活性領域AR0、AR1には、図19に示されるp型のウェルPWが形成されている。
図3は、図2に示されるメモリゲート線MG0、MG1、制御ゲート線CG0、CG1、ソース線SL0,SL1、ビット線BL0、BL1、および、ウェルPWに、書き込み動作時、消去動作時および読み出し動作時に、それぞれ印加される電圧を示している。なお、図中の「Open」とは、電圧が印加されていないフローティング状態であることを意味している。
書き込み動作時には、図2の左上のメモリセルMCが選択され、メモリゲート線MG0とウェルPWとの間に10Vの電位差を発生させる。これにより、メモリゲート電極MG下のチャネル領域CH1a全面から電荷蓄積層CSLへ電子が注入されることで、メモリセルMCが書き込み状態となる。すなわち、FN(Fowler-Nordheim)トンネル現象により、メモリセルMCの書き込み動作が行われる。
消去動作時には、図2の左上および右上のメモリセルMCが選択され、メモリゲート線MG0とウェルPWとの間に10Vの電位差を発生させる。これにより、電荷蓄積層CSLに蓄積されていた電子が、メモリゲート電極MG下のチャネル領域へ放出される。すなわち、FNトンネル現象により、メモリセルMCの消去動作が行われる。
読み出し時には、図2の左上のメモリセルMCが選択される。この時、選択トランジスタSTrはオン状態となるが、メモリトランジスタMTrは、電荷蓄積層CSLに電子が蓄積されていればオフ状態となり、電荷蓄積層CSLに電子が蓄積されていなければオン状態となる。このように、選択トランジスタSTrおよびメモリトランジスタMTrに電流が流れるか否かの判定を行うことで、メモリセルMCが、書き込み状態であるか、または、消去状態であるかを判定できる。
また、本実施の形態では、チャネル領域CH1aは、p型の不純物と、n型の不純物とを含む領域であり、総合的に、チャネル領域CH1aをn型の不純物領域としている。このため、読み出し時にメモリゲート電極MGへ印加される電圧が0Vでも、読み出し動作を行うことができる。なお、チャネル領域CH1aを、総合的に、p型の不純物領域としてもよい。その場合には、読み出し時にメモリゲート電極MGへ印加される電圧は、正電圧とする。
後で詳細に説明するが、本実施の形態の半導体装置の主な特徴は、メモリトランジスタMTrのチャネル領域CH1aに、イオン注入法によって、選択的に窒素導入箇所NLを形成することである。以下に、本実施の形態の半導体装置の製造方法、検討例の説明、および、本実施の形態の主な特徴を、順番に説明する。
<半導体装置の製造方法>
以下に、本実施の形態の半導体装置の製造方法を、図4〜図19を用いて説明する。まず、図中に示される領域1A〜3Aについて説明する。
領域1Aは、半導体チップCHPのうち、回路ブロックC1の不揮発性メモリ回路を構成する半導体素子であるメモリセルMCが形成される領域であり、図2のA−A線に沿った断面図に対応している。また、領域1Aは、領域1Aaおよび領域1Abを含み、領域1Aaは、メモリセルMCのメモリトランジスタMTrが形成される領域であり、領域1Abは、メモリセルMCの選択トランジスタSTrが形成される領域である。
領域2Aは、半導体チップCHPのうち、回路ブロックC2の高耐圧MISFETであるp型のMISFET1Qが形成される領域である。なお、回路ブロックC2にはn型の高耐圧MISFETも形成されるが、ここではその説明を省略する。
領域3Aは、半導体チップCHPのうち、回路ブロックC3の低耐圧MISFETであるp型のMISFET2Qが形成される領域である。なお、回路ブロックC3にはn型の低耐圧MISFETも形成されるが、ここではその説明を省略する。
図4には、支持基板である半導体基板SBと、半導体基板SB上に形成された絶縁層BXと、絶縁層BXの上に形成された半導体層SMと、を有する、所謂SOI(Silicon On Insulator)基板が示されている。
半導体基板SBは、好ましくは1〜10Ωcm程度の比抵抗を有する単結晶シリコンからなり、例えばp型の単結晶シリコンからなる。絶縁層BXは、例えば酸化シリコンからなり、絶縁層BXの厚さは、例えば10〜20nm程度である。半導体層SMは、好ましくは1〜10Ωcm程度の比抵抗を有する単結晶シリコンからなり、半導体層SMの厚さは、例えば10〜20nm程度である。なお、半導体層SMには、イオン注入などによって不純物が導入されていない。
このようなSOI基板を準備する工程の一例を以下に説明する。SOI基板は、例えば、貼り合わせ法により形成される。貼り合わせ法では、例えば、シリコンからなる第1半導体基板の表面を酸化して絶縁層BXを形成した後、その第1半導体基板にシリコンからなる第2半導体基板を高温下で圧着することにより貼り合わせる。その後、第2半導体基板を薄膜化する。この結果、絶縁層BX上に残存する第2半導体基板の薄膜が半導体層SMとなり、絶縁層BX下の第1半導体基板が半導体基板SBとなる。
次に、半導体層SM上に、例えばCVD(Chemical Vapor Deposition)法によって、例えば酸化シリコンからなる絶縁膜PADを形成する。
図5は、絶縁膜PADおよび半導体層SMの除去工程を示している。
まず、フォトリソグラフィ法およびドライエッチング処理によって、絶縁膜PAD、半導体層SM、絶縁層BXおよび半導体基板SBを貫く溝を形成し、この溝内に絶縁膜を埋め込むことにより素子分離部STIを形成する。図5では、素子分離部STIを図示していないが、各領域1A〜3Aは、素子分離部STIによって、互いに分離されている。なお、図6〜図20などの他の断面図でも、素子分離部STIの図示を省略している。
次に、フォトリソグラフィ法およびエッチング処理によって、領域3Aの絶縁膜PADおよび半導体層SMを残すように、領域1Aおよび領域2Aの絶縁膜PADおよび半導体層SMを選択的に順次除去する。これにより、領域1Aおよび領域2Aの絶縁層BXを露出させる。
図6は、ウェルDNW、ウェルPW、ウェルNW1、ウェルNW2、チャネル領域CH1bおよびチャネル領域CH2の形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法によって、領域1Aの半導体基板SBにn型のウェルDNWを形成する。
次に、半導体基板SBに熱処理を施すことで、ウェルDNWに含まれる不純物を活性化させる。この活性化のための熱処理は、例えば1100℃で、2時間程度とした条件で行われる。
次に、フォトリソグラフィ法およびイオン注入法によって、領域1AのウェルDNW内にp型のウェルPWを形成し、領域2Aの半導体基板SBにn型のウェルNW1を形成し、領域3Aの半導体基板SBにn型のウェルNW2を形成する。また、領域2AのウェルNW1の表面、および、領域1Aのうち領域1AbのウェルPWの表面には、閾値調整などを目的とするイオン注入が行われ、ウェルNW1にチャネル領域CH2が形成され、ウェルPWにチャネル領域CH1bが形成される。図面では、チャネル領域CH1bおよびチャネル領域CH2などの各チャネル領域を、破線で示している。また、本実施の形態では、この時点では、領域1AaのウェルPWの表面には、閾値調整用のイオン注入は行わない。
また、領域3AのウェルNW2は、後述のゲート電極GLと共に、MISFET2Qのゲートとして機能する領域であり、ウェルNW2にゲート電極GLとは独立した電圧を印加することによって、MISFET2Qの閾値を制御するための領域である。なお、ウェルNW2に電圧を印加するために、領域3Aの半導体層SMおよび絶縁層BXの一部を除去し、ウェルNW2を露出して給電領域としているが、ここでは給電領域の説明は省略する。また、絶縁層BXに接するウェルNW2の表面に、ウェルNW2よりも高濃度のp型不純物領域を形成してもよい。
次に、半導体基板SBに熱処理を施すことで、各ウェルおよび各チャネル領域に含まれる不純物を活性化させる。この活性化のための熱処理は、例えば950℃で、1分程度とした条件で行われる。
図7は、絶縁膜PADおよび絶縁層BXの除去工程、並びに、絶縁膜IF1、レジストパターンPR1、チャネル領域CH1aおよび窒素導入箇所NLの形成工程を示している。
まず、フッ酸を含む溶液を用いたウェットエッチング処理により、領域1Aおよび領域2Aに残されていた絶縁層BX、および、領域3Aに残されていた絶縁膜PADを除去する。これにより、領域1Aおよび領域2Aでは、半導体基板SBが露出し、領域3Aでは、半導体層SMが露出する。
次に、領域1Aおよび領域2Aの半導体基板SB上、並びに、領域3Aの半導体層SM上に、例えば熱酸化法によって、例えば酸化シリコンからなる絶縁膜IF1を形成する。絶縁膜IF1は、後の工程で、選択トランジスタSTrのゲート絶縁膜GF1b、および、MISFET1Qのゲート絶縁膜GF2の主体となる膜であり、絶縁膜IF1の膜厚は、8nm程度である。
次に、領域1Aaに開口部を有し、且つ、領域1Ab、領域2Aおよび領域3Aを覆うレジストパターンPR1を形成する。
次に、メモリトランジスタMTrの閾値調整用のイオン注入を行う。まず、レジストパターンPR1をマスクとして用いてイオン注入を行うことで、領域1AaのウェルPWの表面に、チャネル領域CH1aを形成する。このイオン注入は、例えば砒素(As)を用いて行われ、例えば注入エネルギーを25keVとし、ドーズ量を2.0×1012/cm2以下とした条件で行われる。なお、このイオン注入により、ウェルPWの表面はn型となる。すなわち、チャネル領域CH1aは、p型の不純物と、n型の不純物とを含む領域である。本実施の形態では、最終的に、チャネル領域CH1aをn型の不純物領域としているが、砒素のドーズ量を調整し、チャネル領域CH1aをp型の不純物領域としてもよい。
次に、レジストパターンPR1をマスクとして用いてイオン注入を行うことで、チャネル領域CH1aの表面に、窒素が導入され、窒素導入箇所NLが形成される。このイオン注入は、窒素(N)を用いて行われ、注入エネルギーを10keVとし、ドーズ量を5×1014〜1×1015/cm2の範囲とした条件、または、注入エネルギーを6keVとし、ドーズ量を1×1014〜5×1014/cm2の範囲とした条件で行われる。また、この窒素を用いたイオン注入は、領域1Aaのみで行われ、他の領域では行われない。
なお、この時点では、レジストパターンPR1を除去せずに、残しておく。
図8は、絶縁膜IF1の除去工程を示している。
図7の工程で使用したレジストパターンPR1をマスクとしてエッチング処理を行うことにより、領域1Aaにおいて、絶縁膜IF1が選択的に除去され、半導体基板SBが露出される。このエッチング処理は、例えば、ドライエッチング処理、または、フッ酸などを用いたウェットエッチング処理によって行われる。
絶縁膜IF1の除去工程後、レジストパターンPR1を、アッシング処理などによって除去する。
その後、半導体基板SBに熱処理を施すことで、チャネル領域CH1aに含まれる不純物を活性化させる。この活性化のための熱処理は、例えば950℃で、1分程度とした条件で行われる。また、窒素導入箇所NLの窒素濃度は、1×1020〜2×1020/cm3程度である。
以上のように、領域1AaのウェルPWに、チャネル領域CH1aおよび窒素導入箇所NLが形成される。後で詳細に説明するが、この窒素導入箇所NLは、メモリトランジスタMTrのリテンション特性を改善するために設けられている。
本実施の形態では、図8の絶縁膜IF1の一部を除去する工程に、図7のチャネル領域CH1aおよび窒素導入箇所NLの形成工程で使用したレジストパターンPR1を兼用している。このため、新たなマスクを作成する必要がなく、製造コストを低減できる。
図9は、絶縁膜IF2、絶縁膜IF3および絶縁膜IF4の形成工程を示している。
まず、領域1AaのウェルPW上に、例えば熱酸化法を用いて、例えば酸化シリコンからなる絶縁膜IF2を形成する。絶縁膜IF2の膜厚は、2〜3nm程度である。なお、この時、領域1Ab、領域2Aおよび領域3Aに形成されている絶縁膜IF1も熱酸化処理に晒されるため、各絶縁膜IF1の膜厚が少し増加する。また、絶縁膜IF2の形成工程時に、領域1Aaにおいて、窒素導入箇所NLの窒素の一部は、絶縁膜IF2中に取り込まれる。
次に、例えばCVD法またはALD法によって、領域1Aaの絶縁膜IF2上に、例えば窒化シリコンからなる絶縁膜IF3を形成する。この時、領域1Ab、領域2Aおよび領域3Aでは、絶縁膜IF1上に絶縁膜IF3が形成される。絶縁膜IF3の膜厚は、5〜10nm程度である。また、絶縁膜IF3は、後の工程で、メモリトランジスタMTrのゲート絶縁膜GF1aの一部である電荷蓄積層CSLとなる膜であり、電荷の保持が可能なトラップ性絶縁膜である。
次に、例えばISSG(In-situ Steam Generation)酸化法によって、領域1A〜3Aの絶縁膜IF3上に、例えば酸化シリコンからなる絶縁膜IF4を形成する。なお、絶縁膜IF4の膜厚は、3〜4nm程度である。また、絶縁膜IF4は、ISSG酸化法に代えて、CVD法で形成してもよい。
図10は、絶縁膜IF3および絶縁膜IF4の除去工程を示している。
まず、領域1Aaを覆い、且つ、領域1Ab、領域2Aおよび領域3Aを露出するレジストパターンPR2を形成する。次に、レジストパターンPR2をマスクとして、エッチング処理を行うことにより、レジストパターンPR2から露出している絶縁膜IF4および絶縁膜IF3を、順次除去する。これにより、領域1Aaでは絶縁膜IF4および絶縁膜IF3は残され、その他の領域では絶縁膜IF1が露出される。その後、レジストパターンPR2を、アッシング処理などによって除去する。
図11は、絶縁膜IF1の除去工程、および、絶縁膜IF5の形成工程を示している。
まず、領域1Aおよび領域2Aを覆い、且つ、領域3Aを露出するレジストパターン(図示せず)を形成する。次に、このレジストパターンをマスクとして、フッ酸などを用いたウェットエッチング処理を行うことにより、領域3Aにおいて、絶縁膜IF1を除去し、半導体層SMを露出する。その後、このレジストパターンを、アッシング処理などによって除去する。
次に、ISSG酸化法によって、領域3Aの半導体層SM上に、例えば酸化シリコンからなる絶縁膜IF5を形成する。この絶縁膜IF5は、後の工程でMISFET2Qのゲート絶縁膜GF3となる。絶縁膜IF5の膜厚は、2〜3nm程度である。なお、この時、領域1Aaに形成されている絶縁膜IF4、並びに、領域1Abおよび領域2Aに形成されている絶縁膜IF1も熱酸化処理に晒されるため、これら絶縁膜の膜厚が少し増加する。
図12は、導電性膜FGおよび絶縁膜IF6の形成工程を示している。
まず、領域1A〜領域3Aを覆うように、例えばCVD法によって、例えば多結晶シリコンからなる導電性膜FGを堆積する。続いて、フォトリソグラフィ法およびイオン注入法を用いて、各領域の導電性膜FGに不純物を導入する。ここでは、領域1Aの導電性膜FGにはn型の不純物を導入し、領域2Aおよび領域3Aの導電性膜FGにはp型の不純物を導入する。なお、導電性膜FGは、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜であってもよい。
次に、導電性膜FG上に、例えばCVD法によって、例えば酸化シリコンからなる絶縁膜IF6を堆積する。
図13は、キャップ膜CP、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GH、ゲート電極GL、オフセットスペーサOS、絶縁膜X2、ゲート絶縁膜GF1b、ゲート絶縁膜GF2およびゲート絶縁膜GF3の形成工程を示している。
まず、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜IF6と導電性膜FGとをパターニングする。導電性膜FGがパターニングされたことにより、領域1Aaにメモリゲート電極MGが形成され、領域1Abに制御ゲート電極CGが形成され、領域2Aにゲート電極GHが形成され、領域3Aにゲート電極GLが形成される。また、各ゲート電極上には、絶縁膜IF6がパターニングされたことにより、それぞれキャップ膜CPが形成される。
次に、領域1A〜領域3Aを覆うように、例えばCVD法により、例えば酸化シリコンからなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLのそれぞれの側面に、オフセットスペーサOSを形成する。ここで、異方性エッチングを続けることにより、オフセットスペーサOSから露出している絶縁膜IF4、絶縁膜IF1および絶縁膜IF5が除去される。この結果、領域1Aaでは、メモリゲート電極MG下の絶縁膜IF4が絶縁膜X2として残され、領域1Abでは、制御ゲート電極CG下の絶縁膜IF1がゲート絶縁膜GF1bとして残され、領域2Aでは、ゲート電極GH下の絶縁膜IF1がゲート絶縁膜GF2として残され、領域3Aでは、ゲート電極GL下の絶縁膜IF5がゲート絶縁膜GF3として残される。
図14は、電荷蓄積層CSL、絶縁膜X1、不純物領域LMS、不純物領域LDD1および不純物領域LMDの形成工程を示している。
まず、領域2Aおよび領域3Aを覆い、且つ、領域1Aを露出するレジストパターンPR3を形成する。次に、このレジストパターンPR3をマスクとしてエッチング処理を行うことで、領域1Aaにおいて、メモリゲート電極MGおよびオフセットスペーサOSから露出している絶縁膜IF3および絶縁膜IF2を、ドライエッチングによって、順次除去する。この結果、メモリゲート電極MG下において、絶縁膜IF3が電荷蓄積層CSLとして残され、絶縁膜IF2が絶縁膜X1として残される。以上により、メモリゲート電極MG下において、絶縁膜X2、電荷蓄積層CSLおよび絶縁膜X1を有するゲート絶縁膜GF1aが形成される。
次に、このレジストパターンPR3をマスクとして、砒素またはリンなどをイオン注入することで、領域1AのウェルPW内に、n型の不純物領域LMS、n型の不純物領域LDD1、および、n型の不純物領域LMDを形成する。
不純物領域LMSは、メモリセルMCのソース領域の一部を構成し、制御ゲート電極CGの一方側の半導体基板SBに形成される。不純物領域LDD1は、選択トランジスタSTrとメモリトランジスタMTrとを電気的に接続させる領域であり、制御ゲート電極CGの他方側とメモリゲート電極MGの一方側との間の半導体基板SBに形成される。不純物領域LMDは、メモリセルMCのドレイン領域の一部を構成し、メモリゲート電極CGの他方側の半導体基板SBに形成される。
その後、レジストパターンPR3を、アッシング処理などによって除去する。
この不純物領域LMS、不純物領域LDD1および不純物領域LMDの形成工程は、後で行われる不純物領域LDD2などの形成工程と、同じタイミングで行うこともできる。しかしながら、図14のように、絶縁膜IF3および絶縁膜IF2を除去する工程で用いたレジストパターンPR3を兼用することで、新たなマスクを作成する必要がなく、製造コストを低減できる。
図15は、サイドウォールスペーサSW1、ダミーサイドウォールスペーサDSWおよび絶縁膜IF7の形成工程を示している。
まず、領域1A〜領域3Aを覆うように、例えばCVD法により、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングによって加工することで、オフセットスペーサOSを介して、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLの各側面に、サイドウォールスペーサSW1が形成される。また、サイドウォールスペーサSW1は、ゲート絶縁膜GF1a、ゲート絶縁膜GF1b、ゲート絶縁膜GF2およびゲート絶縁膜GF3のそれぞれの側面も覆うように形成されている。
次に、領域1A〜領域3Aを覆うように、例えばCVD法により、例えば酸化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングによって加工することで、サイドウォールスペーサSW1およびオフセットスペーサOSを介して、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLの各側面に、ダミーサイドウォールスペーサDSWが形成される。
次に、領域1A〜領域3Aを覆うように、例えばCVD法により、例えば窒化シリコンからなる絶縁膜IF7を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、領域1Aおよび領域2Aに絶縁膜IF7が残されるように、領域3Aの絶縁膜IF7を除去する。
図16は、エピタキシャル層EPの形成工程を示している。
領域1Aおよび領域2Aが絶縁膜IF7に覆われた状態で、領域3Aの半導体層SM上に、エピタキシャル成長により、例えば単結晶シリコンからなるエピタキシャル層EP(半導体層EP)を形成する。半導体層EPの膜厚は、20nm〜40nm程度である。この時、領域3Aのゲート電極GLはキャップ膜CPで覆われているので、ゲート電極GL上にエピタキシャル層EPは形成されない。また、領域1Aおよび領域2Aは、絶縁膜IF7で覆われているため、エピタキシャル層EPは形成されない。
また、このエピタキシャル成長は、半導体層SMにイオン注入などによる不純物の導入が行われていない状態において行うことが望ましく、例えば、後述のエクステンション領域EXを形成する前に行うことが望ましい。この理由としては、イオン注入工程によりダメージを受けた半導体層SM上にエピタキシャル層EPを形成する場合、上記ダメージに起因して半導体層SMを構成するシリコンの結晶性にばらつきが生じ、エピタキシャル層EPが良好に成長しないためである。この結果、エピタキシャル層EPが、所望の膜厚および形状で形成されない恐れがある。従って、本実施の形態の半導体装置では、エピタキシャル層EPの形成を、エクステンション領域EXを形成する前に行っている。
また、エピタキシャル層EPは、半導体層SMと同じ材料であるため一体化する。また、後の工程によって、エピタキシャル層EP内および半導体層SM内に、拡散領域D3を形成する際に、エピタキシャル層EPの図示が判り辛くなるため、図面中では矢印によってエピタキシャル層EPを示している。
図17は、絶縁膜IF7、ダミーサイドウォールスペーサDSWおよびキャップ膜CPの除去工程、並びに、不純物領域LDD2およびエクステンション領域EXの形成工程を示している。
まず、リン酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜IF7を除去する。次に、フッ酸を含む溶液を用いたウェットエッチング処理によって、ダミーサイドウォールスペーサDSWを除去する。この時、ダミーサイドウォールスペーサDSWと同じ酸化シリコンからなるキャップ膜CPも除去される。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域2Aおよび領域3Aに、それぞれ不純物領域を形成する。
領域2Aには、2つのp型の不純物領域LDD2が形成される。この不純物領域LDD2の各々は、それぞれMISFET1Qのソース領域の一部、または、MISFET1Qのドレイン領域の一部を構成し、ゲート電極GHの両側の半導体基板SBに形成される。
領域3Aには、2つのp型のエクステンション領域(不純物領域)EXが形成される。このエクステンション領域EXの各々は、それぞれMISFET2Qのソース領域の一部、または、MISFET2Qのドレイン領域の一部を構成し、ゲート電極GLの両側の半導体層SMおよびエピタキシャル層EPに形成される。
図18は、サイドウォールスペーサSW2、拡散領域MS、拡散領域MD、拡散領域D1〜D3およびシリサイド層SIの形成工程を示している。
まず、領域1A〜領域3Aを覆うように、例えばCVD法により、例えば酸化シリコンからなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLのそれぞれの側面に、オフセットスペーサOSおよびサイドウォールスペーサSW1を介して、サイドウォールスペーサSW2を形成する。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域1Aにn型の拡散領域MS、D1、MDを形成し、領域2Aにp型の拡散領域D2を形成し、領域3Aにp型の拡散領域D3を形成する。
領域1Aにおいて、n型の拡散領域MS、D1、MDの各々は、サイドウォールスペーサSW2から露出し、且つ、不純物領域LMS、LDD1、LMDが形成されている半導体基板SBに形成され、不純物領域LMS、LDD1、LMDよりも高い不純物濃度を有する。拡散領域MSは、不純物領域LMSと接続し、メモリセルMCのソース領域の一部を構成する。拡散領域MDは、不純物領域LMDと接続し、メモリセルMCのドレイン領域の一部を構成する。
領域2Aにおいて、p型の拡散領域D2の各々は、サイドウォールスペーサSW2から露出し、且つ、不純物領域LDD2が形成されている半導体基板SBに形成され、不純物領域LDD2よりも高い不純物濃度を有する。拡散領域D2は、不純物領域LDD2と接続し、MISFET1Qのソース領域の一部、または、ドレイン領域の一部を構成する。
領域3Aにおいて、p型の拡散領域D3の各々は、サイドウォールスペーサSW2から露出しているエピタキシャル層EPおよび半導体層SMに形成され、エクステンション領域EXよりも高い不純物濃度を有する。拡散領域D3は、エクステンション領域EXと接続し、MISFET2Qのソース領域の一部、または、ドレイン領域の一部を構成する。
その後、半導体基板SBに対して熱処理を施すことで、上記の各不純物領域を拡散および活性化させる。
次に、サリサイド(Salicide:Self Aligned Silicide)技術により、拡散領域MD、拡散領域MS、拡散領域D1〜D3、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLのそれぞれの上面上に、低抵抗のシリサイド層SIを形成する。
シリサイド層SIは、具体的には次のようにして形成することができる。まず、領域1A〜領域3Aを覆うように、シリサイド層SI形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板SBに熱処理を施すことによって、拡散領域MD、MS、D1〜D3、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLを、金属膜と反応させる。これにより、拡散領域MD、MS、D1〜D3、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLのそれぞれの上面上に、シリサイド層SIが形成される。その後、未反応の金属膜を除去する。シリサイド層SIを形成したことにより、拡散領域MD、MS、D1〜D3、メモリゲート電極MG、制御ゲート電極CG、ゲート電極GHおよびゲート電極GLにおける、拡散抵抗とコンタクト抵抗とを低くすることができる。
以上より、領域1AaにメモリトランジスタMTrが形成され、領域1Abに選択トランジスタSTrが形成され、領域2AにMISFET1Qが形成され、領域3AにMISFET2Qが形成される。
図19は、層間絶縁膜IL1、プラグPG、層間絶縁膜IL2および配線M1の形成工程を示している。
まず、領域1A〜領域3Aにおいて、メモリトランジスタMTr、選択トランジスタSTr、MISFET1QおよびMISFET2Qを覆うように、層間絶縁膜IL1を形成する。層間絶縁膜IL1としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜IL1の形成後、必要に応じて、層間絶縁膜IL1の上面をCMP(Chemical Mechanical Polishing)法で研磨することもできる。
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜IL1内に複数のコンタクトホールを形成し、各コンタクトホール内にタングステン(W)などを主体とする導電性膜を埋め込むことにより、層間絶縁膜IL1内に複数のプラグPGを形成する。各領域1A〜3Aに形成されたプラグPGの各々は、シリサイド層SIを介して、それぞれ、拡散領域MD、MS、D2、D3に接続される。
次に、プラグPGが埋め込まれた層間絶縁膜IL1上に層間絶縁膜IL2を形成する。その後、層間絶縁膜IL2に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことにより、層間絶縁膜IL2内にプラグPGと接続する配線M1を形成する。この配線M1の構造は、所謂ダマシン(Damascene)配線構造と呼ばれる。
その後、デュアルダマシン(Dual Damascene)法などにより、2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1および配線M1よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
<検討例1〜3について>
以下に、本願発明者が検討した検討例1〜3について、図30〜図32を用いて説明する。これらの検討例1〜3では、本実施の形態と同様に、メモリトランジスタMTrのチャネル領域CH1aに窒素を導入しているが、本実施の形態とは異なり、選択トランジスタSTr、MISFET1QおよびMISFET2Qの各チャネル領域または各ゲート絶縁膜にも窒素が導入されている。
メモリトランジスタMTrでは、書き込み動作および消去動作の繰り返しによるストレスによって、半導体基板SBと絶縁膜X1(絶縁膜IF2)との界面において、Si−H結合などが切断されて、界面準位(ダングリングボンド)が発生する。そして、この界面準位の増加に起因して、メモリトランジスタMTrのリテンション特性が悪化する問題がある。このような問題に対して、半導体基板SBと絶縁膜X1(絶縁膜IF2)との界面に窒素を導入することで、上記界面準位の増加を抑制することができる。
検討例1では、窒素導入工程として、例えばNO雰囲気のような、窒素を含む雰囲気中で熱処理を行っている。以降はこの熱処理工程をNO処理と称する。
図30は、検討例1における製造工程を示した断面図であり、本実施の形態の図9で説明した、絶縁膜IF2を形成した直後の工程を示している。絶縁膜IF2の形成後に、NO処理が実施される。NO処理は、900℃程度で30秒程度の条件によって行われる。これによって、領域1Aaにおける半導体基板SBと絶縁膜IF2との界面、領域1Abおよび領域2Aにおける半導体基板SBと絶縁膜IF1との界面、並びに、領域3Aにおける半導体層SMと絶縁膜IF1との界面に、それぞれ窒素が導入される。図30では、窒素が導入された領域を、窒素導入箇所NOとして示している。
このNO処理によっても、メモリトランジスタMTrのリテンション特性を改善することができる。
しかしながら、上記のNO処理は、半導体基板SB全体に対して行われるため、領域1AaのメモリトランジスタMTrのゲート絶縁膜だけでなく、他の領域(例えば、領域1Ab、領域2Aおよび領域3A)のトランジスタのゲート絶縁膜にも窒素が導入されることになる。そうすると、領域2AのMISFET1Q、および、領域3AのMISFET2Qのようなp型のMISFETでは、NBTI(Negative Bias Temperature Instability)の劣化が発生した。すなわち、検討例1では、窒素の導入によって、各領域のトランジスタの信頼性が低下する問題があることが、本願発明者の検討によって明らかになった。
検討例2では、窒素導入工程として、本実施の形態と同様に、イオン注入によって窒素を導入しているが、本実施の形態と異なり、領域1A〜3A全体に、イオン注入を行っている。
図31は、検討例2における製造工程を示した断面図であり、本実施の形態の図6で説明した工程に続く工程を示している。領域1Aaにチャネル領域CH1aのイオン注入を行った後、領域1A〜3A全体に、窒素を用いたイオン注入が行われる。なお、このイオン注入の条件は、本実施の形態と同様である。これによって、領域1Aおよび領域2Aの半導体基板SBの表面、および、領域3Aの半導体層SMの表面に、窒素導入箇所NLが形成される。
この窒素イオン注入によっても、メモリトランジスタMTrのリテンション特性を改善することができる。また、検討例1のNO処理と異なり、窒素イオン注入後には、領域2Aにおいては絶縁層BXが除去され、領域3Aにおいては絶縁膜PADが除去される。その後、領域2Aの半導体基板SB上、および、領域3Aの半導体層SM上に、絶縁膜IF1が形成される。そして、絶縁膜IF1の形成時に、窒素導入箇所NLの窒素の一部が、絶縁膜IF1中に取り込まれる。
本願発明者の検討の結果、検討例1で発生していたNBTIの劣化は、検討例2ではほぼ発生しないことが判った。しかしながら、検討例2では、領域2Aのn型の高耐圧MISFET(図示せず)において、TZDB(Time Zero Dielectric Breakdown)耐圧の劣化が確認された。このような現象の違いは、窒素が導入されるタイミングの違いにより、絶縁膜IF1中の窒素濃度のピークが異なることが原因と考えられる。
以上のように、検討例2においても、メモリトランジスタMTr以外のトランジスタの信頼性が低下する。
検討例3では、窒素導入工程として、窒素プラズマ処理を行っている。
図32は、検討例3における製造工程を示した断面図であり、本実施の形態の図9で説明した、絶縁膜IF2を形成した直後の工程を示している。絶縁膜IF2の形成後に、窒素プラズマ処理が実施される。これによって、絶縁膜IF2の表面側が窒化され、絶縁膜IF2中に窒素が導入される。
しかしながら、この窒素プラズマ処理は、上記のNO処理および窒素イオン注入とは異なり、メモリトランジスタMTrのリテンション特性が悪化することが、本願発明者の実験によって明らかになった。
以上のように、検討例1〜3では、メモリトランジスタMTrのリテンション特性の改善と、その他のトランジスタの信頼性の向上とを両立させることが難しいことが判った。
<本実施の形態の主な特徴について>
本実施の形態では、図8で説明した窒素イオン注入によって、領域1Aaにおいて、チャネル領域CH1aの表面に窒素が導入され、窒素導入箇所NLが形成されている。そして、領域1Ab、領域2Aおよび領域3Aにおいては、窒素イオン注入は行われておらず、窒素導入箇所NLが形成されていない。
従って、本実施の形態では、メモリトランジスタMTrのリテンション特性が改善され、検討例1〜3とは異なり、NBTIの劣化およびTZDB耐圧の劣化が発生しない。このため、メモリトランジスタMTrの信頼性の向上と、その他のトランジスタの信頼性の向上とを両立させることができる。すなわち、半導体装置の信頼性を向上させることができる。
特に、図3で説明したように、本実施の形態のメモリセルMCでは、書き込み動作または消去動作に、FNトンネル現象によって、メモリゲート電極MG下のチャネル領域CH1a全面から電荷蓄積層CSLへ電子を注入、または、電荷蓄積層CSLからチャネル領域CH1a全面へ電子の引き抜きを行っている。このように、チャネル領域CH1a全面を使う書き込み動作または消去動作では、例えばメモリゲート電極MGの端部付近など、チャネル領域CH1aの一部にのみ窒素が導入されているだけでは効果が無く、チャネル領域CH1a全面に窒素が導入されていることで、メモリトランジスタMTrのリテンション特性が改善される。
以下に、図20および図21を用いて、本実施の形態におけるメモリトランジスタMTrのリテンション特性の改善、および、その他の効果について説明する。
図20は、本願発明者による実験データを示す図であり、図8の製造工程時における窒素イオン注入のドーズ量と、メモリトランジスタMTrのリテンションウィンドウの変動値(実線)、および、メモリトランジスタMTrの閾値Vthiの変動値(破線)との関係を示している。なお、この図20では、窒素イオンの注入エネルギーを10keVとした場合を示している。
窒素のドーズ量が1×1014/cm2の場合には、リテンションウィンドウはほぼ変動せず、窒素のドーズ量が5×1014〜1×1015/cm2の範囲で、リテンションウィンドウの改善が顕著であった。このため、窒素イオン工程は、注入エネルギーを10keVとし、ドーズ量を5×1014〜1×1015/cm2の範囲とした条件で行われることが望ましい。また、ドーズ量が高すぎると、半導体基板SBに発生する欠陥が多くなりすぎて、チャネル領域CH1a内でリーク電流が発生しやすくなるため、ドーズ量は上記の範囲内とすることが望ましい。また、注入エネルギーが6keVの場合には、ドーズ量を1×1014〜5×1014/cm2の範囲とした条件が望ましい。
また、メモリトランジスタMTrの閾値Vthiの変動については、窒素のドーズ量が1×1014/cm2の場合には、変動がみられず、窒素のドーズ量が5×1014/cm2以下の範囲で、変動がみられた。
通常、p型のウェルPWの表面に、砒素(As)などのn型不純物をイオン注入することで、チャネル領域CH1aを形成し、メモリトランジスタMTrの閾値Vthiを調整する。しかしながら、上記のように、本実施の形態で開示した窒素イオン注入工程を行うことでも、メモリトランジスタMTrの閾値Vthiを調整できることが、このグラフから判る。
図21は、本願発明者による実験データを示す図であり、図8の製造工程時における窒素のドーズ量、および、砒素のドーズ量を変化させた時の、メモリゲート電極MGのゲート長、および、メモリトランジスタMTrの閾値Vthiの関係を示している。
まず、図21の右のグラフを参照すると、チャネル領域CH1aに窒素を導入しない場合には、砒素のドーズ量を増やすことで、メモリトランジスタMTrの閾値Vthiを低くできることが判る。
次に、図21の左のグラフを参照すると、チャネル領域CH1aに導入する砒素のドーズ量を一定とした場合には、窒素のドーズ量を増やすことで、メモリトランジスタMTrの閾値Vthiを低くできることが判る。
これらのグラフから、例えば窒素のドーズ量が5×1014/cm2であり、且つ、砒素のドーズ量が5.5×1012/cm2である条件は、窒素を注入せず、且つ、砒素のドーズ量が6.5×1012/cm2である条件に、ほぼ対応している。すなわち、チャネル領域CH1aに窒素を導入することで、砒素のドーズ量を減らすことが可能となる。
上述のように、通常、メモリトランジスタMTrの閾値Vthiを低下させるためには、p型のウェルPWの表面に、砒素(As)などのn型不純物をイオン注入する手法が用いられる。このとき、閾値Vthiを更に低下させる場合には、砒素のドーズ量を多くする必要がある。しかしながら、高濃度の砒素注入は、短チャネル特性の悪化、移動度の低下、および、半導体ウェハ面内における各メモリトランジスタMTrの閾値Vthiのばらつきの増加などの問題を引き起こす。すなわち、半導体装置の信頼性を確保しつつ、メモリトランジスタMTrの閾値Vthiを十分に低下させることは、従来技術においては困難であった。
これに対し、本実施の形態のように、チャネル領域CH1aに窒素を導入することで、メモリトランジスタMTrの閾値Vthiを低下させることができるため、上記の高濃度の砒素注入を行う必要がない。従って、本実施の形態では、上記の各問題が引き起こされることがないので、半導体装置の信頼性を向上させることができる。
例えば、従来であれば砒素のドーズ量を5.5×1012/cm2とした条件であったのに対し、本実施の形態では、砒素のドーズ量を3.0×1012/cm2以下とした条件で行うことができる。
また、本実施の形態では、図8の絶縁膜IF1の一部を除去する工程に、図7のチャネル領域CH1aおよび窒素導入箇所NLの形成工程で使用したレジストパターンPR1を兼用している。このため、新たなマスクを作成する必要がなく、製造コストを低減できる。
また、本実施の形態では、製造コストの増加を抑制させるため、領域1A〜領域3Aにおいて、各ゲート電極を1層の導電性膜FGで形成している。ここで、例えば、背景技術の欄で記載した特許文献1では、不揮発性メモリセル領域のゲート電極と、他の領域のゲート電極とを、個別の導電性膜を用いて形成している。このため、製造工程が増加し、製造コストが増加するが、各領域において、どのゲート絶縁膜に窒素を導入するかを選択し易かった。例えば、不揮発性メモリセル領域のゲート絶縁膜に窒素を導入した後、不揮発性メモリセル領域のゲート電極を形成し、その後、他の領域のゲート絶縁膜およびゲート電極を形成することができた。
これに対して、本実施の形態では、各ゲート電極を1層の導電性膜FGで形成するため、予め各領域のゲート絶縁膜を形成しておく必要がある。このため、どのゲート絶縁膜に選択的に窒素を導入するかという技術において、本実施の形態では、特許文献1などよりも困難性を伴っている。従って、上記のように、各ゲート電極を1層の導電性膜FGで形成する場合には、本実施の形態で開示した技術は、非常に効果的である。
(実施の形態2)
以下に、実施の形態2の半導体装置の製造方法を、図22を用いて説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
実施の形態1では、図7および図8で説明したように、絶縁膜IF1の一部を除去する工程で使用されるレジストパターンPR1を用いて、チャネル領域CH1aおよび窒素導入箇所NLを形成していた。
これに対して、実施の形態2では、絶縁膜IF1の形成前に、個別のレジストパターンPR4を用いて、チャネル領域CH1aおよび窒素導入箇所NLを形成する。
図22は、実施の形態1の図6に続く製造工程を示している。まず、領域1Aaに開口部を有し、且つ、領域1Ab、領域2Aおよび領域3Aを覆うレジストパターンPR4を形成する。次に、このレジストパターンPR4をマスクとしてイオン注入を行うことで、領域1AのウェルPW内に、チャネル領域CH1aおよび窒素導入箇所NLを形成する。なお、チャネル領域CH1aおよび窒素導入箇所NLを形成するためのイオン注入の条件は、実施の形態1と同様である。
その後、実施の形態1のチャネル領域CH1a形成工程および窒素導入箇所NL形成工程を除く、図7以降の工程が行われることで、実施の形態2の半導体装置が製造される。
実施の形態2では、個別にレジストパターンPR4を形成しているため、実施の形態1と比較して、製造コストが増加している。しかしながら、窒素導入箇所NLのための窒素イオン注入を個別のタイミングで行うことができるため、製造工程の自由度を広くすることができる。
(実施の形態3)
以下に、実施の形態3の半導体装置の製造方法を、図23〜図28を用いて説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
実施の形態1では、先に絶縁膜IF1を形成し、その後、ゲート絶縁膜GF1aとなる絶縁膜IF2、絶縁膜IF3および絶縁膜IF4を形成していた。
これに対して、実施の形態3では、先にゲート絶縁膜GF1aとなる各絶縁膜を形成する製造方法とする。
図23は、実施の形態1の図6に続く製造工程を示している。まず、領域1Aaに開口部を有し、且つ、領域1Ab、領域2Aおよび領域3Aを覆うレジストパターンPR5を形成する。次に、このレジストパターンPR5をマスクとしてエッチング処理を行うことで、領域1Aaの絶縁層BXを選択的に除去し、半導体基板SBを露出させる。なお、この時点では、レジストパターンPR5を除去せずに、残しておく。
図24は、チャネル領域CH1aおよび窒素導入箇所NLの形成工程を示している。
図23で使用したレジストパターンPR5をマスクとして用いてイオン注入を行うことで、ウェルPWの表面に、チャネル領域CH1aおよび窒素導入箇所NLを形成する。これらのチャネル領域CH1aおよび窒素導入箇所NLの形成に用いるイオン注入の条件は、実施の形態1の条件と同様である。
実施の形態3では、図24のチャネル領域CH1aおよび窒素導入箇所NLの形成工程に、図23の絶縁層BXの一部を除去する工程で使用したレジストパターンPR5を兼用している。このため、新たなマスクを作成する必要がなく、製造コストを低減できる。
その後、レジストパターンPR5を、アッシング処理などによって除去する。
図25は、絶縁膜IF2、絶縁膜IF3および絶縁膜IF4の形成工程を示している。なお、これらの絶縁膜の形成条件および膜厚などは、実施の形態1と同様である。
まず、領域1AaのウェルPW上に、例えば熱酸化法を用いて、例えば酸化シリコンからなる絶縁膜IF2を形成する。
次に、例えばCVD法またはALD法によって、領域1Aaの絶縁膜IF2上に、例えば窒化シリコンからなる絶縁膜IF3を形成する。この時、領域1Abおよび領域2Aでは、絶縁層BX上に絶縁膜IF3が形成され、領域3Aでは、絶縁膜PAD上に絶縁膜IF3が形成される。また、絶縁膜IF3は、後の工程で、メモリトランジスタMTrのゲート絶縁膜GF1aの一部である電荷蓄積層CSLとなる膜であり、電荷の保持が可能なトラップ性絶縁膜である。
次に、例えばISSG(In-situ Steam Generation)酸化法によって、領域1A〜3Aの絶縁膜IF3上に、例えば酸化シリコンからなる絶縁膜IF4を形成する。
図26は、絶縁膜IF3および絶縁膜IF4の除去工程を示している。
まず、領域1Aaを覆い、且つ、領域1Ab、領域2Aおよび領域3Aに開口部を有するレジストパターンPR6を形成する。次に、このレジストパターンPR6をマスクとしてエッチング処理を行うことで、領域1Ab、領域2Aおよび領域3Aに形成されていた絶縁膜IF4および絶縁膜IF3を、順次除去する。絶縁膜IF4の除去工程は、フッ酸を含む溶液を用いたウェットエッチング処理によって行われ、絶縁膜IF3の除去工程は、リン酸を含む溶液を用いたウェットエッチング処理によって行われる。これにより、領域1Abおよび領域2Aでは絶縁層BXが露出し、領域3Aでは絶縁膜PADが露出する。その後、レジストパターンPR6を、アッシング処理などによって除去する。
図27は、絶縁膜IF4、絶縁層BXおよび絶縁層PADの除去工程を示している。
まず、フッ酸を含む溶液を用いたウェットエッチング処理を行うことで、領域1Aaでは絶縁膜IF4が除去され、領域1Abおよび領域2Aでは絶縁層BXが除去され、領域3Aでは絶縁膜PADが除去される。これにより、領域1Aaでは絶縁膜IF3が露出し、領域1Abおよび領域2Aでは半導体基板SBが露出し、領域3Aでは半導体層SMが露出する。
図28は、絶縁膜IF1および絶縁膜IF8の形成工程を示している。
まず、熱酸化法の一種であるRTO(Rapid Thermal Oxidation)法によって、領域1Abおよび領域2Aの半導体基板SB上、並びに、領域3Aの半導体層SM上に、絶縁膜IF1が形成される。絶縁膜IF1の膜厚は、5nm程度である。この時、領域1Aaの絶縁膜IF3は、窒化シリコン膜で構成されているため、RTO法では絶縁膜IF3上はほとんど酸化されない。
次に、ISSG法によって、領域1Aaの絶縁膜IF3を酸化することで、絶縁膜IF3上に絶縁膜IF8を形成する。絶縁膜IF8の膜厚は3nm程度である。この時、領域1Ab、領域2Aおよび領域3Aの絶縁膜IF1も酸化が促進され、絶縁膜IF1の膜厚は7〜8nm程度となる。
絶縁膜IF8は、実施の形態1の絶縁膜IF4と同等の膜であり、後の工程でゲート絶縁膜GF1aの一部となる絶縁膜X2となる。
その後の製造工程は、実施の形態1の図11以降の製造工程と同様である。
以上のように、実施の形態3の製造工程によっても、実施の形態1と同様の半導体装置を製造することができる。
また、実施の形態3では、図23および図24で説明したように、領域1Aaの絶縁層BXを選択的に除去した後に、チャネル領域CH1aおよび窒素導入箇所NLの形成用のイオン注入を行ったが、実施の形態2と同様に、図6の工程直後に、これらのイオン注入を行ってもよい。
(実施の形態4)
以下に、実施の形態4の半導体装置を、図29を用いて説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
実施の形態1では、メモリセルMCは、メモリトランジスタMTrおよび選択トランジスタSTrを含んで構成されていた。
これに対して、実施の形態4では、メモリセルMCは、メモリトランジスタMTrのみで構成されている。ディスターブなどのメモリセルMCに対する信頼性が、それほど厳しく要求されない製品であれば、このようなメモリセルMCを採用してもよい。実施の形態4においても、メモリトランジスタMTrのチャネル領域CH1aに、選択的に窒素導入箇所NLを形成することができるので、他実施の形態と同様の効果を得ることができる。
実施の形態4の半導体装置の製造方法は、領域1Abの選択トランジスタSTrが無い点を除いて、その他は実施の形態1と同様であるので、その説明を省略する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、実施の形態1〜4では、領域1Aに形成されるメモリトランジスタMTrおよび選択トランジスタSTrは、半導体基板SB上に形成されていたが、これらを領域3AのようなSOI基板上に形成してもよい。