KR20070067475A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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KR20070067475A KR1020050128801A KR20050128801A KR20070067475A KR 20070067475 A KR20070067475 A KR 20070067475A KR 1020050128801 A KR1020050128801 A KR 1020050128801A KR 20050128801 A KR20050128801 A KR 20050128801A KR 20070067475 A KR20070067475 A KR 20070067475A
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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 게이트 측벽에 스페이서를 형성한 후 SAC 버퍼 산화막을 형성하고 LPCVD 방법으로 SAC 질화막을 형성함으로써 고전압 인가시 발생하던 고전압 NMOS 트랜지스터의 전압 강하 현상을 개선하여 셀의 동작 속도가 저하되지 않고 안정적인 고전압을 공급할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
고전압 트랜지스터, SAC 버퍼 산화막, SAC 질화막, 전압 강하

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1(a) 내지 도 1(f)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2는 본 발명에 따라 제조된 플래쉬 메모리 소자의 고전압 NMOS 트랜지스터와 종래의 고전압 NMOS 트랜지스터의 전류 특성을 비교한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
SSL : 소오스 셀렉트 트랜지스터 영역
DSL : 드레인 셀렉트 트랜지스터 영역
Cell : 셀 영역
HVNTR : 고전압 NMOS 트랜지스터 영역
101 : 반도체 기판: 102 : 터널 산화막 또는 게이트 산화막
103 : 제 1 도전층 104 : 유전체막
105 : 제 2 도전층 106 : 제 1 감광막
107 : 제 1 접합부 108 : 제 2 감광막
109a, 109b 및 109c : 제 2 접합부
110 : 절연막 110a : 스페이서
111 : 버퍼 산화막 112 : SAC 버퍼 산화막
113 : SAC 질화막 114 : 제 1 층간 절연막
115 : 소오스 콘택 플러그 116 : 제 2 층간 절연막
117 : 드레인 콘택 플러그 118 : 제 3 층간 절연막
119 : 콘택 플러그 120 : 배선층
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 SAC 질화막과 반도체 기판이 접촉되는 것을 방지하여 고전압 트랜지스터의 전압 강하를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
기존의 NOR형 플래쉬 메모리 소자는 프로그램 속도에 많은 제약이 있었다. 이를 대체하여 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공하는 NAND형 플래쉬 메모리 소자가 제안되었다.
NAND형 플래쉬 메모리 소자는 셀 영역에 다수의 셀 블럭이 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀, 예컨데 16개 또는 32개의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 이러한 스트링이 다수 구성된다. 또한, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터가 형성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다. 한편, 워드라인을 공유하는 다수의 셀들이 페이지(page)를 구성하는데, 다수의 셀 스트링의 동일 위치에 존재하는 셀들이 동일 워드라인을 공유한다. 또한, 셀 영역의 셀들 및 셀렉트 트랜지스터를 구동시키기 위해 주변 회로 영역에 다수의 트랜지스터를 포함한 소정의 소자들이 구성된다. 한편, 셀렉트 트랜지스터 및 주변 회로의 트랜지스터들의 게이트도 셀 영역에 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트가 형성되는 공정과 동일 공정에 의해 형성되고, 선택 트랜지스터 및 주변 회로의 트랜지스터들의 접합부는 반도체 기판상에 이들의 게이트가 형성된 후 형성된다.
상기와 같이 구성되는 NAND형 플래쉬 메모리 소자의 셀을 프로그램 또는 소거시키기 위해서는 고전압을 필요로 한다. 이러한 고전압을 셀에 공급하기 위해서는 고전압 트랜지스터를 형성하여 원활하게 고전압을 공급해야 한다. 고전압 트랜지스터에서 셀로 전달되는 고전압이 강하될수록 동작 속도 저하에 의한 프로그램 및 소거 페일을 유발시킬 수 있다.
종래의 플래쉬 메모리 소자의 제조 방법을 간략하게 설명하면 다음과 같다. 셀 영역, 셀렉트 트랜지스터 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역등 다수의 영역이 확정된 반도체 기판 상부의 소정 영역에 게이트를 형성한 후 고전압 트랜지스터 영역의 반도체 기판상에 DDD 구조의 접합부를 형성한다. 그리고, 고전압 트랜지스터 영역을 제외한 나머지 영역의 반도체 기판상에 LDD 구조의 접합부를 형성한다. 이후 셀 영역의 게이트 사이가 절연막으로 매립되는 동시에 셀렉트 트랜지스터 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역의 게이트 측벽에 스페이서를 형성한다. 전체 구조 상부에 버퍼 산화막을 형성한 후 저전압 트랜지스터 영역의 반도체 기판상에 소오스/드레인 형성을 위한 이온 주입 공정을 실시한다. 그리고, 전체 구조 상부에 콘택 형성시 식각 정지막의 역할을 하는 SAC 질화막을 PECVD 방법으로 형성한 후 층간 절연막을 형성하고 층간 절연막의 소정 영역을 식각하여 접합부를 노출시키는 콘택홀을 형성한다. 이후 고전압 트랜지스터의 Rc 특성을 확보하기 위해 낮은 에너지와 높은 도우즈의 이온 주입 공정을 실시하여 고전압 트랜지스터의 접합부를 안정화시킨 후 콘택홀이 매립되도록 콘택 플러그를 형성한다.
그런데, 위와 같은 방법으로 플래쉬 메모리 소자를 제조할 경우 웨이퍼의 전면에서 스페이서가 균일하게 형성되지 않는다. 즉, 웨이퍼의 센터와 에지에서 서로 다른 두께 또는 프로파일로 스페이서가 형성된다. 이렇게 불균일하게 형성된 스페이서로 인해 버퍼 산화막이 얇게 존재하거나 아예 존재하지 않는 영역이 발생될 수 있다. 이는 스페이서를 형성하기 위한 식각시 버퍼 산화막이 손상되는 영역이 존재하기 때문이다. 이 상태에서 SAC 질화막을 형성하면 반도체 기판과 SAC 질화막이 직접 접촉되어 반도체 기판에 스트레스를 가하게 된다. 한편, SAC 질화막을 PECVD 방법으로 형성하면 PECVD 방법의 특성상 질화막이 고르게 증착되지 않기 때문에 반도체 기판에 가해지는 스트레스는 더욱 크게 된다. SAC 질화막과 반도체 기판이 접촉함에 따라 고전압 트랜지스터에 고전압 인가시 전류가 흐르지 않는 현상이 발생되며, 이는 전압 강하의 주원인이 된다.
본 발명의 목적은 SAC 질화막과 반도체 기판이 직접 접촉함에 따라 발생되는 고전압 트랜지스터의 전압 강하를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 측벽에 스페이서 형성 후 SAC 버퍼 산화막을 형성하고 SAC 질화막을 LPCVD 방법으로 형성함으로써 SAC 질화막과 반도체 기판이 직접 접촉하게 되어 발생될 수 있는 고전압 트랜지스터의 전압 강하를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에서는 스페이서 형성 후 SAC 버퍼 산화막을 50∼200Å의 두께로 형성하고, SAC 질화막을 기존의 PECVD 방법이 아닌 LPCVD 방법으로 형성하여 웨이퍼에 고르게 증착되게 함으로써 SAC 질화막과 반도체 기판이 접촉함에 따라 반도체 기판에 가해지는 스트레스를 완화시켜 전류가 흐르지 않아 발생되는 전압 강하를 방지한다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법은 반도체 기판의 소정 영역에 게이트를 형성한 후 상기 게이트 양측의 반도체 기판에 접합부를 형성하는 단계; 상기 게이트 측벽에 스페이서를 형성한 후 전체 구조 상부에 버퍼 산화막을 형성하는 단계; 전체 구조 상부에 SAC 버퍼 산화막을 형성한 후 SAC 질화막을 형성하는 단계; 전체 구조 상부에 층간 절연막을 형성한 후 상기 접합부의 소정 영역이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계를 포함한다.
상기 접합부는 불순물 이온을 5.0E12 이하의 농도와 60 내지 70KeV의 에너지로 주입하고, 3° 내지 7°의 틸트(tilt)와 4회의 회전(ratation)으로 주입하여 DDD 구조로 형성한다.
상기 스페이서는 전체 구조 상부에 절연막을 형성한 후 상기 절연막을 상기 반도체 기판 상부에서 200 내지 300Å의 두께로 잔류하도록 전면 식각하여 형성한다.
상기 버퍼 산화막은 50 내지 150Å의 두께로 형성한다.
상기 SAC 버퍼 산화막은 상기 SAC 질화막과 상기 반도체 기판이 직접 접촉하는 것을 방지하기 위해 50 내지 200Å의 두께로 형성한다.
상기 SAC 질화막은 LPCVD 방법을 이용하여 400 내지 800Å의 두께로 형성한다.
상기 콘택홀 형성 후 상기 접합부에 이온 주입 공정을 실시하고 열처리 공정을 실시하는 단계를 더 포함한다.
상기 이온 주입 공정은 5E14 내지 2E15의 농도와 5 내지 20KeV의 에너지로 실시한다.
상기 열처리 공정은 850 내지 900℃의 온도와 질소 분위기에서 30분 내지 1시간의 실시한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역, 셀렉트 트랜지스터 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역을 포함한 다수의 영역이 확정된 반도체 기판이 제공되는 단계; 상기 각 영역의 상기 반도체 기판 상부의 소정 영역에 다수의 게이트를 형성하는 단계; 상기 고전압 트랜지스터 영역의 상기 게이트 양측의 상기 반도체 기판에 제 1 접합부를 형성하는 단계; 상기 고전압 트랜지스터 영역을 제외한 나머지 영역의 상기 게이트 양측의 상기 반도체 기판에 제 2 접합부를 형성하는 단계; 상기 셀 영역의 상기 게이트 사이를 매립하는 동시에 나머지 영역의 상기 게이트 측벽에 스페이서를 형성하는 단계; 전체 구조 상부에 버퍼 산화막을 형성한 후 상기 저전압 트랜지스터 영역의 상기 반도체 기판상에 고농도 불순물 이온을 주입하는 단계; 전체 구조 상부에 SAC 산화막을 형성한 후 SAC 질화막을 형성하는 단계; 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 셀렉트 트랜지스터 영역의 상기 제 2 접합부의 소정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀에 제 1 콘택 플러그를 형성하는 단계; 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 셀렉트 트랜지스터 영역의 상기 제 2 접합부의 소정 영역을 노출시키는 제 2 콘택홀을 형성하고, 상기 제 2 콘택홀에 제 2 콘택 플러그를 형성하는 단계; 및 전체 구조 상부에 제 3 층간 절연막을 형성한 후 상기 고전압 트랜지스터 영역의 상기 제 1 접합부의 소정 영역을 노출시키는 제 3 콘택홀을 형성하고, 상기 제 3 콘택홀에 제 3 콘택 플러그를 형성하는 단계를 포함한다.
상기 제 1 접합부는 불순물 이온을 5.0E12 이하의 농도와 60 내지 70KeV의 에너지로 주입하고, 3° 내지 7°의 틸트(tilt)와 4회의 회전(ratation)으로 주입하여 DDD 구조로 형성한다.
상기 스페이서는 전체 구조 상부에 절연막을 형성한 후 상기 절연막을 상기 고전압 트랜지스터 영역의 상기 반도체 기판 상부에서 200 내지 300Å의 두께로 잔류하도록 전면 식각하여 형성한다.
상기 버퍼 산화막은 50 내지 150Å의 두께로 형성한다.
상기 SAC 버퍼 산화막은 상기 SAC 질화막과 상기 반도체 기판이 직접 접촉하는 것을 방지하기 위해 50 내지 200Å의 두께로 형성한다.
상기 SAC 질화막은 LPCVD 방법을 이용하여 400 내지 800Å의 두께로 형성한다.
상기 제 3 콘택홀 형성 후 상기 제 1 접합부에 이온 주입 공정을 실시하고 열처리 공정을 실시하는 단계를 더 포함한다.
상기 이온 주입 공정은 5E14 내지 2E15의 농도와 5 내지 20KeV의 에너지로 실시한다.
상기 열처리 공정은 850 내지 900℃의 온도와 질소 분위기에서 30분 내지 1시간의 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(f)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 셀 영역(Cell), 셀렉트 트랜지스터 영역(DSL 및 SSL) 및 고전압 NMOS 트랜지스터 영역(HVNTR)만을 도시한 단면도이다.
도 1(a)를 참조하면, 셀 영역(Cell), 소오스 및 드레인 셀렉트 트랜지스터 영역(DSL 및 SSL), 저전압 NMOS 트랜지스터 영역(도시안됨) 및 고전압 NMOS 트랜지스터 영역(HVNTR)등을 포함한 다수의 영역이 확정된 반도체 기판 상부(101) 상부의 소정 영역에 게이트를 형성한다. 게이트는 각 영역의 반도체 기판(101) 상부의 소정 영역에 터널 산화막(또는 게이트 산화막)(102), 제 1 도전막(103), 유전체막(104) 및 제 2 도전막(105)이 적층되어 형성된다. 전체 구조 상부에 제 1 감광막(106)을 형성한 후 고전압 NMOS 트랜지스터 영역(HVNTR)이 노출되도록 패터닝한다. 패터닝된 제 1 감광막(106)을 마스크로 이온 주입 공정을 실시하여 고전압 NMOS 트랜지스터 영역(HVNTR)의 반도체 기판(101)상에 DDD 구조의 제 1 접합부(107)를 형성한다. 여기서, 제 1 접합부(107)를 형성하기 위한 이온 주입 공정은 인(P) 이온을 이용하여 실시하며, 고전압 NMOS 트랜지스터 영역(HVNTR)의 포화 전류 (saturation current)를 일반적인 DDD 접합부의 수준이 되도록 5.0E12 이하의 농도와 60∼70KeV의 에너지로 실시하며, 3°∼7°의 틸트(tilt)와 4회의 회전(ratation)으로 실시한다.
도 1(b)를 참조하면, 제 1 감광막(106)을 제거한 후 전체 구조 상부에 제 2 감광막(108)을 형성하고 셀 영역(Cell), 셀렉트 트랜지스터 영역(DSL 및 SSL) 및 저전압 NMOS 트랜지스터 영역(도시안됨)이 노출되도록 패터닝한다. 패터닝된 제 2 감광막(108)을 마스크로 이온 주입 공정을 실시하여 셀 영역(Cell), 셀렉트 트랜지스터 영역(DSL 및 SSL) 및 저전압 NMOS 트랜지스터 영역(도시안됨)의 반도체 기판(101)상에 LDD 구조의 제 2 접합부(109a, 109b 및 109c)를 형성한다. 여기서, 소오스 셀렉트 트랜지스터 영역(SSL)에 형성된 제 2 접합부(109b)는 셀 스트링의 소오스로 작용하고, 드레인 셀렉트 트랜지스터 영역(DSL)에 형성된 제 2 접합부(109c)는 셀 스트링의 드레인으로 작용한다.
도 1(c)를 참조하면, 제 2 감광막(108)을 제거한 후 전체 구조 상부에 절연막(110)을 형성하고 전면 식각한다. 이에 의해 셀렉트 트랜지스터 영역(DSL 및 SSL)의 게이트 측벽, 저전압 NMOS 트랜지스터 영역(도시안됨)의 게이트 측벽 및 고전압 NMOS 트랜지스터 영역(HVNTR)의 게이트 측벽에 스페이서(110a)가 형성되는 동시에 셀 영역(Cell)의 게이트 사이가 절연막(110)에 의해 매립된다. 여기서, 스페이서(110a)는 고전압 NMOS 트랜지스터 영역(HVNTR)의 반도체 기판(101) 상부에서 200∼300Å 정도의 두께로 잔류하도록 형성한다. 그리고, 전체 구조 상부에 버퍼 산화막(111)을 형성한 후 저전압 NMOS 트랜지스터 영역(도시안됨)의 반도체 기판 (101)을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 고농도 불순물 이온 주입 공정을 실시하여 소오스/드레인 접합부(도시안됨)을 형성한다. 여기서, 버퍼 산화막(111)은 고농도 불순물 이온 주입 공정을 고려하여 50∼150Å 정도의 두께로 형성한다. 또한, 저전압 NMOS 트랜지스터 영역(도시안됨)의 소오스/드레인 접합부(도시안됨)을 형성한 후 감광막 패턴(도시안됨)을 제거하는데, 버퍼 산화막(111)의 손상을 최소화하기 위해 감광막 패턴(도시안됨)을 제거한 후 클리닝 공정을 SPM과 APM만을 이용하여 실시하고 기존의 300:1의 BOE를 이용한 공정은 생략한다.
도 1(d)를 참조하면, 전체 구조 상부에 SAC 버퍼 산화막(112)을 형성한 후 SAC 질화막(113)을 형성한다. SAC 버퍼 산화막(112)은 SAC 질화막(113)과 반도체 기판(101)이 직접 접촉하는 것을 방지하기 위해 형성하는 것으로, 50∼200Å의 두께로 형성한다. 또한, SAC 질화막(113)은 이후 콘택 식각시 식각 정지막으로 사용되는 것으로 LPCVD 방법을 이용하여 400∼800Å의 두께로 형성한다.
도 1(e)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(114)을 형성한 후 소오스 셀렉트 트랜지스터 영역(SSL)의 접합부(109b)를 노출시키는 소오스 콘택을 형성한다. 도전층을 이용하여 소오스 콘택을 매립시키는 소오스 콘택 플러그(115)를 형성한다. 그리고, 전체 구조 상부에 제 2 층간 절연막(116)을 형성한 후 드레인 셀렉트 트랜지스터 영역(DSL)의 접합부(109c)를 노출시키는 드레인 콘택을 형성한다. 도전층을 이용하여 드레인 콘택을 매립시키는 드레인 콘택 플러그(117)를 형성한다.
도 1(f)를 참조하면, 전체 구조 상부에 제 3 층간 절연막(118)을 형성한 후 소오스 콘택 플러그(115) 및 드레인 콘택 플러그(117)를 노출시키는 트렌치를 형성하고 고전압 NMOS 트랜지스터 영역(HVNTR) 영역의 접합부(107)은 노출시키는 콘택홀을 형성한다. 콘택홀 형성시 손실된 불순물을 보상하여 오믹 저항을 확보하기 위한 이온 주입 공정을 실시한 후 도전층을 이용하여 콘택 플러그(119) 및 배선층(120)을 형성한다. 이때, 이온 주입 공정은 인 이온을 이용하여 5E14∼2E15의 농도와 5∼20KeV의 에너지로 실시한다. 한편, 이온의 활성화를 위해 850∼900℃의 온도와 질소 분위기에서 30분 내지 1시간의 열처리 공정을 실시한다.
도 2는 본 발명에 따른 방법으로 SAC 버퍼 산화막을 형성한 후 LPCVD 방법으로 SAC 질화막을 형성하여 공정을 진행한 경우의 고전압 NMOS 트랜지스터의 전류 특성(A)과 기존의 SAC 버퍼 산화막을 형성하지 않고 PECVD 방법으로 SAC 질화막을 형성하여 공정을 진행한 경우의 고전압 NMOS 트랜지스터의 전류 특성(B)을 비교한 그래프이다. 도시된 바와 같이 본 발명에 따른 고전압 NMOS 트랜지스터의 전류 특성이 기존보다 약 30% 향상되고, 전류 균일성도 60% 이상 개선되었음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 스페이서를 형성한 후 SAC 버퍼 산화막을 형성하고 LPCVD 방법으로 SAC 질화막을 형성함으로써 고전압 인가시 발생하던 고전압 NMOS 트랜지스터의 전압 강하 현상을 개선하여 셀의 동작 속도가 저하되지 않고 안정적인 고전압을 공급할 수 있다. 또한, 기존보다 고전압 인가시 흐르는 전류를 30% 증가시킬 수 있으며, 균일도도 60% 개선함으로써 게이트 스페이서 공정의 마진을 확보하여 수율(through put)을 향상시킬 수 있다.

Claims (18)

  1. 반도체 기판의 소정 영역에 게이트를 형성한 후 상기 게이트 양측의 반도체 기판에 접합부를 형성하는 단계;
    상기 게이트 측벽에 스페이서를 형성한 후 전체 구조 상부에 버퍼 산화막을 형성하는 단계;
    전체 구조 상부에 SAC 버퍼 산화막을 형성한 후 SAC 질화막을 형성하는 단계;
    전체 구조 상부에 층간 절연막을 형성한 후 상기 접합부의 소정 영역이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 접합부는 불순물 이온을 5.0E12 이하의 농도와 60 내지 70KeV의 에너지로 주입하고, 3° 내지 7°의 틸트(tilt)와 4회의 회전(ratation)으로 주입하여 DDD 구조로 형성하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 스페이서는 전체 구조 상부에 절연막을 형성한 후 상기 절연막을 상기 반도체 기판 상부에서 200 내지 300Å의 두께로 잔류하도록 전면 식각하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 버퍼 산화막은 50 내지 150Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 SAC 버퍼 산화막은 상기 SAC 질화막과 상기 반도체 기판이 직접 접촉하는 것을 방지하기 위해 50 내지 200Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 SAC 질화막은 LPCVD 방법을 이용하여 400 내지 800Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 콘택홀 형성 후 상기 접합부에 이온 주입 공정을 실시하고 열처리 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 이온 주입 공정은 5E14 내지 2E15의 농도와 5 내지 20KeV의 에너지로 실시하는 플래쉬 메모리 소자의 제조 방법.
  9. 제 7 항에 있어서, 상기 열처리 공정은 850 내지 900℃의 온도와 질소 분위기에서 30분 내지 1시간의 실시하는 플래쉬 메모리 소자의 제조 방법.
  10. 셀 영역, 셀렉트 트랜지스터 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역을 포함한 다수의 영역이 확정된 반도체 기판이 제공되는 단계;
    상기 각 영역의 상기 반도체 기판 상부의 소정 영역에 다수의 게이트를 형성하는 단계;
    상기 고전압 트랜지스터 영역의 상기 게이트 양측의 상기 반도체 기판에 제 1 접합부를 형성하는 단계;
    상기 고전압 트랜지스터 영역을 제외한 나머지 영역의 상기 게이트 양측의 상기 반도체 기판에 제 2 접합부를 형성하는 단계;
    상기 셀 영역의 상기 게이트 사이를 매립하는 동시에 나머지 영역의 상기 게이트 측벽에 스페이서를 형성하는 단계;
    전체 구조 상부에 버퍼 산화막을 형성한 후 상기 저전압 트랜지스터 영역의 상기 반도체 기판상에 고농도 불순물 이온을 주입하는 단계;
    전체 구조 상부에 SAC 산화막을 형성한 후 SAC 질화막을 형성하는 단계;
    전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 셀렉트 트랜지스터 영역의 상기 제 2 접합부의 소정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀에 제 1 콘택 플러그를 형성하는 단계;
    전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 셀렉트 트랜지스터 영역의 상기 제 2 접합부의 소정 영역을 노출시키는 제 2 콘택홀을 형성하고, 상기 제 2 콘택홀에 제 2 콘택 플러그를 형성하는 단계;
    전체 구조 상부에 제 3 층간 절연막을 형성한 후 상기 고전압 트랜지스터 영역의 상기 제 1 접합부의 소정 영역을 노출시키는 제 3 콘택홀을 형성하고, 상기 제 3 콘택홀에 제 3 콘택 플러그를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 접합부는 불순물 이온을 5.0E12 이하의 농도와 60 내지 70KeV의 에너지로 주입하고, 3° 내지 7°의 틸트(tilt)와 4회의 회전(ratation)으로 주입하여 DDD 구조로 형성하는 플래쉬 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서, 상기 스페이서는 전체 구조 상부에 절연막을 형성한 후 상기 절연막을 상기 고전압 트랜지스터 영역의 상기 반도체 기판 상부에서 200 내지 300Å의 두께로 잔류하도록 전면 식각하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  13. 제 10 항에 있어서, 상기 버퍼 산화막은 50 내지 150Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 SAC 버퍼 산화막은 상기 SAC 질화막과 상기 반도체 기판이 직접 접촉하는 것을 방지하기 위해 50 내지 200Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  15. 제 10 항에 있어서, 상기 SAC 질화막은 LPCVD 방법을 이용하여 400 내지 800Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  16. 제 10 항에 있어서, 상기 제 3 콘택홀 형성 후 상기 제 1 접합부에 이온 주 입 공정을 실시하고 열처리 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 이온 주입 공정은 5E14 내지 2E15의 농도와 5 내지 20KeV의 에너지로 실시하는 플래쉬 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 열처리 공정은 850 내지 900℃의 온도와 질소 분위기에서 30분 내지 1시간의 실시하는 플래쉬 메모리 소자의 제조 방법.
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