KR20070050173A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 프로그램 디스터번스(Program Disturbance)를 억제하고 리텐션(Retention) 특성을 향상시키기 위하여 소오스 선택 라인, 워드라인 및 드레인 선택 라인들로 이루어진 셀 스트링이 형성된 반도체 기판상에 제 1 접합부를 형성한 후, 소오스 선택 라인 사이, 드레인 선택 라인 사이 및 소오스 및 드레인 선택 라인들 사이의 제 1 접합부 상에 제 2 접합부를 더욱 형성하는 것을 제시하고 있다.
리텐션(Retention), N-웰, UV 문턱전압(Vt), BF2 임플란트, B11 임플란트
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : N-웰(Well)
104 : P-웰(Well) 106 : 셀 펀치 블록 이온주입 영역
108 : 터널 산화막 110 : 제 1 폴리실리콘막
112 : 유전체막 114 : 제 2 폴리실리콘막
116 : 텅스텐막 118 : 제 1 접합부
120 : 산화막 122 : 질화막
124 : 층간절연막 126 : 제 2 접합부
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 낸드 플래시에서 셀 문턱전압 이온주입 공정을 수행하지 않고, 소오스 선택 라인들 사이, 소오스 및 드 레인 선택 라인들 사이, 드레인 선택 라인들 상이의 제 1 접합부에 제 2 접합부를 형성함으로써, UV 문턱전압(UV-Vt) 향상 및 프로그램 디스터번스(Program Disturbance)를 개선시켜 리텐션(Retention) 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
플래시 메모리를 포함한 비휘발성 메모리에서의 리텐션 특성이란, 셀(Cell)의 데이터(Data) 보전능력을 의미한다.
일반적인 반도체 플래시 메모리 소자의 제조공정을 간략하게 설명하면, 반도체 소자의 셀 영역(Cell Region) 및 셀렉트 트랜지스터(Select TR) 영역의 P형 실리콘 웨이퍼 반도체 기판내에 N-웰, P-웰을 순차적으로 형성한 후, 셀 펀치 블록 이온주입(Cell P/B IMP)을 실시한다.
다음, 전체구조상부에 BF2 를 소스(Source)로 문턱전압(Vt) 조절 이온주입 공정을 실시한 다음, 반도체 기판 상부에 터널산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막 및 텅스텐막으로 이루어진 선택 트랜지스터 및 다수의 셀 트랜지스터를 형성한다.
다음, 상기 선택 트랜지스터 및 다수의 셀 트랜지스터의 양측의 반도체 기판에 LDD 이온주입 공정을 실시하여 LDD 이온주입 영역을 형성한다.
일반적으로 프로그램 문턱전압을 향상시키는 방법은 유전체막(ONO) 및 터널 산화막(TOX)의 두께 감소 또는 유전체막 면적 증가를 통해 유전체막의 커플링비를 증가시키는 방법과, 셀 문턱전압 이온주입 공정에서 BF2 도오즈(Dose)량을 증가시키 는 UV 문턱전압 증가 방법이 사용된다.
그러나, 유전체막 및 터널산화막은 전기적 디자인룰(Electrical Design Rule ; EDR)의 기준 파라메터 이므로, 변경이 용이하지 않으며, 두께를 감소시키는 방법은 신뢰성에 한계가 있고 유전체막 면적을 증가시키는 방법은 공정 마진(Margin)을 감소시키는 문제점이 있다.
또한, 셀 문턱전압 이온주입 공정에서 BF2 도오즈(Dose)량을 증가시키는 UV 문턱전압 증가 방법은 프로그램 문턱전압 증가와 함께 프로그램 디스터번스도 함께 증가하므로 바람직하지 않으며, 특히 멀티 레벨 셀(Multi-level Cell ; MLC)과 같이 프로그램 셀 분포가 협소한 상황에서의 프로그램 디스터번스는 셀 동작 구현 자체에 결함을 가져오는 문제점이 있다.
본 발명은 BF2 , B11 또는 이들을 조합한 문턱전압 이온주입 공정을 소오스 라인들 사이 혹은 소오스 및 드레인 선택 라인들 사이, 드레인 선택 라인들 사이의 제 1 접합부에 실시하여 제 2 접합부를 형성함으로써, 소스 단의 저항을 증가시켜 UV 문턱전압(UV-Vt) 향상 및 프로그램 디스터번스(Program Disturbance)를 억제하고 리텐션(Retention) 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 소오스 선택 라인, 워드라인 및 드레인 선택 라인을 형성하는 단계; 제 1 이온 주입 공정을 실시하여 상기 반도체 기판의 활성영역에 제 1 접합부를 형성하는 단계; 상기 소오스 및 드레인 선택 라인 측벽에 절연막 스페이서를 형성하는 단계; 전체구조상부에 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 소오스 선택 라인들 사이의 상기 층간절연막과 질화막의 소정영역을 식각하여 제 1 접합부를 노출시키는 단계; 및 상기 노출된 제 1 접합부에 제 2 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 소오스 선택 라인, 워드라인 및 드레인 선택 라인을 형성하는 단계; 제 1 이온 주입 공정을 실시하여 상기 반도체 기판의 활성영역에 제 1 접합부를 형성하는 단계; 상기 소오스 및 드레인 선택 라인 측벽에 절연막 스페이서를 형성하는 단계; 전체구조상부에 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 소오스 선택 라인들 사이 및 드레인 선택 라인들 사이의 상기 층간절연막과 질화막의 소정영역을 식각하여 제 1 접합부를 노출시키는 단계; 및 상기 노출된 제 1 접합부에 제 2 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 소오스 선택 라인, 워드라인 및 드레인 선택 라인을 형성하는 단계; 제 1 이온 주입 공정을 실시하여 상기 반도체 기판의 활성영역에 제 1 접합부를 형성하는 단계; 상기 소오스 및 드레인 선택 라인 측벽에 절연막 스페이서를 형성하는 단계; 전체구조상부에 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 드레인 선택 라인들 사이의 상기 층간절연막과 질화막의 소정영역을 식각하여 제 1 접합부를 노출시키는 단계; 및 상기 노출된 제 1 접합부에 제 2 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계를 포함한다.
상기 제 2 이온주입 공정은, 상기 제 1 이온주입 공정과 반대 타입의 이온을 이용한다.
상기 제 2 이온주입 공정은, BF2, B11 또는 이를 조합한 소스로 임플란트 하는 방법으로 실시한다.
상기 BF2 및 B11 을 조합한 소스로 실시되는 이온주입 공정은, 20 keV 내지 150 keV의 에너지와, 1.0 E+12 내지 4.0 E+13 의 도오즈량을 사용하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 1a를 참조하면, P형 실리콘 웨이퍼 반도체 기판(100) 내에 N-웰(Well)(102), P-웰(104)을 순차적으로 형성한 후, 셀 펀치 블록 이온주입(Cell P/B IMP)을 실시하여 셀 펀치 블록 이온주입 영역(106)을 형성한다.
이때, 셀 펀치 블록 이온주입은 20 keV 내지 150 keV의 에너지로, 1.0E+12 내지 4.0E+13 의 도오즈량을 사용하여 실시한다.
또한, 셀 펀치 블록 이온주입을 실시한 후, 부가적으로 LVN 펀치 블록 이온 주입(LVN P/B IMP) 공정을 20 keV 내지 150 keV의 에너지로, 1.0E+12 내지 4.0E+13 의 도오즈량을 사용하여 실시할 수도 있다.
도 1b는 도 1a의 다음 공정을 나타낸 반도체 소자의 단면도로, 반도체 소자의 셀 영역(Cell Region) 및 선택 트랜지스터(Select TR) 영역상에 다수의 워드라인 및 두 소오스 선택 라인(SSL)을 형성한 것을 나타낸 도면이다.
여기서, 본 발명의 일 실시예로 두 소오스 선택 라인(SSL)을 도시했을 뿐, 선택 트랜지스터 영역상에 도시된 두 소오스 선택 라인은 두 드레인 선택 라인(DSL) 또는 소오스 선택 라인과 드레인 선택 라인이 될 수도 있다.
도 1b를 참조하면, 셀 영역 및 선택 트랜지스터 영역상의 반도체 기판(100) 상부에 터널 산화막(108), 제 1 폴리실리콘막(110), 유전체막(112), 제 2 폴리실리콘막(114), 텅스텐막(116) 및 하드마스크막(미도시)을 순차적으로 적층한 후, 사진 및 식각 공정을 실시하여 상기 텅스텐막(116), 제 2 폴리실리콘막(114), 유전체막(112), 제 1 폴리실리콘막(110)의 일부를 터널산화막(108)이 노출될 때 까지 식각하면, 플로팅 게이트와 컨트롤 게이트가 적층된 게이트 전극이 형성됨과 동시에 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트 전극이 형성된다.
다음, 상기 게이트 전극들 사이로 노출된 터널산화막(108)에 인 또는 비소를 이용한 LDD 이온주입 공정을 실시하여, 제 1 접합부(118)를 형성한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 전체구조상부에 산화막(120)을 형성하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막(110 및 114)의 측벽에 절연막 스페이서(Spacer)를 형성한 후, 버퍼 산화막(미도시)을 형성한다. 버퍼 산화막(미도시)은 50 내지 700 Å 정도의 두께로 형성한다.
다음, 소오스 선택 라인들 사이, 드레인 선택 라인들 사이 또는 소오스와 드레인 선택 라인 사이의 버퍼산화막(미도시), 산화막(120) 및 터널 산화막(108)을 제거하여 제 1 접합부(118)를 노출시킨다.
전체구조상부에 질화막(122)과 예컨대 HDP막과 같은 층간절연막(124)을 순차적으로 형성한 후, 상기 소오스 선택 라인들 사이, 드레인 선택 라인들 사이 또는 소오스와 드레인 선택 라인 사이를 개방하기 위한 소오스 콘택 마스크(Source CT Mask)(미도시)를 상기 층간절연막(124) 상부에 형성한다. 여기서, 소오스 및 드레인 선택 라인들 사이의 양측을 모두 개방하거나 혹은 드레인 선택 라인들 사이만 개방할 수 있다.
상기 소오스 콘택 마스크(미도시)로 소오스 선택 라인들 사이, 드레인 선택 라인들 사이 또는 소오스와 드레인 선택 라인 사이의 층간절연막(124) 및 질화막(122)을 식각하여 제 1 접합부(118)를 노출시킨 후, BF2 및 B11 를 소스(Source)로 문턱전압(Vt) 조절 이온주입을 하는 제 2 이온주입 공정을 실시하여, 제 1 접합부(118) 내에 제 2 접합부(126)를 형성한다.
이때, 상기 제 2 이온주입 공정은 20 keV 내지 150 keV의 에너지와, 1.0 E+12 내지 4.0 E+13 의 도오즈량을 사용하여 실시한다.
또한, 상기 제 2 이온주입 공정은 BF2 와 B11 을 동시에 주입하는 것이 바람 직하나, BF2 소스로 먼저 소프트하게 임플란트(Implant)한 후, B11 소스로 임플란트를 실시하거나, 공정상황에 따라 B11 소스로 먼저 임플란트한 후, BF2 소스로 임플란트를 실시할 수도 있다.
결론적으로, BF2 , B11 또는 이들을 조합한 소스로 소오스 선택 라인들 사이, 드레인 선택 라인들 사이 또는 소오스와 드레인 선택 라인 사이의 제 1 접합부(118)에 제 2 접합부(126)를 형성하는 도 1a 내지 도 1c 공정을 실시함으로써, 소스 단의 저항을 증가시켜 UV-문턱전압(UV-Vt) 향상 및 프로그램 디스터번스(Program Disturbance)를 개선시키고 리텐션(Retention) 특성을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 BF2 , B11 또는 이들을 조합한 문턱전압 이온주입 공정을 소오스 선택 라인들 사이, 드레인 선택 라인들 사이 또는 소오스와 드레인 선택 라인 사이의 제 1 접합부에 실시하여 제 2 접합부를 형성함으로써, 소오스 단 또는 드레인 단의 저항을 증가시켜 UV 문턱전압(UV-Vt) 향상 및 프로그램 디스터번스(Program Disturbance)를 억제하고 리텐션(Retention) 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판 상부에 소오스 선택 라인, 워드라인 및 드레인 선택 라인을 형성하는 단계;제 1 이온 주입 공정을 실시하여 상기 반도체 기판의 활성영역에 제 1 접합부를 형성하는 단계;상기 소오스 및 드레인 선택 라인 측벽에 절연막 스페이서를 형성하는 단계;전체구조상부에 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 소오스 선택 라인들 사이의 상기 층간절연막과 질화막의 소정영역을 식각하여 제 1 접합부를 노출시키는 단계; 및상기 노출된 제 1 접합부에 제 2 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상부에 소오스 선택 라인, 워드라인 및 드레인 선택 라인을 형성하는 단계;제 1 이온 주입 공정을 실시하여 상기 반도체 기판의 활성영역에 제 1 접합부를 형성하는 단계;상기 소오스 및 드레인 선택 라인 측벽에 절연막 스페이서를 형성하는 단계;전체구조상부에 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 소오스 선택 라인들 사이 및 드레인 선택 라인들 사이의 상기 층간절연막과 질화막의 소정영역을 식각하여 제 1 접합부를 노출시키는 단계; 및상기 노출된 제 1 접합부에 제 2 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상부에 소오스 선택 라인, 워드라인 및 드레인 선택 라인을 형성하는 단계;제 1 이온 주입 공정을 실시하여 상기 반도체 기판의 활성영역에 제 1 접합부를 형성하는 단계;상기 소오스 및 드레인 선택 라인 측벽에 절연막 스페이서를 형성하는 단계;전체구조상부에 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 드레인 선택 라인들 사이의 상기 층간절연막과 질화막의 소정영역을 식각하여 제 1 접합부를 노출시키는 단계; 및상기 노출된 제 1 접합부에 제 2 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,상기 제 2 이온주입 공정은,상기 제 1 이온주입 공정과 반대 타입의 이온을 이용하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 제 2 이온주입 공정은,BF2, B11 또는 이를 조합한 소스로 임플란트 하는 방법으로 실시하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 BF2 및 B11 을 조합한 소스로 실시되는 이온주입 공정은, 20 keV 내지 150 keV의 에너지와, 1.0 E+12 내지 4.0 E+13 의 도오즈량을 사용하여 실시하는 반도체 소자의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| US8243518B2 (en) | 2008-05-19 | 2012-08-14 | Samsung Electronics Co., Ltd. | NAND flash memory device and method of making same |
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2005
- 2005-11-10 KR KR1020050107424A patent/KR20070050173A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8243518B2 (en) | 2008-05-19 | 2012-08-14 | Samsung Electronics Co., Ltd. | NAND flash memory device and method of making same |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |