JP2002270791A - 強誘電体メモリトランジスタの製造方法 - Google Patents
強誘電体メモリトランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 精密なエッチング処理を必要としない、ＭＦ
ＭＯＳおよびＭＦＭＳメモリトランジスタの製造方法を
提供すること。 【解決手段】 強誘電体メモリトランジスタを製造する
方法は、活性領域を分離する工程を含む基板を調製する
工程と、ゲート領域を形成する工程と、ゲート領域に電
極プラグを堆積する工程と、電極プラグの周囲に側壁酸
化物を堆積する工程と、ソース領域およびドレイン領域
を形成するために、ヒ素イオンを注入する工程と、注入
イオンを拡散するために、上記工程により得られた構造
をアニーリングする工程と、その構造上に層間酸化物層
を堆積する工程と、電極プラグを除去する工程と、電極
プラグの代わりに下部電極を堆積する工程と、下部電極
上に強誘電体層を堆積する工程と、強誘電体層上に上部
電極を堆積する工程と、保護層を堆積する工程と、構造
上にパシベーション酸化物層を堆積する工程と、構造を
メタライゼーションする工程とを包含する。
ＭＯＳおよびＭＦＭＳメモリトランジスタの製造方法を
提供すること。 【解決手段】 強誘電体メモリトランジスタを製造する
方法は、活性領域を分離する工程を含む基板を調製する
工程と、ゲート領域を形成する工程と、ゲート領域に電
極プラグを堆積する工程と、電極プラグの周囲に側壁酸
化物を堆積する工程と、ソース領域およびドレイン領域
を形成するために、ヒ素イオンを注入する工程と、注入
イオンを拡散するために、上記工程により得られた構造
をアニーリングする工程と、その構造上に層間酸化物層
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電極を堆積する工程と、保護層を堆積する工程と、構造
上にパシベーション酸化物層を堆積する工程と、構造を
メタライゼーションする工程とを包含する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を組
み込んだトランジスタの製作に関し、詳細には、窒化物
置換技術を用いた、金属／強誘電体／金属／酸化物／半
導体（ＭＦＭＯＳ）トランジスタ、および金属／強誘電
体／金属／半導体（ＭＦＭＳ）トランジスタの製造に関
する。
み込んだトランジスタの製作に関し、詳細には、窒化物
置換技術を用いた、金属／強誘電体／金属／酸化物／半
導体（ＭＦＭＯＳ）トランジスタ、および金属／強誘電
体／金属／半導体（ＭＦＭＳ）トランジスタの製造に関
する。
【０００２】
【従来の技術】強誘電体薄膜は、不揮発性メモリで用い
られる。金属−強誘電体−金属−シリコン半導体（本明
細書中では、強誘電体メモリ（ＦＥＭ）セルとも呼ぶ）
は、メモリトランジスタとして特に有用である。公知の
強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商
標））は、１つのトランジスタ（１Ｔ）および１つのキ
ャパシタ（１Ｃ）で構成される。このキャパシタは、一
般に、通常は白金で作製される２つの電極間に薄い強誘
電体膜を挟むことにより作製される。このタイプのメモ
リの回路構成および読出し／書込みシーケンスは、ＦＲ
ＡＭではデータのリフレッシュが必要とされないことを
除いては、従来の動的ランダムアクセスメモリ（ＤＲＡ
Ｍ）の回路構成および読出し／書込みシーケンスと同様
である。
られる。金属−強誘電体−金属−シリコン半導体（本明
細書中では、強誘電体メモリ（ＦＥＭ）セルとも呼ぶ）
は、メモリトランジスタとして特に有用である。公知の
強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商
標））は、１つのトランジスタ（１Ｔ）および１つのキ
ャパシタ（１Ｃ）で構成される。このキャパシタは、一
般に、通常は白金で作製される２つの電極間に薄い強誘
電体膜を挟むことにより作製される。このタイプのメモ
リの回路構成および読出し／書込みシーケンスは、ＦＲ
ＡＭではデータのリフレッシュが必要とされないことを
除いては、従来の動的ランダムアクセスメモリ（ＤＲＡ
Ｍ）の回路構成および読出し／書込みシーケンスと同様
である。
【０００３】メモリ用途における強誘電体薄膜の別の公
知である効用は、強誘電体薄膜をＦＥＴのゲート領域に
直接堆積することにより、強誘電体−ゲート制御電界効
果型トランジスタ（ＦＥＴ）を形成することである。こ
のような強誘電体−ゲート制御デバイスが知られるよう
になってから久しく、金属−強誘電体−シリコン（ＭＦ
Ｓ）ＦＥＴとして公知のデバイスが含まれる。ＭＦＳ
ＦＥＴ構造を組み込んだＦＲＡＭは、トランジスタ−キ
ャパシタ構成に対して以下の２つの大きな利点を有す
る：（１）ＭＦＳ ＦＥＴは、それが占める表面積がよ
り狭く、かつ（２）非破壊読出し（ＮＤＲ）を提供す
る。後述した特徴により、強誘電体の分極をスイッチン
グすることなく、ＭＦＳ ＦＥＴデバイスを数千回読み
出すことが可能になる。金属／強誘電体／絶縁体／シリ
コン（ＭＦＩＳ）ＦＥＴ、金属／強誘電体／金属／半導
体（ＭＦＭＳ）ＦＥＴ、および金属／強誘電体／金属／
酸化物／半導体（ＭＦＭＯＳ）ＦＥＴ等の様々な形態の
ＭＦＳ ＦＥＴ構造が構成され得る。
知である効用は、強誘電体薄膜をＦＥＴのゲート領域に
直接堆積することにより、強誘電体−ゲート制御電界効
果型トランジスタ（ＦＥＴ）を形成することである。こ
のような強誘電体−ゲート制御デバイスが知られるよう
になってから久しく、金属−強誘電体−シリコン（ＭＦ
Ｓ）ＦＥＴとして公知のデバイスが含まれる。ＭＦＳ
ＦＥＴ構造を組み込んだＦＲＡＭは、トランジスタ−キ
ャパシタ構成に対して以下の２つの大きな利点を有す
る：（１）ＭＦＳ ＦＥＴは、それが占める表面積がよ
り狭く、かつ（２）非破壊読出し（ＮＤＲ）を提供す
る。後述した特徴により、強誘電体の分極をスイッチン
グすることなく、ＭＦＳ ＦＥＴデバイスを数千回読み
出すことが可能になる。金属／強誘電体／絶縁体／シリ
コン（ＭＦＩＳ）ＦＥＴ、金属／強誘電体／金属／半導
体（ＭＦＭＳ）ＦＥＴ、および金属／強誘電体／金属／
酸化物／半導体（ＭＦＭＯＳ）ＦＥＴ等の様々な形態の
ＭＦＳ ＦＥＴ構造が構成され得る。
【０００４】
【発明が解決しようとする課題】ＭＦＭＯＳメモリトラ
ンジスタおよびＭＦＭＳメモリトランジスタのゲートス
タックのエッチング中に、エッチングがシリコン内部に
まで著しく広がらないことが非常に重要である。ＭＦＭ
ＯＳメモリトランジスタのゲート酸化物の厚さは非常に
薄く、ゲート酸化物のレベルで、ゲートスタックエッチ
ングプロセスを止めることは特に困難である。過剰な量
のシリコンがゲートスタックエッチングプロセスにより
消耗されると、大きなソース／ドレイン直列抵抗が発生
し得る。ＭＦＭＳメモリトランジスタの場合、表面チャ
ネルが非常に浅い。適切な制御が維持されない場合、こ
のチャネルは、ゲートスタックエッチングプロセス中
に、エッチングにより完全に除去され得る。
ンジスタおよびＭＦＭＳメモリトランジスタのゲートス
タックのエッチング中に、エッチングがシリコン内部に
まで著しく広がらないことが非常に重要である。ＭＦＭ
ＯＳメモリトランジスタのゲート酸化物の厚さは非常に
薄く、ゲート酸化物のレベルで、ゲートスタックエッチ
ングプロセスを止めることは特に困難である。過剰な量
のシリコンがゲートスタックエッチングプロセスにより
消耗されると、大きなソース／ドレイン直列抵抗が発生
し得る。ＭＦＭＳメモリトランジスタの場合、表面チャ
ネルが非常に浅い。適切な制御が維持されない場合、こ
のチャネルは、ゲートスタックエッチングプロセス中
に、エッチングにより完全に除去され得る。
【０００５】従って、本発明の１つの目的は、極めて精
密なエッチング処理を必要としない、ＭＦＭＯＳメモリ
トランジスタおよびＭＦＭＳメモリトランジスタの製造
方法を提供することである。
密なエッチング処理を必要としない、ＭＦＭＯＳメモリ
トランジスタおよびＭＦＭＳメモリトランジスタの製造
方法を提供することである。
【０００６】本発明の別の目的は、製造コストを低減
し、かつ生産量を増大する、ＭＦＭＯＳメモリトランジ
スタおよびＭＦＭＳメモリトランジスタの製造方法を提
供することである。
し、かつ生産量を増大する、ＭＦＭＯＳメモリトランジ
スタおよびＭＦＭＳメモリトランジスタの製造方法を提
供することである。
【０００７】
【課題を解決するための手段】本発明による強誘電体メ
モリトランジスタを製造する方法は、ａ）活性領域を分
離する工程を含む、基板を調製する工程と、ｂ）ゲート
領域を形成する工程と、ｃ）該ゲート領域に電極プラグ
を堆積する工程と、ｄ）該電極プラグの周囲に側壁酸化
物を堆積する工程と、ｅ）ソース領域およびドレイン領
域を形成するために、ヒ素イオンを注入する工程と、
ｆ）該注入イオンを拡散するために、該工程ａ）〜ｅ）
によって得られた構造をアニーリングする工程と、ｇ）
該構造上に層間酸化物層を堆積する工程と、ｈ）該電極
プラグを除去する工程と、ｉ）該電極プラグの代わりに
下部電極を堆積する工程と、ｊ）該下部電極上に強誘電
体層を堆積する工程と、ｋ）該強誘電体層上に上部電極
を堆積する工程と、ｌ）保護層を堆積する工程と、ｍ）
該構造上にパシベーション酸化物層を堆積する工程と、
ｎ）該構造をメタライゼーションする工程とを包含し、
これにより上記目的が達成される。
モリトランジスタを製造する方法は、ａ）活性領域を分
離する工程を含む、基板を調製する工程と、ｂ）ゲート
領域を形成する工程と、ｃ）該ゲート領域に電極プラグ
を堆積する工程と、ｄ）該電極プラグの周囲に側壁酸化
物を堆積する工程と、ｅ）ソース領域およびドレイン領
域を形成するために、ヒ素イオンを注入する工程と、
ｆ）該注入イオンを拡散するために、該工程ａ）〜ｅ）
によって得られた構造をアニーリングする工程と、ｇ）
該構造上に層間酸化物層を堆積する工程と、ｈ）該電極
プラグを除去する工程と、ｉ）該電極プラグの代わりに
下部電極を堆積する工程と、ｊ）該下部電極上に強誘電
体層を堆積する工程と、ｋ）該強誘電体層上に上部電極
を堆積する工程と、ｌ）保護層を堆積する工程と、ｍ）
該構造上にパシベーション酸化物層を堆積する工程と、
ｎ）該構造をメタライゼーションする工程とを包含し、
これにより上記目的が達成される。
【０００８】前記ゲート領域を形成する工程ｂ）が前記
基板のシリコンを酸化させる工程を含んでもよい。
基板のシリコンを酸化させる工程を含んでもよい。
【０００９】前記ゲート領域を形成する工程ｂ）が表面
チャネルを形成する工程を含んでもよい。
チャネルを形成する工程を含んでもよい。
【００１０】前記方法は、１０ｋｅＶ〜３０ｋｅＶのエ
ネルギーレベルでの５×１０12ｃｍ -2〜５×１０13ｃｍ
-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んで
もよい。
ネルギーレベルでの５×１０12ｃｍ -2〜５×１０13ｃｍ
-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んで
もよい。
【００１１】前記注入する工程ｅ）が、３０ｋｅＶ〜７
０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜
５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工
程を含み、前記アニーリングする工程ｆ）が、約３０分
間、約７００℃〜９５０℃の間の温度で前記構造をアニ
ーリングする工程を含んでもよい。
０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜
５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工
程を含み、前記アニーリングする工程ｆ）が、約３０分
間、約７００℃〜９５０℃の間の温度で前記構造をアニ
ーリングする工程を含んでもよい。
【００１２】前記保護層を堆積する工程ｌ）が、ＴｉＯ
2およびシリコン窒化物からなる材料群から選択された
材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する
工程を含んでもよい。
2およびシリコン窒化物からなる材料群から選択された
材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する
工程を含んでもよい。
【００１３】本発明による強誘電体メモリトランジスタ
を製造する方法は、ａ）活性領域を分離する工程を含
む、基板を調製する工程と、ｂ）ゲート領域を形成する
工程と、ｃ）該ゲート領域に、シリコン窒化物の電極プ
ラグを約２００ｎｍ〜３００ｎｍの間の厚さに堆積する
工程と、ｄ）該電極プラグの周囲に酸化物層を堆積し、
かつ該酸化物層をエッチングすることにより、該電極プ
ラグの周囲に側壁酸化物を形成する工程と、ｅ）３０ｋ
ｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15
ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注
入することにより、ソース領域およびドレイン領域を形
成し、約３０分間、約７００℃〜９５０℃の間の温度で
該工程ａ）〜ｄ）によって得られた構造をアニーリング
することにより、該注入イオンを拡散する工程と、ｆ）
該構造上に層間酸化物層を堆積する工程であって、該堆
積する工程が、該層間酸化物層を、該電極プラグの厚さ
よりも少なくとも１５０％厚い厚さに堆積する工程を含
む、工程と、ｇ）該構造をＣＭＰにより平坦化する工程
と、ｈ）該電極プラグをエッチングすることにより完全
に該電極プラグを除去する工程と、ｉ）該電極プラグの
代わりに下部電極を堆積する工程と、ｊ）該下部電極上
に強誘電体層を堆積する工程と、ｋ）該強誘電体層上に
上部電極を堆積する工程と、ｌ）保護層を堆積する工程
と、ｍ）該構造上にパシベーション酸化物層を堆積する
工程と、ｎ）該構造をメタライゼーションする工程とを
包含し、これにより上記目的が達成される。
を製造する方法は、ａ）活性領域を分離する工程を含
む、基板を調製する工程と、ｂ）ゲート領域を形成する
工程と、ｃ）該ゲート領域に、シリコン窒化物の電極プ
ラグを約２００ｎｍ〜３００ｎｍの間の厚さに堆積する
工程と、ｄ）該電極プラグの周囲に酸化物層を堆積し、
かつ該酸化物層をエッチングすることにより、該電極プ
ラグの周囲に側壁酸化物を形成する工程と、ｅ）３０ｋ
ｅＶ〜７０ｋｅＶのエネルギーレベルで、約１×１０15
ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注
入することにより、ソース領域およびドレイン領域を形
成し、約３０分間、約７００℃〜９５０℃の間の温度で
該工程ａ）〜ｄ）によって得られた構造をアニーリング
することにより、該注入イオンを拡散する工程と、ｆ）
該構造上に層間酸化物層を堆積する工程であって、該堆
積する工程が、該層間酸化物層を、該電極プラグの厚さ
よりも少なくとも１５０％厚い厚さに堆積する工程を含
む、工程と、ｇ）該構造をＣＭＰにより平坦化する工程
と、ｈ）該電極プラグをエッチングすることにより完全
に該電極プラグを除去する工程と、ｉ）該電極プラグの
代わりに下部電極を堆積する工程と、ｊ）該下部電極上
に強誘電体層を堆積する工程と、ｋ）該強誘電体層上に
上部電極を堆積する工程と、ｌ）保護層を堆積する工程
と、ｍ）該構造上にパシベーション酸化物層を堆積する
工程と、ｎ）該構造をメタライゼーションする工程とを
包含し、これにより上記目的が達成される。
【００１４】前記ゲート領域を形成する工程ｂ）が前記
基板のシリコンを酸化させる工程を含んでもよい。
基板のシリコンを酸化させる工程を含んでもよい。
【００１５】前記ゲート領域を形成する工程ｂ）が表面
チャネルを形成する工程を含んでもよい。
チャネルを形成する工程を含んでもよい。
【００１６】前記方法は、１０ｋｅＶ〜３０ｋｅＶのエ
ネルギーレベルでの５×１０12ｃｍ -2〜５×１０13ｃｍ
-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んで
もよい。
ネルギーレベルでの５×１０12ｃｍ -2〜５×１０13ｃｍ
-2のドーズ量のヒ素イオンのＬＤＤ注入をさらに含んで
もよい。
【００１７】前記保護層を堆積する工程ｌ）が、ＴｉＯ
2およびシリコン窒化物からなる材料群から選択された
材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する
工程を含んでもよい。
2およびシリコン窒化物からなる材料群から選択された
材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積する
工程を含んでもよい。
【００１８】強誘電体メモリトランジスタを製造する方
法が、活性領域を分離する工程を含む、基板を調製する
工程、ゲート領域を形成する工程、上記ゲート領域に電
極プラグを堆積する工程、上記電極プラグの周囲に側壁
酸化物を堆積する工程、ヒ素イオンを注入することによ
りソース領域およびドレイン領域を形成する工程、上記
工程により得られた構造をアニーリングすることにより
上記注入イオンを拡散する工程、上記構造上に層間酸化
物層を堆積する工程、上記電極プラグを除去する工程、
上記電極プラグの代わりに下部電極を堆積する工程、上
記下部電極上に強誘電体層を堆積する工程、上記強誘電
体層上に上部電極を堆積する工程、保護層を堆積する工
程、上記構造上にパシベーション酸化物層を堆積する工
程、および上記構造をメタライゼーションする工程を含
む。
法が、活性領域を分離する工程を含む、基板を調製する
工程、ゲート領域を形成する工程、上記ゲート領域に電
極プラグを堆積する工程、上記電極プラグの周囲に側壁
酸化物を堆積する工程、ヒ素イオンを注入することによ
りソース領域およびドレイン領域を形成する工程、上記
工程により得られた構造をアニーリングすることにより
上記注入イオンを拡散する工程、上記構造上に層間酸化
物層を堆積する工程、上記電極プラグを除去する工程、
上記電極プラグの代わりに下部電極を堆積する工程、上
記下部電極上に強誘電体層を堆積する工程、上記強誘電
体層上に上部電極を堆積する工程、保護層を堆積する工
程、上記構造上にパシベーション酸化物層を堆積する工
程、および上記構造をメタライゼーションする工程を含
む。
【００１９】本発明の要旨および目的は、本発明の性質
を素早く理解することを可能にするために提供される。
本発明のより完全な理解は、添付の図面と共に、以下の
本発明の好適な実施形態の詳細な説明を参照することに
より得られ得る。
を素早く理解することを可能にするために提供される。
本発明のより完全な理解は、添付の図面と共に、以下の
本発明の好適な実施形態の詳細な説明を参照することに
より得られ得る。
【００２０】
【発明の実施の形態】前述したとおり、金属／強誘電体
／金属／酸化物／半導体（ＭＦＭＯＳ）メモリトランジ
スタ、および金属／強誘電体／金属／半導体（ＭＦＭ
Ｓ）メモリトランジスタのゲートスタックをエッチング
するために用いられるエッチングプロセスは、特に、Ｍ
ＦＭＯＳメモリトランジスタにおいて、ゲート酸化物が
非常に薄い場合、しばしば、エッチングプロセス中にシ
リコンを過剰に消耗する。ゲート酸化物のレベルでゲー
トスタックエッチングプロセスを止めることは非常に困
難である。ゲートスタックエッチングプロセス中に過剰
なシリコンの消耗が発生した場合、１，０００オーム程
度の大きなソース／ドレイン直列抵抗が発生し得る。Ｍ
ＦＭＳメモリトランジスタの場合、表面チャネルが非常
に浅く、ゲートスタックエッチングプロセス中に完全に
除去され得る。本発明の方法は、極めて精密なゲートス
タックエッチング技術を必要とすることなく、ＭＦＭＯ
ＳメモリトランジスタおよびＭＦＭＳメモリトランジス
タを製造する方法を提供する。
／金属／酸化物／半導体（ＭＦＭＯＳ）メモリトランジ
スタ、および金属／強誘電体／金属／半導体（ＭＦＭ
Ｓ）メモリトランジスタのゲートスタックをエッチング
するために用いられるエッチングプロセスは、特に、Ｍ
ＦＭＯＳメモリトランジスタにおいて、ゲート酸化物が
非常に薄い場合、しばしば、エッチングプロセス中にシ
リコンを過剰に消耗する。ゲート酸化物のレベルでゲー
トスタックエッチングプロセスを止めることは非常に困
難である。ゲートスタックエッチングプロセス中に過剰
なシリコンの消耗が発生した場合、１，０００オーム程
度の大きなソース／ドレイン直列抵抗が発生し得る。Ｍ
ＦＭＳメモリトランジスタの場合、表面チャネルが非常
に浅く、ゲートスタックエッチングプロセス中に完全に
除去され得る。本発明の方法は、極めて精密なゲートス
タックエッチング技術を必要とすることなく、ＭＦＭＯ
ＳメモリトランジスタおよびＭＦＭＳメモリトランジス
タを製造する方法を提供する。
【００２１】本発明の方法は、窒化物置換プロセスによ
り、ゲートスタックの下部電極を形成する工程を含み、
このプロセスは、ゲートスタックの下部電極を平坦に維
持することが可能である。窒化物エッチングの途中で
は、隣接するゲート−ソース領域、およびゲート−ドレ
イン領域での実質的なシリコンの損失がない。それゆ
え、超薄ゲート酸化物がＭＦＭＯＳメモリトランジスタ
に提供され得、かつ極めて浅い表面伝導チャネルが、Ｍ
ＦＭＳメモリトランジスタに組み込まれ得る。ＭＦＭＯ
Ｓメモリトランジスタ構造、およびＭＦＭＳメモリトラ
ンジスタ構造の製造工程を、それぞれ、図１Ａ〜６Ａ、
および図１Ｂ〜６Ｂに示す。両方のタイプのデバイスを
製造するために用いられる工程は、非常に類似してお
り、同時に説明を進める。
り、ゲートスタックの下部電極を形成する工程を含み、
このプロセスは、ゲートスタックの下部電極を平坦に維
持することが可能である。窒化物エッチングの途中で
は、隣接するゲート−ソース領域、およびゲート−ドレ
イン領域での実質的なシリコンの損失がない。それゆ
え、超薄ゲート酸化物がＭＦＭＯＳメモリトランジスタ
に提供され得、かつ極めて浅い表面伝導チャネルが、Ｍ
ＦＭＳメモリトランジスタに組み込まれ得る。ＭＦＭＯ
Ｓメモリトランジスタ構造、およびＭＦＭＳメモリトラ
ンジスタ構造の製造工程を、それぞれ、図１Ａ〜６Ａ、
および図１Ｂ〜６Ｂに示す。両方のタイプのデバイスを
製造するために用いられる工程は、非常に類似してお
り、同時に説明を進める。
【００２２】プロセスの順序は次のとおりである。ま
ず、図１Ａおよび１Ｂを参照して、ｐ型基板１０の調
製、およびウェル１２の形成のための最新プロセスに続
いて、３０ｋｅＶ〜５０ｋｅＶのエネルギーレベルで、
約１×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量のボ
ロンイオンを注入し、活性領域１４の閾値電圧の調節を
行い、酸化物１６により活性デバイスの分離を行い、Ｍ
ＦＭＯＳメモリトランジスタにはゲート１８の酸化を行
い、ＭＦＭＳメモリトランジスタには表面チャネル２０
の形成を行う。
ず、図１Ａおよび１Ｂを参照して、ｐ型基板１０の調
製、およびウェル１２の形成のための最新プロセスに続
いて、３０ｋｅＶ〜５０ｋｅＶのエネルギーレベルで、
約１×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量のボ
ロンイオンを注入し、活性領域１４の閾値電圧の調節を
行い、酸化物１６により活性デバイスの分離を行い、Ｍ
ＦＭＯＳメモリトランジスタにはゲート１８の酸化を行
い、ＭＦＭＳメモリトランジスタには表面チャネル２０
の形成を行う。
【００２３】次に、図２Ａおよび２Ｂを参照して、最終
的に電極プラグを形成するシリコン窒化物層２２が、約
２００ｎｍ〜３００ｎｍの間の厚さに堆積される。フォ
トレジストが塗布され、シリコン窒化物がプラズマエッ
チングされ、基板１０のシリコンのレベルでプラズマエ
ッチングを終了する。次いで、フォトレジストが除去さ
れる。ゲートのマスク幅は、必要とされるゲート幅より
も、ウェットエッチングプロセスにより除去されるべき
シリコン窒化物厚さの約２倍分厚くなければならないこ
とに留意されたい。
的に電極プラグを形成するシリコン窒化物層２２が、約
２００ｎｍ〜３００ｎｍの間の厚さに堆積される。フォ
トレジストが塗布され、シリコン窒化物がプラズマエッ
チングされ、基板１０のシリコンのレベルでプラズマエ
ッチングを終了する。次いで、フォトレジストが除去さ
れる。ゲートのマスク幅は、必要とされるゲート幅より
も、ウェットエッチングプロセスにより除去されるべき
シリコン窒化物厚さの約２倍分厚くなければならないこ
とに留意されたい。
【００２４】次の工程は、ソース／ドレイン領域への低
ドーピング濃度（ＬＤＤ）イオン注入であるが、ＭＦＭ
Ｓメモリトランジスタには、このＬＤＤイオン注入は必
要とされ得ない。ＬＤＤ注入は、１０ｋｅＶ〜３０ｋｅ
Ｖのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０
13ｃｍ-2のドーズ量のヒ素イオンの注入を含む。
ドーピング濃度（ＬＤＤ）イオン注入であるが、ＭＦＭ
Ｓメモリトランジスタには、このＬＤＤイオン注入は必
要とされ得ない。ＬＤＤ注入は、１０ｋｅＶ〜３０ｋｅ
Ｖのエネルギーレベルでの５×１０12ｃｍ-2〜５×１０
13ｃｍ-2のドーズ量のヒ素イオンの注入を含む。
【００２５】酸化物層は、ＭＦＭＯＳメモリトランジス
タの場合、約２０ｎｍ〜１５０ｎｍの間の厚さに、ＭＦ
ＭＳメモリトランジスタの場合は、約１００ｎｍ〜２０
０ｎｍの間の厚さに、ＣＶＤにより堆積される。この構
造は、マスキングおよびエッチングされ、電極プラグ２
２の周囲に側壁酸化物２４が残る。ソース領域２６およ
びドレイン領域２８が、３０ｋｅＶ〜７０ｋｅＶのエネ
ルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ
-2のドーズ量のヒ素イオンの注入により形成される。こ
の構造は、イオン拡散させるために、約３０分間、約７
００℃〜９５０℃の間の温度でアニーリングされ、ソー
ス領域２６およびドレイン領域２８内のＮ＋注入イオン
を活性化させる。
タの場合、約２０ｎｍ〜１５０ｎｍの間の厚さに、ＭＦ
ＭＳメモリトランジスタの場合は、約１００ｎｍ〜２０
０ｎｍの間の厚さに、ＣＶＤにより堆積される。この構
造は、マスキングおよびエッチングされ、電極プラグ２
２の周囲に側壁酸化物２４が残る。ソース領域２６およ
びドレイン領域２８が、３０ｋｅＶ〜７０ｋｅＶのエネ
ルギーレベルで、約１×１０15ｃｍ-2〜５×１０15ｃｍ
-2のドーズ量のヒ素イオンの注入により形成される。こ
の構造は、イオン拡散させるために、約３０分間、約７
００℃〜９５０℃の間の温度でアニーリングされ、ソー
ス領域２６およびドレイン領域２８内のＮ＋注入イオン
を活性化させる。
【００２６】図３Ａおよび３Ｂを参照して、層間酸化物
層３０が、ＣＶＤにより、電極プラグ２２の厚さよりも
少なくとも１５０％厚い厚さに堆積される。層間酸化物
層３０およびシリコン窒化物２２は、化学的機械的研磨
（ＣＭＰ）により平坦化され、かつ薄くされる。次い
で、シリコン窒化物が、電極プラグを完全に除去するよ
うにウェットエッチングされ、その結果、図３Ａおよび
３Ｂに示す構造が形成される。
層３０が、ＣＶＤにより、電極プラグ２２の厚さよりも
少なくとも１５０％厚い厚さに堆積される。層間酸化物
層３０およびシリコン窒化物２２は、化学的機械的研磨
（ＣＭＰ）により平坦化され、かつ薄くされる。次い
で、シリコン窒化物が、電極プラグを完全に除去するよ
うにウェットエッチングされ、その結果、図３Ａおよび
３Ｂに示す構造が形成される。
【００２７】図４Ａおよび４Ｂに示すように、インジウ
ムの下部電極３２が堆積され、ＣＭＰにより平坦化され
る。
ムの下部電極３２が堆積され、ＣＭＰにより平坦化され
る。
【００２８】次に、図５Ａおよび５Ｂを参照して、強誘
電体薄膜３４および上部電極３６が堆積される。フォト
レジストがゲートスタック上に塗布され、上部電極およ
び強誘電体がエッチングされる。次いで、フォトレジス
トが除去される。ＴｉＯ2またはシリコン窒化物等の保
護膜３８が、約１０ｎｍ〜３０ｎｍの間の厚さに堆積さ
れる。
電体薄膜３４および上部電極３６が堆積される。フォト
レジストがゲートスタック上に塗布され、上部電極およ
び強誘電体がエッチングされる。次いで、フォトレジス
トが除去される。ＴｉＯ2またはシリコン窒化物等の保
護膜３８が、約１０ｎｍ〜３０ｎｍの間の厚さに堆積さ
れる。
【００２９】残りのプロセス工程は、パシベーション酸
化物層４０のＣＶＤ、ならびにソース電極４２、ゲート
電極４４、およびドレイン電極４６を形成するメタライ
ゼーションを含み、これらの工程は、最新のプロセスを
用いて実施され得る。その結果、図６Ａに示す最終的な
ＭＦＭＯＳメモリトランジスタデバイス４８、および図
６Ｂに示す最終的なＭＦＭＳメモリデバイス５０が形成
される。
化物層４０のＣＶＤ、ならびにソース電極４２、ゲート
電極４４、およびドレイン電極４６を形成するメタライ
ゼーションを含み、これらの工程は、最新のプロセスを
用いて実施され得る。その結果、図６Ａに示す最終的な
ＭＦＭＯＳメモリトランジスタデバイス４８、および図
６Ｂに示す最終的なＭＦＭＳメモリデバイス５０が形成
される。
【００３０】よって、強誘電体メモリトランジスタの製
造方法が開示された。さらなる変形および改変が、請求
の範囲に規定される本発明の範囲内でなされ得ることが
理解される。
造方法が開示された。さらなる変形および改変が、請求
の範囲に規定される本発明の範囲内でなされ得ることが
理解される。
【００３１】
【発明の効果】以上説明してきたように、強誘電体メモ
リトランジスタを製造する方法は、活性領域を分離する
工程を含む、基板を調製する工程、ゲート領域を形成す
る工程、上記ゲート領域に電極プラグを堆積する工程、
上記電極プラグの周囲に側壁酸化物を堆積する工程、イ
オンを注入することによりソース領域およびドレイン領
域を形成する工程、上記工程によって得られた構造をア
ニーリングすることにより上記注入イオンを拡散する工
程、上記構造上に層間酸化物層を堆積する工程、上記電
極プラグを除去する工程、上記電極プラグの代わりに下
部電極を堆積する工程、上記下部電極上に強誘電体層を
堆積する工程、上記強誘電体層上に上部電極を堆積する
工程、保護層を堆積する工程、上記構造上にパシベーシ
ョン酸化物層を堆積する工程、および上記構造をメタラ
イゼーションする工程を含む。窒化物置換プロセスであ
る電極プラグをゲート領域に堆積し、ソース領域および
ドレイン領域を形成した後に電極プラグを除去して、除
去された電極プラグの代わりに上記下部電極を堆積する
ので、精密なエッチング処理を必要とすることなく、ゲ
ート-ソース領域およびゲート-ドレイン領域においてシ
リコンを過剰に消耗することなく、超薄ゲート酸化物を
ＭＦＭＯＳおよびＭＦＭＳメモリトランジスタに提供す
ることができる。
リトランジスタを製造する方法は、活性領域を分離する
工程を含む、基板を調製する工程、ゲート領域を形成す
る工程、上記ゲート領域に電極プラグを堆積する工程、
上記電極プラグの周囲に側壁酸化物を堆積する工程、イ
オンを注入することによりソース領域およびドレイン領
域を形成する工程、上記工程によって得られた構造をア
ニーリングすることにより上記注入イオンを拡散する工
程、上記構造上に層間酸化物層を堆積する工程、上記電
極プラグを除去する工程、上記電極プラグの代わりに下
部電極を堆積する工程、上記下部電極上に強誘電体層を
堆積する工程、上記強誘電体層上に上部電極を堆積する
工程、保護層を堆積する工程、上記構造上にパシベーシ
ョン酸化物層を堆積する工程、および上記構造をメタラ
イゼーションする工程を含む。窒化物置換プロセスであ
る電極プラグをゲート領域に堆積し、ソース領域および
ドレイン領域を形成した後に電極プラグを除去して、除
去された電極プラグの代わりに上記下部電極を堆積する
ので、精密なエッチング処理を必要とすることなく、ゲ
ート-ソース領域およびゲート-ドレイン領域においてシ
リコンを過剰に消耗することなく、超薄ゲート酸化物を
ＭＦＭＯＳおよびＭＦＭＳメモリトランジスタに提供す
ることができる。
【図１Ａ】図１Ａは、本発明の方法によるＭＦＭＯＳメ
モリトランジスタの製造工程を示す。
モリトランジスタの製造工程を示す。
【図１Ｂ】図１Ｂは、本発明の別の実施形態によるＭＦ
ＭＳメモリトランジスタの製造工程を示す。
ＭＳメモリトランジスタの製造工程を示す。
【図２Ａ】図２Ａは、本発明の方法によるＭＦＭＯＳメ
モリトランジスタの製造工程を示す。
モリトランジスタの製造工程を示す。
【図２Ｂ】図２Ｂは、本発明の別の実施形態によるＭＦ
ＭＳメモリトランジスタの製造工程を示す。
ＭＳメモリトランジスタの製造工程を示す。
【図３Ａ】図３Ａは、本発明の方法によるＭＦＭＯＳメ
モリトランジスタの製造工程を示す。
モリトランジスタの製造工程を示す。
【図３Ｂ】図３Ｂは、本発明の別の実施形態によるＭＦ
ＭＳメモリトランジスタの製造工程を示す。
ＭＳメモリトランジスタの製造工程を示す。
【図４Ａ】図４Ａは、本発明の方法によるＭＦＭＯＳメ
モリトランジスタの製造工程を示す。
モリトランジスタの製造工程を示す。
【図４Ｂ】図４Ｂは、本発明の別の実施形態によるＭＦ
ＭＳメモリトランジスタの製造工程を示す。
ＭＳメモリトランジスタの製造工程を示す。
【図５Ａ】図５Ａは、本発明の方法によるＭＦＭＯＳメ
モリトランジスタの製造工程を示す。
モリトランジスタの製造工程を示す。
【図５Ｂ】図５Ｂは、本発明の別の実施形態によるＭＦ
ＭＳメモリトランジスタの製造工程を示す。
ＭＳメモリトランジスタの製造工程を示す。
【図６Ａ】図６Ａは、図１Ａ〜５Ａの工程により完成さ
れたＭＦＭＯＳメモリトランジスタを示す。
れたＭＦＭＯＳメモリトランジスタを示す。
【図６Ｂ】図６Ｂは、図１Ｂ〜５Ｂの工程により完成さ
れたＭＦＭＳメモリトランジスタを示す。
れたＭＦＭＳメモリトランジスタを示す。
【符号の説明】 １０ 基板 １２ ウェル １４ 活性領域 １６ 酸化物 １８ ゲート ２０ 表面チャネル ２２ 電極プラグ（シリコン窒化物層） ２６ ソース領域 ２８ ドレイン領域 ３０ 層間酸化物層 ３２ 下部電極 ３４ 強誘電体薄膜 ３６ 上部電極 ３８ 保護膜 ４０ パシベーション酸化物層 ４２ ソース電極 ４４ ゲート電極 ４６ ドレイン電極
Claims (11)
- 【請求項１】 強誘電体メモリトランジスタを製造する
方法であって、 ａ）活性領域を分離する工程を含む、基板を調製する工
程と、 ｂ）ゲート領域を形成する工程と、 ｃ）該ゲート領域に電極プラグを堆積する工程と、 ｄ）該電極プラグの周囲に側壁酸化物を堆積する工程
と、 ｅ）ソース領域およびドレイン領域を形成するために、
ヒ素イオンを注入する工程と、 ｆ）該注入イオンを拡散するために、該工程ａ）〜ｅ）
によって得られた構造をアニーリングする工程と、 ｇ）該構造上に層間酸化物層を堆積する工程と、 ｈ）該電極プラグを除去する工程と、 ｉ）該電極プラグの代わりに下部電極を堆積する工程
と、 ｊ）該下部電極上に強誘電体層を堆積する工程と、 ｋ）該強誘電体層上に上部電極を堆積する工程と、 ｌ）保護層を堆積する工程と、 ｍ）該構造上にパシベーション酸化物層を堆積する工程
と、 ｎ）該構造をメタライゼーションする工程とを包含する
方法。 - 【請求項２】 前記ゲート領域を形成する工程ｂ）が前
記基板のシリコンを酸化させる工程を含む、請求項１に
記載の方法。 - 【請求項３】 前記ゲート領域を形成する工程ｂ）が表
面チャネルを形成する工程を含む、請求項１に記載の方
法。 - 【請求項４】 １０ｋｅＶ〜３０ｋｅＶのエネルギーレ
ベルでの５×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ
量のヒ素イオンのＬＤＤ注入をさらに含む、請求項１に
記載の方法。 - 【請求項５】 前記注入する工程ｅ）が、３０ｋｅＶ〜
７０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2
〜５×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する
工程を含み、前記アニーリングする工程ｆ）が、約３０
分間、約７００℃〜９５０℃の間の温度で前記構造をア
ニーリングする工程を含む、請求項１に記載の方法。 - 【請求項６】 前記保護層を堆積する工程ｌ）が、Ｔｉ
Ｏ2およびシリコン窒化物からなる材料群から選択され
た材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積す
る工程を含む、請求項１に記載の方法。 - 【請求項７】 強誘電体メモリトランジスタを製造する
方法であって、 ａ）活性領域を分離する工程を含む、基板を調製する工
程と、 ｂ）ゲート領域を形成する工程と、 ｃ）該ゲート領域に、シリコン窒化物の電極プラグを約
２００ｎｍ〜３００ｎｍの間の厚さに堆積する工程と、 ｄ）該電極プラグの周囲に酸化物層を堆積し、かつ該酸
化物層をエッチングすることにより、該電極プラグの周
囲に側壁酸化物を形成する工程と、 ｅ）３０ｋｅＶ〜７０ｋｅＶのエネルギーレベルで、約
１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ素
イオンを注入することにより、ソース領域およびドレイ
ン領域を形成し、約３０分間、約７００℃〜９５０℃の
間の温度で該工程ａ）〜ｄ）によって得られた構造をア
ニーリングすることにより、該注入イオンを拡散する工
程と、 ｆ）該構造上に層間酸化物層を堆積する工程であって、
該堆積する工程が、該層間酸化物層を、該電極プラグの
厚さよりも少なくとも１５０％厚い厚さに堆積する工程
を含む、工程と、 ｇ）該構造をＣＭＰにより平坦化する工程と、 ｈ）該電極プラグをエッチングすることにより完全に該
電極プラグを除去する工程と、 ｉ）該電極プラグの代わりに下部電極を堆積する工程
と、 ｊ）該下部電極上に強誘電体層を堆積する工程と、 ｋ）該強誘電体層上に上部電極を堆積する工程と、 ｌ）保護層を堆積する工程と、 ｍ）該構造上にパシベーション酸化物層を堆積する工程
と、 ｎ）該構造をメタライゼーションする工程と を包含する方法。 - 【請求項８】 前記ゲート領域を形成する工程ｂ）が前
記基板のシリコンを酸化させる工程を含む、請求項７に
記載の方法。 - 【請求項９】 前記ゲート領域を形成する工程ｂ）が表
面チャネルを形成する工程を含む、請求項７に記載の方
法。 - 【請求項１０】 １０ｋｅＶ〜３０ｋｅＶのエネルギー
レベルでの５×１０ 12ｃｍ-2〜５×１０13ｃｍ-2のドー
ズ量のヒ素イオンのＬＤＤ注入をさらに含む、請求項７
に記載の方法。 - 【請求項１１】 前記保護層を堆積する工程ｌ）が、Ｔ
ｉＯ2およびシリコン窒化物からなる材料群から選択さ
れた材料の層を約１０ｎｍ〜３０ｎｍの間の厚さに堆積
する工程を含む、請求項７に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/783,817 US6495377B2 (en) | 2001-02-13 | 2001-02-13 | Method of fabricating ferroelectric memory transistors |
| US09/783,817 | 2001-02-13 |
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| Publication Number | Publication Date |
|---|---|
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| JP3916049B2 JP3916049B2 (ja) | 2007-05-16 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002013559A Expired - Fee Related JP3916049B2 (ja) | 2001-02-13 | 2002-01-22 | 強誘電体メモリトランジスタの製造方法 |
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|---|---|
| US (1) | US6495377B2 (ja) |
| EP (1) | EP1231630A3 (ja) |
| JP (1) | JP3916049B2 (ja) |
| KR (1) | KR20020066966A (ja) |
| TW (1) | TWI244727B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060209A (ja) * | 2004-08-20 | 2006-03-02 | Sharp Corp | 半導電性金属酸化物薄膜の強誘電性メモリトランジスタ |
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