JP3651557B2 - 半導体装置の白金膜蝕刻方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に半導体装置の白金膜蝕刻方法に関する。
【０００２】
【従来の技術】
半導体製造技術の発達と応用分野の拡張によって大容量の半導体メモリー装置の開発が進展されている。これに伴い、従来の酸化膜、窒化膜のような低誘電物質で形成された誘電膜では半導体装置の動作に必要な容量を確保することが難しくて（ＢａＳｒ）ＴｉＯ3 のように高誘電率の物質を使用する。このとき高温で耐酸化性が大きくて不活性である電極材料が必要になり、この代表的なものが白金（Ｐｔ）膜である。
【０００３】
しかし、前記白金膜はパターン形成のための乾式蝕刻工程でハロゲン元素との反応性が低く、反応生成物の低揮発性によって微細な白金パターンを形成し難い。さらに、乾式蝕刻工程で白金パターンの蝕刻傾斜が緩慢で、酸化膜をマスクとして使用するとき酸化膜マスクの側壁に残査(residue)が残る問題点がある。
【０００４】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は残査を残さなく蝕刻傾斜が激しい白金パターンを得ることができる半導体装置の白金膜蝕刻方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の半導体装置の白金膜蝕刻方法は、下記（１）〜（１５）に記載の方法により達成される。
【０００６】
（１） 半導体基板上に白金膜を形成する段階と、前記白金膜上にマスク層を形成する段階と、前記マスク層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、前記フォトレジストパターンを蝕刻して取り除く段階と、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、前記マスクパターンを蝕刻して取り除く段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、前記白金副産物のプラズマ蝕刻は、Ｃｌ ２ ／Ｏ ２ またはＨＢｒ／Ｏ ２ ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。
【０００７】
（２） 前記マスク層は、ＴｉＮ膜の単一膜で形成、またはＴｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ2 膜とＴｉＮ膜もしくはＴｉＯ2 膜とＳｉＯＮ膜の二重膜で形成することを特徴とする上記（１）に記載の半導体装置の白金膜蝕刻方法。
【０００８】
（３） 前記マスク層のプラズマ蝕刻は、Ａｒ／Ｃｌ2 、Ｃｌ2 ／ＢＣｌ3 またはＣｌ2 ／ＨＢｒガスを利用して遂行することを特徴とする上記（２）に記載の半導体装置の白金膜蝕刻方法。
【０００９】
（４） 前記白金膜のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して遂行することを特徴とする上記（１）に記載の半導体装置の白金膜蝕刻方法。
【００１０】
（５） 前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合において、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％とすることを特徴とする上記（４）に記載の半導体装置の白金膜蝕刻方法。
【００１１】
（６） 前記白金副産物のプラズマ蝕刻は、Ｃｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行することを特徴とする上記（１）に記載の半導体装置の白金膜蝕刻方法。
【００１２】
（７） 前記白金副産物のプラズマ蝕刻時、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０〜９５体積％とすることを特徴とする上記（６）に記載の半導体装置の白金膜蝕刻方法。
【００１３】
（８） 半導体基板上にコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールに埋込まれるプラグを形成する段階と、前記プラグが形成された半導体基板上に障壁層を形成する段階と、前記障壁層上に白金（Ｐｔ）膜を形成する段階と、前記白金膜上にマスク層を形成する段階と、前記マスク層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、前記フォトレジストパターンを蝕刻して取り除く段階と、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、前記マスクパターン及び前記障壁層を蝕刻して前記マスクパターンを取り除くと同時に障壁層パターンを形成する段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、前記白金副産物のプラズマ蝕刻は、Ｃｌ ２ ／Ｏ ２ またはＨＢｒ／Ｏ ２ ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。
【００１４】
（９） 前記障壁層は、チタン窒化物、チタンシリコン窒化物またはタンタルシリコン窒化物を利用して形成することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００１５】
（１０） 前記マスク層は、ＴｉＮ膜の単一膜で形成、またはＴｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ2 膜とＴｉＮ膜もしくはＴｉＯ2 膜とＳｉＯＮ膜の二重膜で形成することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００１６】
（１１） 前記マスク層のプラズマ蝕刻は、Ａｒ／Ｃｌ2 、Ｃｌ2 ／ＢＣｌ3 またはＣｌ2 ／ＨＢｒガスを利用して遂行することを特徴とする上記（１０）に記載の半導体装置の白金膜蝕刻方法。
【００１７】
（１２） 前記白金膜のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して遂行することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００１８】
（１３） 前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合において、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％として遂行することを特徴とする上記（１２）に記載の半導体装置の白金膜蝕刻方法。
【００１９】
（１４） 前記白金副産物のプラズマ蝕刻は、Ｃｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００２０】
（１５） 前記白金副産物のプラズマ蝕刻時、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０〜９５体積％とすることを特徴とする上記（１４）に記載の半導体装置の白金膜蝕刻方法。
【００２１】
【発明の実施の形態】
以下、本発明に係る半導体装置の白金膜蝕刻方法につき、説明する。
【００２２】
本発明の半導体装置の白金膜蝕刻方法では、まず、半導体基板上に白金（Ｐｔ）膜を形成した後前記白金膜上にマスク層を形成する。前記マスク層上にフォトレジストパターンを形成した後これをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する。前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する。このとき、前記フォトレジストパターンの両側壁に白金副産物が形成される。前記白金膜のプラズマ蝕刻はＡｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して遂行する。特に、前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合には、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％とする。前記フォトレジストパターンを取り除いた後、前記白金副産物及びマスクパターンをプラズマ蝕刻して取り除く。前記白金副産物の蝕刻はＣｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行する。前記白金副産物のプラズマ蝕刻時、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０〜９５体積％とする。
【００２３】
本発明は白金パターンを同一な蝕刻チャンバで多重ステップで形成可能であり、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒを利用して白金膜を蝕刻するために蝕刻速度を早めることができ、蝕刻傾斜が高い白金パターンを得ることができる。
【００２４】
図１〜図６は、本発明による半導体装置の白金膜蝕刻方法を説明するために示した半導体装置の断面図である。
【００２５】
図１を参照すれば、トランジスター（図示せず）が形成された半導体基板１上に絶縁物質を使用してコンタクトホールを有する層間絶縁層３を形成する。前記コンタクトホールは半導体基板１の所定部分、例えば前記トランジスターのソースが露出されるように形成される。続けて、前記コンタクトホールが形成された半導体基板１の全面に多結晶シリコン膜及び金属膜、例えばチタンを蒸着した後熱処理及びエッチバックすることによって前記コンタクトホールを埋めるプラグ５、７を形成する。前記プラグ５、７は多結晶シリコン膜５及び金属シリサイド７で構成される。
【００２６】
次に、前記プラグ５、７が形成された半導体基板１上に障壁層９を形成する。前記障壁層９は前記プラグ５、７の構成物質であるシリコンと、後に形成される白金膜１１と反応することを防止する役割をするものであり、チタン窒化物（ＴｉＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）またはタンタルシリコン窒化物（ＴａＳｉＮ）などを使用して３００〜５００Åの厚さに形成する。
【００２７】
次に、前記障壁層９上に半導体装置でキャパシタの電極層として利用される白金膜１１を形成する。前記電極層の構成物質として白金膜１１を使用する理由は、以後の工程で前記白金膜上に（ＢａＳｒ）ＴｉＯ3 のように高誘電率の物質を使用して誘電膜を形成する場合において、前記誘電膜蒸着工程は高温で進行されるので、高温において耐酸化性が大きい不活性材料であることが望ましいからである。
【００２８】
次に、前記白金膜１１上にＴｉまたはＴｉ化合物を含む物質でマスク層１３を形成する。本実施の形態の例としては、前記マスク層１３としてＴｉＮ膜を利用する。前記マスク層として利用されたＴｉＮ膜は、後続の白金膜写真工程で白金膜１１に対する露光光の反射を抑制する反射防止膜の役割をする。したがって、本実施の形態の例では、ＴｉＮ膜の単一膜でマスク層１３を形成したが、前記マスク層１３としてＴｉ膜（またはＴｉＯ2 膜）とＴｉＮ膜（またはＳｉＯＮ膜）の二重膜で形成することもある。言い換えれば、本発明のマスク層１３は、Ｔｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ2 膜とＴｉＮ膜またはＴｉＯ2 膜とＳｉＯＮ膜の二重膜で形成できる。
【００２９】
次に、前記マスク層１３上にフォトレジスト膜を塗布した後パターニングしてフォトレジストパターン１５を形成する。前記フォトレジストパターン１５は、前記マスク層１３及び白金膜１１をパターニングするために形成する。
【００３０】
図２を参照すれば、前記フォトレジストパターン１５をマスクとして前記マスク層１３をプラズマ蝕刻してマスクパターン１３ａを形成する。前記マスク層１３のプラズマ蝕刻時にはＡｒ／Ｃｌ2 、Ｃｌ2 ／ＢＣｌ3 またはＣｌ2 ／ＨＢｒガスを利用する。
【００３１】
図３を参照すれば、前記フォトレジストパターン１５及びマスクパターン１３ａをマスクとして前記白金膜１１をプラズマ蝕刻して白金パターン１１ａを形成する。このとき、前記フォトレジストパターン１５の両側壁に白金副産物１７が形成され、前記マスクパターン１３ａの両側壁にも白金副産物１７が形成される。前記白金膜１１のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して、１０ミリトール（ｍＴｏｒｒ）以下の低圧力下で、５００ｅＶ以上の高い入射イオンエネルギーを有する条件で遂行する。そして、前記白金膜１１のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合には、前記白金膜１１とフォトレジストパターン１５の間の蝕刻選択比が０．５：１以上に高く維持されるように、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０体積％以上、望ましくは８０〜９５体積％とする。
【００３２】
前述した条件で白金膜１１を蝕刻するようになれば、前記フォトレジストパターン１５の両側壁に蝕刻された白金原子が再蒸着されて白金副産物１７を形成するようになり、これに伴いフォトレジストパターン１５の侵食による白金パターン１１ａの損傷を防止できる。さらに、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して白金膜を蝕刻すれば蝕刻速度が速いために蝕刻傾斜が高い白金パターン１１ａを得ることができる。
【００３３】
図４を参照すれば、前記白金膜１１の蝕刻時にマスクとして利用されたフォトレジストパターン１５を酸素プラズマで蝕刻して取り除く。
【００３４】
図５を参照すれば、前記白金パターン１１ａ上のマスクパターン１３ａの両側壁に形成されている白金副産物１７をプラズマ蝕刻して取り除く。前記白金副産物１７のプラズマ蝕刻はＣｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行する。そして、前記白金パターン１１ａとマスクパターン１３ａ間の蝕刻選択比が５：１以上に高く維持されるように、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０体積％以上、望ましくは４０〜９５体積％とする。こうすれば、白金副産物１７を完壁に取り除いて残査のような異物質が残らなくでき、白金パターン１１ａ上のマスクパターン１３ａが蝕刻されなくでき白金パターン１１ａの損傷を防止できる。
【００３５】
図６を参照すれば、前記白金パターン１１ａ上のマスクパターン１３ａと障壁層９をＣｌ2 ガスを利用して同時にプラズマ蝕刻して前記マスクパターン１３ａを取り除くと同時に障壁層パターン９ａを形成する。このようにすれば、半導体基板１の上部には障壁層パターン９ａと白金パターン１１ａが残るようになるが、前記図２から図６までの工程を同一の蝕刻チャンバで遂行できる。以後に（ＢａＳｒ）ＴｉＯ3 のような誘電膜（図示せず）及び電極層（図示せず）をさらに形成することによって半導体装置のキャパシタを完成するようになる。
【００３６】
【発明の効果】
前述したように本発明の半導体装置の白金膜蝕刻方法によれば、白金パターンを同一の蝕刻チャンバで多重ステップで形成でき、前記Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒを利用して白金膜を蝕刻するために蝕刻速度を早めることができて蝕刻傾斜が激しい白金パターンを得ることができる。
【００３７】
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限定されるものではなく、本発明の技術的思想内で当分野で通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図１】 本発明による半導体装置の白金膜蝕刻方法を説明するために、半導体基板上に白金膜を形成し、前記白金膜上にマスク層を形成した後の、前記マスク層上にフォトレジストパターンを形成する段階を概略的に示す半導体装置の断面図である。
【図２】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図１に示すフォトレジストパターンを形成した後の、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階を概略的に示す半導体装置の断面図である。
【図３】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図２に示すマスクパターンを形成した後の、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階を概略的に示す半導体装置の断面図である。
【図４】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図３に示す白金パターンを形成した後の、前記フォトレジストパターンを蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【図５】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図４に示すフォトレジストパターンを蝕刻して取り除いた後の、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【図６】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図５に示す白金副産物をプラズマ蝕刻して取り除た後の、前記マスクパターンを蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【符号の説明】
１…半導体基板、 ３…層間絶縁層、
５…プラグ（多結晶シリコン膜）、 ７…プラグ（金属シリサイド）、
９…障壁層、 ９ａ…障壁層パターン、
１１…白金膜、 １１ａ…白金パターン、
１３…マスク層、 １３ａ…マスクパターン、
１５…フォトレジストパターン、 １７…白金副産物。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に半導体装置の白金膜蝕刻方法に関する。
【０００２】
【従来の技術】
半導体製造技術の発達と応用分野の拡張によって大容量の半導体メモリー装置の開発が進展されている。これに伴い、従来の酸化膜、窒化膜のような低誘電物質で形成された誘電膜では半導体装置の動作に必要な容量を確保することが難しくて（ＢａＳｒ）ＴｉＯ3 のように高誘電率の物質を使用する。このとき高温で耐酸化性が大きくて不活性である電極材料が必要になり、この代表的なものが白金（Ｐｔ）膜である。
【０００３】
しかし、前記白金膜はパターン形成のための乾式蝕刻工程でハロゲン元素との反応性が低く、反応生成物の低揮発性によって微細な白金パターンを形成し難い。さらに、乾式蝕刻工程で白金パターンの蝕刻傾斜が緩慢で、酸化膜をマスクとして使用するとき酸化膜マスクの側壁に残査(residue)が残る問題点がある。
【０００４】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は残査を残さなく蝕刻傾斜が激しい白金パターンを得ることができる半導体装置の白金膜蝕刻方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の半導体装置の白金膜蝕刻方法は、下記（１）〜（１５）に記載の方法により達成される。
【０００６】
（１） 半導体基板上に白金膜を形成する段階と、前記白金膜上にマスク層を形成する段階と、前記マスク層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、前記フォトレジストパターンを蝕刻して取り除く段階と、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、前記マスクパターンを蝕刻して取り除く段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、前記白金副産物のプラズマ蝕刻は、Ｃｌ ２ ／Ｏ ２ またはＨＢｒ／Ｏ ２ ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。
【０００７】
（２） 前記マスク層は、ＴｉＮ膜の単一膜で形成、またはＴｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ2 膜とＴｉＮ膜もしくはＴｉＯ2 膜とＳｉＯＮ膜の二重膜で形成することを特徴とする上記（１）に記載の半導体装置の白金膜蝕刻方法。
【０００８】
（３） 前記マスク層のプラズマ蝕刻は、Ａｒ／Ｃｌ2 、Ｃｌ2 ／ＢＣｌ3 またはＣｌ2 ／ＨＢｒガスを利用して遂行することを特徴とする上記（２）に記載の半導体装置の白金膜蝕刻方法。
【０００９】
（４） 前記白金膜のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して遂行することを特徴とする上記（１）に記載の半導体装置の白金膜蝕刻方法。
【００１０】
（５） 前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合において、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％とすることを特徴とする上記（４）に記載の半導体装置の白金膜蝕刻方法。
【００１１】
（６） 前記白金副産物のプラズマ蝕刻は、Ｃｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行することを特徴とする上記（１）に記載の半導体装置の白金膜蝕刻方法。
【００１２】
（７） 前記白金副産物のプラズマ蝕刻時、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０〜９５体積％とすることを特徴とする上記（６）に記載の半導体装置の白金膜蝕刻方法。
【００１３】
（８） 半導体基板上にコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールに埋込まれるプラグを形成する段階と、前記プラグが形成された半導体基板上に障壁層を形成する段階と、前記障壁層上に白金（Ｐｔ）膜を形成する段階と、前記白金膜上にマスク層を形成する段階と、前記マスク層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、前記フォトレジストパターンを蝕刻して取り除く段階と、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、前記マスクパターン及び前記障壁層を蝕刻して前記マスクパターンを取り除くと同時に障壁層パターンを形成する段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、前記白金副産物のプラズマ蝕刻は、Ｃｌ ２ ／Ｏ ２ またはＨＢｒ／Ｏ ２ ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。
【００１４】
（９） 前記障壁層は、チタン窒化物、チタンシリコン窒化物またはタンタルシリコン窒化物を利用して形成することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００１５】
（１０） 前記マスク層は、ＴｉＮ膜の単一膜で形成、またはＴｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ2 膜とＴｉＮ膜もしくはＴｉＯ2 膜とＳｉＯＮ膜の二重膜で形成することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００１６】
（１１） 前記マスク層のプラズマ蝕刻は、Ａｒ／Ｃｌ2 、Ｃｌ2 ／ＢＣｌ3 またはＣｌ2 ／ＨＢｒガスを利用して遂行することを特徴とする上記（１０）に記載の半導体装置の白金膜蝕刻方法。
【００１７】
（１２） 前記白金膜のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して遂行することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００１８】
（１３） 前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合において、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％として遂行することを特徴とする上記（１２）に記載の半導体装置の白金膜蝕刻方法。
【００１９】
（１４） 前記白金副産物のプラズマ蝕刻は、Ｃｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行することを特徴とする上記（８）に記載の半導体装置の白金膜蝕刻方法。
【００２０】
（１５） 前記白金副産物のプラズマ蝕刻時、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０〜９５体積％とすることを特徴とする上記（１４）に記載の半導体装置の白金膜蝕刻方法。
【００２１】
【発明の実施の形態】
以下、本発明に係る半導体装置の白金膜蝕刻方法につき、説明する。
【００２２】
本発明の半導体装置の白金膜蝕刻方法では、まず、半導体基板上に白金（Ｐｔ）膜を形成した後前記白金膜上にマスク層を形成する。前記マスク層上にフォトレジストパターンを形成した後これをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する。前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する。このとき、前記フォトレジストパターンの両側壁に白金副産物が形成される。前記白金膜のプラズマ蝕刻はＡｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して遂行する。特に、前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合には、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％とする。前記フォトレジストパターンを取り除いた後、前記白金副産物及びマスクパターンをプラズマ蝕刻して取り除く。前記白金副産物の蝕刻はＣｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行する。前記白金副産物のプラズマ蝕刻時、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０〜９５体積％とする。
【００２３】
本発明は白金パターンを同一な蝕刻チャンバで多重ステップで形成可能であり、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒを利用して白金膜を蝕刻するために蝕刻速度を早めることができ、蝕刻傾斜が高い白金パターンを得ることができる。
【００２４】
図１〜図６は、本発明による半導体装置の白金膜蝕刻方法を説明するために示した半導体装置の断面図である。
【００２５】
図１を参照すれば、トランジスター（図示せず）が形成された半導体基板１上に絶縁物質を使用してコンタクトホールを有する層間絶縁層３を形成する。前記コンタクトホールは半導体基板１の所定部分、例えば前記トランジスターのソースが露出されるように形成される。続けて、前記コンタクトホールが形成された半導体基板１の全面に多結晶シリコン膜及び金属膜、例えばチタンを蒸着した後熱処理及びエッチバックすることによって前記コンタクトホールを埋めるプラグ５、７を形成する。前記プラグ５、７は多結晶シリコン膜５及び金属シリサイド７で構成される。
【００２６】
次に、前記プラグ５、７が形成された半導体基板１上に障壁層９を形成する。前記障壁層９は前記プラグ５、７の構成物質であるシリコンと、後に形成される白金膜１１と反応することを防止する役割をするものであり、チタン窒化物（ＴｉＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）またはタンタルシリコン窒化物（ＴａＳｉＮ）などを使用して３００〜５００Åの厚さに形成する。
【００２７】
次に、前記障壁層９上に半導体装置でキャパシタの電極層として利用される白金膜１１を形成する。前記電極層の構成物質として白金膜１１を使用する理由は、以後の工程で前記白金膜上に（ＢａＳｒ）ＴｉＯ3 のように高誘電率の物質を使用して誘電膜を形成する場合において、前記誘電膜蒸着工程は高温で進行されるので、高温において耐酸化性が大きい不活性材料であることが望ましいからである。
【００２８】
次に、前記白金膜１１上にＴｉまたはＴｉ化合物を含む物質でマスク層１３を形成する。本実施の形態の例としては、前記マスク層１３としてＴｉＮ膜を利用する。前記マスク層として利用されたＴｉＮ膜は、後続の白金膜写真工程で白金膜１１に対する露光光の反射を抑制する反射防止膜の役割をする。したがって、本実施の形態の例では、ＴｉＮ膜の単一膜でマスク層１３を形成したが、前記マスク層１３としてＴｉ膜（またはＴｉＯ2 膜）とＴｉＮ膜（またはＳｉＯＮ膜）の二重膜で形成することもある。言い換えれば、本発明のマスク層１３は、Ｔｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ2 膜とＴｉＮ膜またはＴｉＯ2 膜とＳｉＯＮ膜の二重膜で形成できる。
【００２９】
次に、前記マスク層１３上にフォトレジスト膜を塗布した後パターニングしてフォトレジストパターン１５を形成する。前記フォトレジストパターン１５は、前記マスク層１３及び白金膜１１をパターニングするために形成する。
【００３０】
図２を参照すれば、前記フォトレジストパターン１５をマスクとして前記マスク層１３をプラズマ蝕刻してマスクパターン１３ａを形成する。前記マスク層１３のプラズマ蝕刻時にはＡｒ／Ｃｌ2 、Ｃｌ2 ／ＢＣｌ3 またはＣｌ2 ／ＨＢｒガスを利用する。
【００３１】
図３を参照すれば、前記フォトレジストパターン１５及びマスクパターン１３ａをマスクとして前記白金膜１１をプラズマ蝕刻して白金パターン１１ａを形成する。このとき、前記フォトレジストパターン１５の両側壁に白金副産物１７が形成され、前記マスクパターン１３ａの両側壁にも白金副産物１７が形成される。前記白金膜１１のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して、１０ミリトール（ｍＴｏｒｒ）以下の低圧力下で、５００ｅＶ以上の高い入射イオンエネルギーを有する条件で遂行する。そして、前記白金膜１１のプラズマ蝕刻時にＡｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用する場合には、前記白金膜１１とフォトレジストパターン１５の間の蝕刻選択比が０．５：１以上に高く維持されるように、Ｃｌ2 ガスまたはＨＢｒガスに対するＡｒガスの比を８０体積％以上、望ましくは８０〜９５体積％とする。
【００３２】
前述した条件で白金膜１１を蝕刻するようになれば、前記フォトレジストパターン１５の両側壁に蝕刻された白金原子が再蒸着されて白金副産物１７を形成するようになり、これに伴いフォトレジストパターン１５の侵食による白金パターン１１ａの損傷を防止できる。さらに、Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒガスを利用して白金膜を蝕刻すれば蝕刻速度が速いために蝕刻傾斜が高い白金パターン１１ａを得ることができる。
【００３３】
図４を参照すれば、前記白金膜１１の蝕刻時にマスクとして利用されたフォトレジストパターン１５を酸素プラズマで蝕刻して取り除く。
【００３４】
図５を参照すれば、前記白金パターン１１ａ上のマスクパターン１３ａの両側壁に形成されている白金副産物１７をプラズマ蝕刻して取り除く。前記白金副産物１７のプラズマ蝕刻はＣｌ2 ／Ｏ2 またはＨＢｒ／Ｏ2 ガスを利用して遂行する。そして、前記白金パターン１１ａとマスクパターン１３ａ間の蝕刻選択比が５：１以上に高く維持されるように、Ｃｌ2 ガスまたはＨＢｒガスに対するＯ2 ガスの比を４０体積％以上、望ましくは４０〜９５体積％とする。こうすれば、白金副産物１７を完壁に取り除いて残査のような異物質が残らなくでき、白金パターン１１ａ上のマスクパターン１３ａが蝕刻されなくでき白金パターン１１ａの損傷を防止できる。
【００３５】
図６を参照すれば、前記白金パターン１１ａ上のマスクパターン１３ａと障壁層９をＣｌ2 ガスを利用して同時にプラズマ蝕刻して前記マスクパターン１３ａを取り除くと同時に障壁層パターン９ａを形成する。このようにすれば、半導体基板１の上部には障壁層パターン９ａと白金パターン１１ａが残るようになるが、前記図２から図６までの工程を同一の蝕刻チャンバで遂行できる。以後に（ＢａＳｒ）ＴｉＯ3 のような誘電膜（図示せず）及び電極層（図示せず）をさらに形成することによって半導体装置のキャパシタを完成するようになる。
【００３６】
【発明の効果】
前述したように本発明の半導体装置の白金膜蝕刻方法によれば、白金パターンを同一の蝕刻チャンバで多重ステップで形成でき、前記Ａｒ、Ａｒ／Ｃｌ2 またはＡｒ／ＨＢｒを利用して白金膜を蝕刻するために蝕刻速度を早めることができて蝕刻傾斜が激しい白金パターンを得ることができる。
【００３７】
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限定されるものではなく、本発明の技術的思想内で当分野で通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図１】 本発明による半導体装置の白金膜蝕刻方法を説明するために、半導体基板上に白金膜を形成し、前記白金膜上にマスク層を形成した後の、前記マスク層上にフォトレジストパターンを形成する段階を概略的に示す半導体装置の断面図である。
【図２】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図１に示すフォトレジストパターンを形成した後の、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階を概略的に示す半導体装置の断面図である。
【図３】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図２に示すマスクパターンを形成した後の、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階を概略的に示す半導体装置の断面図である。
【図４】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図３に示す白金パターンを形成した後の、前記フォトレジストパターンを蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【図５】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図４に示すフォトレジストパターンを蝕刻して取り除いた後の、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【図６】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図５に示す白金副産物をプラズマ蝕刻して取り除た後の、前記マスクパターンを蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【符号の説明】
１…半導体基板、 ３…層間絶縁層、
５…プラグ（多結晶シリコン膜）、 ７…プラグ（金属シリサイド）、
９…障壁層、 ９ａ…障壁層パターン、
１１…白金膜、 １１ａ…白金パターン、
１３…マスク層、 １３ａ…マスクパターン、
１５…フォトレジストパターン、 １７…白金副産物。
Claims (13)
- 半導体基板上に白金膜を形成する段階と、
前記白金膜上にマスク層を形成する段階と、
前記マスク層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、
前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、
前記フォトレジストパターンを蝕刻して取り除く段階と、
前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、
前記マスクパターンを蝕刻して取り除く段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、
前記白金副産物のプラズマ蝕刻は、Ｃｌ ２ ／Ｏ ２ またはＨＢｒ／Ｏ ２ ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。 - 前記マスク層は、ＴｉＮ膜の単一膜で形成、またはＴｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ２膜とＴｉＮ膜もしくはＴｉＯ２膜とＳｉＯＮ膜の二重膜で形成することを特徴とする請求項１に記載の半導体装置の白金膜蝕刻方法。
- 前記マスク層のプラズマ蝕刻は、Ａｒ／Ｃｌ２、Ｃｌ２／ＢＣｌ３またはＣｌ２／ＨＢｒガスを利用して遂行することを特徴とする請求項２に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ２またはＡｒ／ＨＢｒガスを利用して遂行することを特徴とする請求項１に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ２またはＡｒ／ＨＢｒガスを利用する場合において、Ｃｌ２ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％とすることを特徴とする請求項４に記載の半導体装置の白金膜蝕刻方法。
- 前記白金副産物のプラズマ蝕刻時、Ｃｌ２ガスまたはＨＢｒガスに対するＯ２ガスの比を４０〜９５体積％とすることを特徴とする請求項１に記載の半導体装置の白金膜蝕刻方法。
- 半導体基板上にコンタクトホールを有する層間絶縁膜を形成する段階と、
前記コンタクトホールに埋込まれるプラグを形成する段階と、
前記プラグが形成された半導体基板上に障壁層を形成する段階と、
前記障壁層上に白金（Ｐｔ）膜を形成する段階と、
前記白金膜上にマスク層を形成する段階と、
前記マスク層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、
前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、
前記フォトレジストパターンを蝕刻して取り除く段階と、
前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、
前記マスクパターン及び前記障壁層を蝕刻して前記マスクパターンを取り除くと同時に障壁層パターンを形成する段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、
前記白金副産物のプラズマ蝕刻は、Ｃｌ ２ ／Ｏ ２ またはＨＢｒ／Ｏ ２ ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。 - 前記障壁層は、チタン窒化物、チタンシリコン窒化物またはタンタルシリコン窒化物を利用して形成することを特徴とする請求項７に記載の半導体装置の白金膜蝕刻方法。
- 前記マスク層は、ＴｉＮ膜の単一膜で形成、またはＴｉ膜とＴｉＮ膜、Ｔｉ膜とＳｉＯＮ膜、ＴｉＯ２膜とＴｉＮ膜もしくはＴｉＯ２膜とＳｉＯＮ膜の二重膜で形成することを特徴とする請求項７に記載の半導体装置の白金膜蝕刻方法。
- 前記マスク層のプラズマ蝕刻は、Ａｒ／Ｃｌ２、Ｃｌ２／ＢＣｌ３またはＣｌ２／ＨＢｒガスを利用して遂行することを特徴とする請求項９に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻は、Ａｒ、Ａｒ／Ｃｌ２またはＡｒ／ＨＢｒガスを利用して遂行することを特徴とする請求項７に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻時にＡｒ／Ｃｌ２またはＡｒ／ＨＢｒガスを利用する場合において、Ｃｌ２ガスまたはＨＢｒガスに対するＡｒガスの比を８０〜９５体積％として遂行することを特徴とする請求項１１に記載の半導体装置の白金膜蝕刻方法。
- 前記白金副産物のプラズマ蝕刻時、Ｃｌ２ガスまたはＨＢｒガスに対するＯ２ガスの比を４０〜９５体積％とすることを特徴とする請求項７に記載の半導体装置の白金膜蝕刻方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98P1200 | 1998-01-16 | ||
| KR1019980001200A KR100269323B1 (ko) | 1998-01-16 | 1998-01-16 | 반도체장치의백금막식각방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214369A JPH11214369A (ja) | 1999-08-06 |
| JP3651557B2 true JP3651557B2 (ja) | 2005-05-25 |
Family
ID=19531636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22838498A Expired - Fee Related JP3651557B2 (ja) | 1998-01-16 | 1998-08-12 | 半導体装置の白金膜蝕刻方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6054391A (ja) |
| JP (1) | JP3651557B2 (ja) |
| KR (1) | KR100269323B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440888B1 (ko) * | 1997-12-27 | 2004-09-18 | 주식회사 하이닉스반도체 | 백금 식각 공정에서의 식각 잔유물 제거 방법 |
| KR100342820B1 (ko) * | 1999-12-29 | 2002-07-02 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| JP3993972B2 (ja) * | 2000-08-25 | 2007-10-17 | 富士通株式会社 | 半導体装置の製造方法と半導体装置 |
| KR100393976B1 (ko) | 2001-06-09 | 2003-08-09 | 주식회사 하이닉스반도체 | 마스크 패턴밀도에 따른 반도체 웨이퍼의 식각 속도변화를 최소화하는 방법 |
| KR100825130B1 (ko) * | 2001-07-06 | 2008-04-24 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법 |
| EP1425790A2 (de) * | 2001-09-11 | 2004-06-09 | Infineon Technologies AG | Mittel und verfahren zur strukturierung eines substrates mit einer maske |
| JP4865978B2 (ja) * | 2002-02-28 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6638874B2 (en) * | 2002-03-14 | 2003-10-28 | Applied Materials, Inc | Methods used in fabricating gates in integrated circuit device structures |
| JP4519512B2 (ja) * | 2004-04-28 | 2010-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、除去方法 |
| JP2007013081A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 深いコンタクトホールを有する半導体素子の製造方法 |
| KR100769129B1 (ko) | 2005-12-29 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드 형성 방법 |
| US20090175810A1 (en) | 2008-01-03 | 2009-07-09 | Gareth Winckle | Compositions and methods for treating diseases of the nail |
| US8765611B2 (en) * | 2009-11-09 | 2014-07-01 | 3M Innovative Properties Company | Etching process for semiconductors |
| JP2013510445A (ja) * | 2009-11-09 | 2013-03-21 | スリーエム イノベイティブ プロパティズ カンパニー | 半導体の異方性エッチングプロセス |
| US8039494B1 (en) | 2010-07-08 | 2011-10-18 | Dow Pharmaceutical Sciences, Inc. | Compositions and methods for treating diseases of the nail |
| WO2015051183A1 (en) | 2013-10-03 | 2015-04-09 | Dow Pharmaceutical Sciences, Inc. | Stabilized efinaconazole compositions |
| CN105848719A (zh) | 2013-11-22 | 2016-08-10 | 道尔医药科学公司 | 抗感染的方法、组合物和装置 |
| US9716013B2 (en) | 2014-02-04 | 2017-07-25 | Texas Instruments Incorporated | Sloped photoresist edges for defect reduction for metal dry etch processes |
| TWI744079B (zh) * | 2020-11-06 | 2021-10-21 | 力晶積成電子製造股份有限公司 | 鉑的圖案化方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3122579B2 (ja) * | 1994-07-27 | 2001-01-09 | シャープ株式会社 | Ｐｔ膜のエッチング方法 |
| JP2639369B2 (ja) * | 1994-12-22 | 1997-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5573979A (en) * | 1995-02-13 | 1996-11-12 | Texas Instruments Incorporated | Sloped storage node for a 3-D dram cell structure |
| KR100322695B1 (ko) * | 1995-03-20 | 2002-05-13 | 윤종용 | 강유전성캐패시터의제조방법 |
| KR100413649B1 (ko) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의제조방법 |
| US5930639A (en) * | 1996-04-08 | 1999-07-27 | Micron Technology, Inc. | Method for precision etching of platinum electrodes |
| US5726102A (en) * | 1996-06-10 | 1998-03-10 | Vanguard International Semiconductor Corporation | Method for controlling etch bias in plasma etch patterning of integrated circuit layers |
-
1998
- 1998-01-16 KR KR1019980001200A patent/KR100269323B1/ko not_active IP Right Cessation
- 1998-08-12 JP JP22838498A patent/JP3651557B2/ja not_active Expired - Fee Related
- 1998-08-24 US US09/138,655 patent/US6054391A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6054391A (en) | 2000-04-25 |
| KR100269323B1 (ko) | 2000-10-16 |
| JPH11214369A (ja) | 1999-08-06 |
| KR19990065766A (ko) | 1999-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040907 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
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