JP2002324854A - 半導体素子のキャパシタ形成方法 - Google Patents
半導体素子のキャパシタ形成方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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-
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- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 ストレージノードの形成工程時にストレージ
ノードの損失を防止することにより、ストレージノード
の高さを十分に確保できるようにした半導体素子のキャ
パシタ形成方法を提供する。 【解決手段】 基板上にコンタクトホールを有する絶縁
層を形成する段階、コンタクトホール内に導電層を形成
する段階、導電層を含む全面にシード金属層を形成する
段階、シード金属層上に他の絶縁層を形成し、選択的に
エッチングして下部電極形成領域を形成する段階、下部
電極形成領域にシード金属層を用いて下部電極形成用物
質層を他の絶縁層の表面の高さより低い高さで形成する
段階、下部電極形成用物質層上に保護膜を形成し、これ
を用いて他の絶縁層及び露出されるシード金属層を除去
する段階を備えてなることを特徴とする。
ノードの損失を防止することにより、ストレージノード
の高さを十分に確保できるようにした半導体素子のキャ
パシタ形成方法を提供する。 【解決手段】 基板上にコンタクトホールを有する絶縁
層を形成する段階、コンタクトホール内に導電層を形成
する段階、導電層を含む全面にシード金属層を形成する
段階、シード金属層上に他の絶縁層を形成し、選択的に
エッチングして下部電極形成領域を形成する段階、下部
電極形成領域にシード金属層を用いて下部電極形成用物
質層を他の絶縁層の表面の高さより低い高さで形成する
段階、下部電極形成用物質層上に保護膜を形成し、これ
を用いて他の絶縁層及び露出されるシード金属層を除去
する段階を備えてなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造に
係り、特に、ストレージノードの形成時にストレージノ
ードの損失を防止することにより、ストレージノードの
高さを十分に確保できるようにした半導体素子のキャパ
シタ形成方法に関する。
係り、特に、ストレージノードの形成時にストレージノ
ードの損失を防止することにより、ストレージノードの
高さを十分に確保できるようにした半導体素子のキャパ
シタ形成方法に関する。
【０００２】
【従来の技術】以下、添付の図面を参照して、従来技術
の半導体素子のキャパシタ形成工程を説明する。
の半導体素子のキャパシタ形成工程を説明する。
【０００３】図１ａ〜図１ｃは従来技術のキャパシタ形
成のための工程断面図であり、図２ａと図２ｂは従来技
術のシード金属層のエッチバック工程段階におけるスト
レージノード高さの減少現象を示す写真である。ＥＣＤ
ｐｔ工程を用いたＤＲＡＭキャパシタ製造工程は、Ｅ
ＣＤ（Electro-Chemical Deposition）によるＰｔ蒸着
によってＰｔストレージノードを形成した後、Ｐｔドラ
イエッチバック工程によってストレージノード隔離工程
を行う。
成のための工程断面図であり、図２ａと図２ｂは従来技
術のシード金属層のエッチバック工程段階におけるスト
レージノード高さの減少現象を示す写真である。ＥＣＤ
ｐｔ工程を用いたＤＲＡＭキャパシタ製造工程は、Ｅ
ＣＤ（Electro-Chemical Deposition）によるＰｔ蒸着
によってＰｔストレージノードを形成した後、Ｐｔドラ
イエッチバック工程によってストレージノード隔離工程
を行う。
【０００４】従来技術のキャパシタ形成工程時における
ストレージノード隔離のための工程を以下に説明する。
まず、図１ａのように、セルトランジスタ（図示せず）
が形成された半導体基板（図示せず）上に絶縁層１、表
面反射防止膜２を順に形成し、キャパシタとセルトラン
ジスタの一方の電極を電気的に連結するためのコンタク
トホールを形成する。そして、ＣＶＤ工程でドープした
ポリシリコン層を蒸着し、エッチバックしてコンタクト
ホール内にプラグ層３を形成する。その際、ホール内で
プラグ層３の上側にリセス部分ができるように深くエッ
チバックする。
ストレージノード隔離のための工程を以下に説明する。
まず、図１ａのように、セルトランジスタ（図示せず）
が形成された半導体基板（図示せず）上に絶縁層１、表
面反射防止膜２を順に形成し、キャパシタとセルトラン
ジスタの一方の電極を電気的に連結するためのコンタク
トホールを形成する。そして、ＣＶＤ工程でドープした
ポリシリコン層を蒸着し、エッチバックしてコンタクト
ホール内にプラグ層３を形成する。その際、ホール内で
プラグ層３の上側にリセス部分ができるように深くエッ
チバックする。
【０００５】次いで、プラグ層３と後続工程で形成され
るバリア層との接触抵抗を減らすための低抵抗コンタク
ト層４とバリア層５をそのリセス部分に形成する。ここ
で、低抵抗コンタクト層４はＴｉなどの物質を蒸着し、
熱処理工程でシリサイド化した後、反応しないＴｉを除
去して形成する。そして、バリア層は低抵抗コンタクト
層４の形成部分を含む全面に形成した後、平坦化して低
抵抗コンタクト層４上にのみ残るようにして形成する。
その際、反射防止膜の表面と面一になるようにすること
が望ましい。
るバリア層との接触抵抗を減らすための低抵抗コンタク
ト層４とバリア層５をそのリセス部分に形成する。ここ
で、低抵抗コンタクト層４はＴｉなどの物質を蒸着し、
熱処理工程でシリサイド化した後、反応しないＴｉを除
去して形成する。そして、バリア層は低抵抗コンタクト
層４の形成部分を含む全面に形成した後、平坦化して低
抵抗コンタクト層４上にのみ残るようにして形成する。
その際、反射防止膜の表面と面一になるようにすること
が望ましい。
【０００６】次いで、全面にシード層としての第１金属
層６をＰｔを使用して形成した後、全面にストレージノ
ードのパターニングのためのダミー絶縁層７を形成す
る。そして、フォトリソグラフィー工程でストレージノ
ード（キャパシタの下部電極）領域のダミー絶縁層７を
選択的にエッチングして除去し、第１金属層６をその底
に露出させる。次いで、ストレージノード形成領域、即
ち、ダミー絶縁層７が除去された部分に露出した第１金
属層６をシード層として、ＥＣＤ工程でＰｔを蒸着し
て、第２金属層８を形成する。
層６をＰｔを使用して形成した後、全面にストレージノ
ードのパターニングのためのダミー絶縁層７を形成す
る。そして、フォトリソグラフィー工程でストレージノ
ード（キャパシタの下部電極）領域のダミー絶縁層７を
選択的にエッチングして除去し、第１金属層６をその底
に露出させる。次いで、ストレージノード形成領域、即
ち、ダミー絶縁層７が除去された部分に露出した第１金
属層６をシード層として、ＥＣＤ工程でＰｔを蒸着し
て、第２金属層８を形成する。
【０００７】そして、図１ｂのように、湿式ディープア
ウト方式でダミー絶縁層７を除去し、乾式エッチバック
工程でストレージノード形成領域でない部分の第１金属
層６を除去する。しかし、この場合、図１ｃのように、
フォトマスクがない状態でシード層としての第１金属層
６を乾式エッチバックするため、ストレージノード９も
同時にエッチバックされ、ストレージノードの十分な高
さが確保しにくい。即ち、ストレージノードの高さは図
１ｂの（Ａ）から図１ｃの（Ｂ）のように低くなる。こ
のようなストレージノードの高さ減少を示す写真が図２
ａと図２ｂである。
ウト方式でダミー絶縁層７を除去し、乾式エッチバック
工程でストレージノード形成領域でない部分の第１金属
層６を除去する。しかし、この場合、図１ｃのように、
フォトマスクがない状態でシード層としての第１金属層
６を乾式エッチバックするため、ストレージノード９も
同時にエッチバックされ、ストレージノードの十分な高
さが確保しにくい。即ち、ストレージノードの高さは図
１ｂの（Ａ）から図１ｃの（Ｂ）のように低くなる。こ
のようなストレージノードの高さ減少を示す写真が図２
ａと図２ｂである。
【０００８】図２ａはＥＣＤ工程によってストレージノ
ードを形成するための第２金属層８を蒸着した後の写真
であり、図２ｂはダミー絶縁層７の湿式ディープアウト
及びシード層としての第１金属層６をエッチバックした
後の写真である。図２ｂから見ると、ストレージノード
が激しく減少し、高さが減少していることが分かるであ
ろう。
ードを形成するための第２金属層８を蒸着した後の写真
であり、図２ｂはダミー絶縁層７の湿式ディープアウト
及びシード層としての第１金属層６をエッチバックした
後の写真である。図２ｂから見ると、ストレージノード
が激しく減少し、高さが減少していることが分かるであ
ろう。
【０００９】
【発明が解決しようとする課題】上記のように、ＥＣＤ
工程でＰｔを蒸着してストレージノードを形成するとき
に、マスクなしでＰｔシード層の乾式エッチバックを行
うため、下部電極の高さが減少し、結果として下部電極
の表面積が減少する。すなわち、下部電極とその表面を
覆うように誘電体を介して形成されるＢＳＴキャパシタ
の誘電容量が減少し、キャパシタの効率が減少すること
になる。
工程でＰｔを蒸着してストレージノードを形成するとき
に、マスクなしでＰｔシード層の乾式エッチバックを行
うため、下部電極の高さが減少し、結果として下部電極
の表面積が減少する。すなわち、下部電極とその表面を
覆うように誘電体を介して形成されるＢＳＴキャパシタ
の誘電容量が減少し、キャパシタの効率が減少すること
になる。
【００１０】本発明はかかる従来技術の半導体素子のキ
ャパシタ形成工程の問題を解決するためのもので、スト
レージノードの形成時にストレージノードの損失を防止
することにより、ストレージノードの高さを十分に確保
できるようにした半導体素子のキャパシタ形成方法を提
供することが目的である。
ャパシタ形成工程の問題を解決するためのもので、スト
レージノードの形成時にストレージノードの損失を防止
することにより、ストレージノードの高さを十分に確保
できるようにした半導体素子のキャパシタ形成方法を提
供することが目的である。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明による半導体素子のキャパシタ形成方法は、基
板上にコンタクトホールを有する絶縁層を形成する段
階、コンタクトホール内に導電層を形成する段階、導電
層を含む全面にシード金属層を形成する段階、シード金
属層上に他の絶縁層を形成し、下部電極形成領域を選択
的にエッチングしてそれらを下部電極形成領域で除去す
る段階、下部電極形成領域に前記シード金属層を用いて
下部電極形成用物質層を前記他の絶縁層の表面の高さよ
り低い高さに形成する段階、前記下部電極形成用物質層
上に保護膜を形成し、これを用いて他の絶縁層及び露出
されるシード金属層を除去する段階を備えてなることを
特徴とする。
の本発明による半導体素子のキャパシタ形成方法は、基
板上にコンタクトホールを有する絶縁層を形成する段
階、コンタクトホール内に導電層を形成する段階、導電
層を含む全面にシード金属層を形成する段階、シード金
属層上に他の絶縁層を形成し、下部電極形成領域を選択
的にエッチングしてそれらを下部電極形成領域で除去す
る段階、下部電極形成領域に前記シード金属層を用いて
下部電極形成用物質層を前記他の絶縁層の表面の高さよ
り低い高さに形成する段階、前記下部電極形成用物質層
上に保護膜を形成し、これを用いて他の絶縁層及び露出
されるシード金属層を除去する段階を備えてなることを
特徴とする。
【００１２】
【発明の実施の形態】以下、添付の図面を参照して本発
明による半導体素子のキャパシタ形成方法について詳細
に説明する。
明による半導体素子のキャパシタ形成方法について詳細
に説明する。
【００１３】図３ａ〜図３ｉは本発明によるキャパシタ
形成のための工程断面図である。本発明はストレージノ
ードの形成時にストレージノードの高さの減少を防ぐた
めのもので、ダミー絶縁層のディープアウト工程前にハ
ードマスクとしてのＴｉＮ膜を蒸着し、ＣＭＰ工程を行
ってストレージノードの上部にＴｉＮが配置されるよう
にする。このような状態でダミー絶縁層のディープアウ
ト後にＰｔシード乾式エッチバック工程を行うと、ＥＣ
Ｄ Ｐｔストレージノードのエッチングが防止された状
態でストレージノード隔離工程を行うことができる。
形成のための工程断面図である。本発明はストレージノ
ードの形成時にストレージノードの高さの減少を防ぐた
めのもので、ダミー絶縁層のディープアウト工程前にハ
ードマスクとしてのＴｉＮ膜を蒸着し、ＣＭＰ工程を行
ってストレージノードの上部にＴｉＮが配置されるよう
にする。このような状態でダミー絶縁層のディープアウ
ト後にＰｔシード乾式エッチバック工程を行うと、ＥＣ
Ｄ Ｐｔストレージノードのエッチングが防止された状
態でストレージノード隔離工程を行うことができる。
【００１４】かかる本発明の詳細工程を以下に説明す
る。まず、図３ａのように、多数のセルトランジスタ
（図示せず）が形成された半導体基板（図示せず）上に
絶縁層３１と表面反射防止膜３２を順に形成し、キャパ
シタとセルトランジスタの一方の電極とを連結するため
のコンタクトホールをその反射防止膜３２と絶縁層３１
に形成する。ここで、絶縁層３１は酸化膜で形成し、表
面反射防止膜３２は酸化膜とエッチング選択比の高い物
質、例えば、窒化膜を使用して３００〜１０００Åの厚
さで形成する。
る。まず、図３ａのように、多数のセルトランジスタ
（図示せず）が形成された半導体基板（図示せず）上に
絶縁層３１と表面反射防止膜３２を順に形成し、キャパ
シタとセルトランジスタの一方の電極とを連結するため
のコンタクトホールをその反射防止膜３２と絶縁層３１
に形成する。ここで、絶縁層３１は酸化膜で形成し、表
面反射防止膜３２は酸化膜とエッチング選択比の高い物
質、例えば、窒化膜を使用して３００〜１０００Åの厚
さで形成する。
【００１５】そして、この絶縁層３１に形成させたコン
タクトホール内に導電層を形成させる。その形成工程は
次の通りである。
タクトホール内に導電層を形成させる。その形成工程は
次の通りである。
【００１６】まず、ＣＶＤ工程でドープしたポリシリコ
ンシリコン層をコンタクトホール内に蒸着し、エッチバ
ックしてリセス部分を有するようにしてプラグ層３３を
形成する。ここで、リセス部分は５００〜１５００Åの
深さで形成する。
ンシリコン層をコンタクトホール内に蒸着し、エッチバ
ックしてリセス部分を有するようにしてプラグ層３３を
形成する。ここで、リセス部分は５００〜１５００Åの
深さで形成する。
【００１７】次いで、リセス部分にプラグ層３３と後続
工程で形成されるバリア層との接触抵抗を減らすための
低抵抗コンタクト層３４と、バリア層３５を形成する。
ここで、低抵抗コンタクト層３４はＴｉなどの物質を１
００〜３００Åの厚さで蒸着し、ＲＴＰなどのような熱
処理工程でシリサイド化した後、反応しないＴｉを湿式
工程で除去して形成する。
工程で形成されるバリア層との接触抵抗を減らすための
低抵抗コンタクト層３４と、バリア層３５を形成する。
ここで、低抵抗コンタクト層３４はＴｉなどの物質を１
００〜３００Åの厚さで蒸着し、ＲＴＰなどのような熱
処理工程でシリサイド化した後、反応しないＴｉを湿式
工程で除去して形成する。
【００１８】そして、バリア層３５はＴｉＮまたは３成
分系拡散防止膜のＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉ
Ｎ、ＴａＡｌＮの何れか一つをＰＶＤまたはＣＶＤ工程
で低抵抗コンタクト層３４の形成部分を含む全面に形成
した後、ＣＭＰ工程で平坦化して低抵抗コンタクト層３
４上にのみ残るようにして形成する。
分系拡散防止膜のＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉ
Ｎ、ＴａＡｌＮの何れか一つをＰＶＤまたはＣＶＤ工程
で低抵抗コンタクト層３４の形成部分を含む全面に形成
した後、ＣＭＰ工程で平坦化して低抵抗コンタクト層３
４上にのみ残るようにして形成する。
【００１９】次いで、全面にＰｔを５０〜１０００Åの
厚さで蒸着してシード層としての第１金属層３６を形成
する。ここで、第１金属層３６はエッチング特性の優れ
たＲｕ，Ｉｒ，Ｏｓ，Ｗ，Ｍｏ，Ｃｏ，Ｎｉ，Ａｕ，Ａ
ｇの何れかを使用することも可能である。
厚さで蒸着してシード層としての第１金属層３６を形成
する。ここで、第１金属層３６はエッチング特性の優れ
たＲｕ，Ｉｒ，Ｏｓ，Ｗ，Ｍｏ，Ｃｏ，Ｎｉ，Ａｕ，Ａ
ｇの何れかを使用することも可能である。
【００２０】そして、図３ｂのように、全面にストレー
ジノードのパターニングのためのダミー絶縁層３７を形
成する。ここで、ダミー絶縁層３７はフォトレジストま
たはＣＶＤ酸化膜を５０００〜１００００Åの厚さで形
成し、選択的にエッチングして下部電極形成領域３８を
図３ｃのように形成する。
ジノードのパターニングのためのダミー絶縁層３７を形
成する。ここで、ダミー絶縁層３７はフォトレジストま
たはＣＶＤ酸化膜を５０００〜１００００Åの厚さで形
成し、選択的にエッチングして下部電極形成領域３８を
図３ｃのように形成する。
【００２１】次いで、図３ｄのように、ＥＣＤ工程によ
るｐｔ層の蒸着のための前洗浄工程を行った後、下部電
極形成領域３８、即ち、ダミー絶縁層３７が除去された
部分の露出した第１金属層３６をシード層として、ＥＣ
Ｄ工程でＰｔを蒸着して第２金属層３９を形成する。こ
こで、ＥＣＤ工程時の電流密度は０．１〜１０ｍＡ／ｃ
ｍ2 の範囲で行い、使用電力はＤＣパワーまたはパルス
またはリバースパルス方法を用いる。第２金属層３９は
プラグ３３，低抵抗コンタクト層３４、バリア層３５で
形成される導電層と少なくとも一部はオーバーラップし
ている。
るｐｔ層の蒸着のための前洗浄工程を行った後、下部電
極形成領域３８、即ち、ダミー絶縁層３７が除去された
部分の露出した第１金属層３６をシード層として、ＥＣ
Ｄ工程でＰｔを蒸着して第２金属層３９を形成する。こ
こで、ＥＣＤ工程時の電流密度は０．１〜１０ｍＡ／ｃ
ｍ2 の範囲で行い、使用電力はＤＣパワーまたはパルス
またはリバースパルス方法を用いる。第２金属層３９は
プラグ３３，低抵抗コンタクト層３４、バリア層３５で
形成される導電層と少なくとも一部はオーバーラップし
ている。
【００２２】そして、第２金属層３９は下部電極の形成
領域３８にダミー絶縁層３７の上部表面と同じ高さまで
形成するのではなく、それより低く形成する。逆に言え
ばダミー絶縁層３７の厚さをそれだけ厚くする。そし
て、全面に保護膜形成用の物質層として、例えば、金属
窒化物層、好ましくは、高融点金属窒化物層、更に好ま
しくはＴｉＮを使用して５０〜１００００Åの厚さに形
成する。その窒化物層を、図３ｅのように、ＣＭＰ工程
でダミー絶縁層３７の上部表面と同じ高さまで平坦化さ
せ、第２金属層３９の上にのみ残り保護膜４０とさせ
る。勿論、保護膜４０を湿式洗浄で除去できるＷＮまた
はＴｉなどの物質から形成することも可能である。
領域３８にダミー絶縁層３７の上部表面と同じ高さまで
形成するのではなく、それより低く形成する。逆に言え
ばダミー絶縁層３７の厚さをそれだけ厚くする。そし
て、全面に保護膜形成用の物質層として、例えば、金属
窒化物層、好ましくは、高融点金属窒化物層、更に好ま
しくはＴｉＮを使用して５０〜１００００Åの厚さに形
成する。その窒化物層を、図３ｅのように、ＣＭＰ工程
でダミー絶縁層３７の上部表面と同じ高さまで平坦化さ
せ、第２金属層３９の上にのみ残り保護膜４０とさせ
る。勿論、保護膜４０を湿式洗浄で除去できるＷＮまた
はＴｉなどの物質から形成することも可能である。
【００２３】この状態で、図３ｆのように、湿式ディー
プアウト方式でダミー絶縁層３７を除去する。さらに、
ダミー絶縁層３７が除去されて露出した第１金属層３６
を乾式エッチバック工程で除去する。その後、図３ｇの
ように、乾式エッチング工程で保護膜４０を除去して下
部電極４１を形成する。すなわち、本実施形態は保護膜
４０を第２金属層３９の上端部に載せたまま第１金属層
３６を除去している。従って第１金属層３６の除去の時
に第２金属層３９の高さが減少するのを防止することが
できる。ここで、湿式ディープアウト方式はＨＦまたは
ＨＦ／ＮＨ4Ｆの混合領域を使用する。
プアウト方式でダミー絶縁層３７を除去する。さらに、
ダミー絶縁層３７が除去されて露出した第１金属層３６
を乾式エッチバック工程で除去する。その後、図３ｇの
ように、乾式エッチング工程で保護膜４０を除去して下
部電極４１を形成する。すなわち、本実施形態は保護膜
４０を第２金属層３９の上端部に載せたまま第１金属層
３６を除去している。従って第１金属層３６の除去の時
に第２金属層３９の高さが減少するのを防止することが
できる。ここで、湿式ディープアウト方式はＨＦまたは
ＨＦ／ＮＨ4Ｆの混合領域を使用する。
【００２４】そして、図３ｈのように、全面に高誘電物
質、例えば、ＢＳＴをＣＶＤ工程で４００〜６００℃の
温度で１５０〜５００Åの厚さで堆積させて、誘電膜４
２を形成する。次いで、誘電膜４２を５００〜７００℃
の窒素雰囲気で３０〜１８０秒の間ＲＴＰ工程を行い、
結晶化して誘電特性を向上させる。
質、例えば、ＢＳＴをＣＶＤ工程で４００〜６００℃の
温度で１５０〜５００Åの厚さで堆積させて、誘電膜４
２を形成する。次いで、誘電膜４２を５００〜７００℃
の窒素雰囲気で３０〜１８０秒の間ＲＴＰ工程を行い、
結晶化して誘電特性を向上させる。
【００２５】そして、図３ｉのように、誘電膜４２上に
ＣＶＤ工程を用いてＰｔを蒸着し、選択的にパターニン
グしてキャパシタ上部電極４３を形成する。
ＣＶＤ工程を用いてＰｔを蒸着し、選択的にパターニン
グしてキャパシタ上部電極４３を形成する。
【００２６】このような本発明によるキャパシタ形成工
程は、ストレージノードの形成工程時にストレージノー
ド層の損失を防止することができるので、十分なキャパ
シタンスが確保できる。そのため、ストレージノード層
の損失を考慮してストレージノードを大きく設計する必
要がない。
程は、ストレージノードの形成工程時にストレージノー
ド層の損失を防止することができるので、十分なキャパ
シタンスが確保できる。そのため、ストレージノード層
の損失を考慮してストレージノードを大きく設計する必
要がない。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
る半導体素子のキャパシタ形成方法によれば次のような
効果がある。第一に、ストレージノードの隔離工程時に
ストレージノードの損失を防止することができる。これ
により、ストレージノードの十分な高さが確保され、セ
ル当たりのキャパシタンスを増加させることができる。
第二に、ストレージノードの高さが均一となり、全体的
なセル間のキャパシタンス差が生じないという効果があ
る。第三に、ストレージノードの高さを確保させて容量
を増やせるので、同じ要領でも形成面積を減少させるこ
とができ、０．１０μｍ以下のデバイスでもセル当たり
要求されるキャパシタンスを満足でき且つ設計が容易と
なる。
る半導体素子のキャパシタ形成方法によれば次のような
効果がある。第一に、ストレージノードの隔離工程時に
ストレージノードの損失を防止することができる。これ
により、ストレージノードの十分な高さが確保され、セ
ル当たりのキャパシタンスを増加させることができる。
第二に、ストレージノードの高さが均一となり、全体的
なセル間のキャパシタンス差が生じないという効果があ
る。第三に、ストレージノードの高さを確保させて容量
を増やせるので、同じ要領でも形成面積を減少させるこ
とができ、０．１０μｍ以下のデバイスでもセル当たり
要求されるキャパシタンスを満足でき且つ設計が容易と
なる。
【図１】 従来技術のキャパシタ形成のための工程断面
図。
図。
【図２】 従来技術のシード金属層のエッチバック工程
段階における電極高さの減少現象を示す写真（ａ）と従
来技術のシード金属層のエッチバック工程段階における
電極高さの減少現象を示す写真（ｂ）。
段階における電極高さの減少現象を示す写真（ａ）と従
来技術のシード金属層のエッチバック工程段階における
電極高さの減少現象を示す写真（ｂ）。
【図３ａ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｂ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｃ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｄ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｅ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｆ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｇ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｈ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
【図３ｉ】 本発明によるキャパシタ形成のための工程
断面図。
断面図。
３１：絶縁層 ３２：表面反射防止
膜 ３３：プラグ層 ３４：低抵抗コンタ
クト層 ３５：バリア層 ３６：第１金属層 ３７：ダミー絶縁層 ３８：下部電極形成
領域 ３９：第２金属層 ４０：保護膜 ４１：下部電極 ４２：誘電膜
４３：上部電極
膜 ３３：プラグ層 ３４：低抵抗コンタ
クト層 ３５：バリア層 ３６：第１金属層 ３７：ダミー絶縁層 ３８：下部電極形成
領域 ３９：第２金属層 ４０：保護膜 ４１：下部電極 ４２：誘電膜
４３：上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン・ボク・チョイ 大韓民国・ソウル・キョンギ−ド・ヨンギ ン−シ・スジ−ユブ・プンドゥクシェオン −リ・1112・シンジュンマエウル ヒュン ダイスンウー アパートメント・808−902 Ｆターム(参考） 5F083 AD56 GA09 JA14 JA35 JA38 JA39 JA40 NA08 PR39 PR40
Claims (8)
- 【請求項１】 トランジスタを形成させた基板上にトラ
ンジスタを覆うように絶縁層を形成させてその絶縁層に
コンタクトホールを形成する段階と、 前記コンタクトホール内に導電層を形成する段階と、 前記コンタンクとホール内に導電層を形成させた後、基
板全面にシード金属層を形成する段階と、 前記シード金属層上に他の絶縁層を形成し、下部電極形
成領域の絶縁層を選択的にエッチングしてシード金属層
を露出させるように除去する段階と、 前記下部電極形成領域に露出した前記シード金属層を用
いて下部電極形成用物質層を前記他の絶縁層の表面の高
さより低い高さに形成する段階と、 前記下部電極形成用物質層上に保護膜を形成し、その保
護膜が形成された状態で他の絶縁層及び露出されるシー
ド金属層を除去する段階と、を備えてなることを特徴と
する半導体素子のキャパシタ形成方法。 - 【請求項２】 下部電極形成領域は、導電層と少なくと
も一部分がオーバーラップされることを特徴とする請求
項１記載の半導体素子のキャパシタ形成方法。 - 【請求項３】 シード金属層をＰｔ，Ｒｕ，Ｉｒ，Ｏ
ｓ，Ｗ，Ｍｏ，Ｃｏ，Ｎｉ，Ａｕ，Ａｇの何れか一つを
用いて５０〜１０００Åの厚さに蒸着して形成すること
を特徴とする請求項１記載の半導体素子のキャパシタ形
成方法。 - 【請求項４】 他の絶縁層をフォトレジストまたはＣＶ
Ｄ酸化膜で形成することを特徴とする請求項１記載の半
導体素子のキャパシタ形成方法。 - 【請求項５】 保護膜をＴｉＮ，ＷＮ，Ｔｉの何れかを
用い、ＣＭＰ工程で他の絶縁層の上部表面と同じ高さま
で平坦化することを特徴とする請求項１記載の半導体素
子のキャパシタ形成方法。 - 【請求項６】 他の絶縁層をＨＦまたはＨＦ/ＮＨ4Ｆの
混合領域を使用した湿式ディープアウト方式で除去する
ことを特徴とする請求項１記載の半導体素子のキャパシ
タ形成方法。 - 【請求項７】 セルトランジスタを形成させた基板の全
面に絶縁層と表面反射防止膜とを順に形成し、選択的に
エッチングしてコンタクトホールを形成する段階と、 前記コンタクトホール内にプラグ層、低抵抗コンタクト
層、バリア層を順に形成する段階と、 それらが形成された基板全面にＰｔを蒸着してシード層
に用いられる第１金属層を形成する段階と、 基板全面にダミー絶縁層を形成し、下部電極形成領域で
ダミー絶縁層を選択的にエッチングして第１金属層を露
出するように除去し、その露出した第１金属層をシード
層として、ＥＣＤ工程でＰｔを蒸着して、第２金属層を
下部電極形成領域にダミー絶縁層の表面の高さ以下に形
成する段階と、 基板全面にＴｉＮを蒸着して第２金属層の上とさらにダ
ミー絶縁層の上に形成させ、それを平坦化してダミー絶
縁層の上部表面と同一の高さまで残すようにして保護膜
を形成した後、露出したダミー絶縁層及び第１金属層を
除去して下部電極を形成する段階と、 保護膜を除去した後、基板全面にＢＳＴを蒸着して誘電
膜を形成し、結晶化する段階と、 前記誘電膜上にＰｔを蒸着し、選択的にパターニングし
て上部電極を形成する段階と、を備えることを特徴とす
る半導体素子のキャパシタ形成方法。 - 【請求項８】 ＣＶＤ工程で前記コンタクトホール内に
ドープされたポリシリコン層を蒸着し、エッチバックし
てコンタクトホールの上端で５００〜１５００Åの深さ
のリセス部分を有するように形成することを特徴とする
請求項７記載の半導体素子のキャパシタ形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-20741 | 2001-04-18 | ||
| KR10-2001-0020741A KR100413479B1 (ko) | 2001-04-18 | 2001-04-18 | 반도체 소자의 커패시터 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324854A true JP2002324854A (ja) | 2002-11-08 |
Family
ID=19708409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001242167A Pending JP2002324854A (ja) | 2001-04-18 | 2001-08-09 | 半導体素子のキャパシタ形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6500708B2 (ja) |
| JP (1) | JP2002324854A (ja) |
| KR (1) | KR100413479B1 (ja) |
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|---|---|---|---|---|
| KR100443361B1 (ko) * | 2002-04-26 | 2004-08-09 | 주식회사 하이닉스반도체 | 전기화학증착법을 이용한 캐패시터 제조방법 |
| US6869878B1 (en) * | 2003-02-14 | 2005-03-22 | Advanced Micro Devices, Inc. | Method of forming a selective barrier layer using a sacrificial layer |
| US7230292B2 (en) * | 2003-08-05 | 2007-06-12 | Micron Technology, Inc. | Stud electrode and process for making same |
| KR101628355B1 (ko) * | 2008-10-30 | 2016-06-21 | 엘지이노텍 주식회사 | 임베디드 커패시터 및 그 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5380673A (en) | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
| US5612558A (en) | 1995-11-15 | 1997-03-18 | Micron Technology, Inc. | Hemispherical grained silicon on refractory metal nitride |
| US5946567A (en) | 1998-03-20 | 1999-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal capacitors for deep submicrometer processes for semiconductor integrated circuits |
| US6077742A (en) * | 1998-04-24 | 2000-06-20 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory (DRAM) cells having zigzag-shaped stacked capacitors with increased capacitance |
| KR19990085685A (ko) * | 1998-05-20 | 1999-12-15 | 윤종용 | 식각저지층을 이용한 커패시터 하부 전극 형성방법 |
| JP2000114482A (ja) * | 1998-10-06 | 2000-04-21 | Matsushita Electric Ind Co Ltd | キャパシタ、その製造方法及び半導体装置 |
| KR20000026911A (ko) * | 1998-10-23 | 2000-05-15 | 윤종용 | 메모리 커패시터의 제조 방법 |
| US6372574B1 (en) * | 2000-06-02 | 2002-04-16 | Micron Technology, Inc. | Method of forming a capacitor container electrode and method of patterning a metal layer by selectively silicizing the electrode or metal layer and removing the silicized portion |
-
2001
- 2001-04-18 KR KR10-2001-0020741A patent/KR100413479B1/ko not_active IP Right Cessation
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-
2002
- 2002-04-03 US US10/114,252 patent/US6500708B2/en not_active Expired - Fee Related
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| US20020146850A1 (en) | 2002-10-10 |
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