KR100312384B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000003990 capacitor Substances 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 239000010410 layer Substances 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 10
- 239000010937 tungsten Substances 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 claims description 85
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910021642 ultra pure water Inorganic materials 0.000 claims description 2
- 239000012498 ultrapure water Substances 0.000 claims description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/60—Electrodes
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로 특히, 텅스텐 박막을 이용한 실린더형 캐패시터 형성방법에 관한 것이다.
본 발명은 텅스텐 박막을 이용한 실린더형 캐패시터 형성공정에서 메탈 플러그 형성전 콘택 홀에 매립되는 폴리실리콘을 증착한 후 리세스 공정을 실시하여 콘택 홀 측벽에 폴리실리콘 스페이서를 형성한다. 상기한 폴리실리콘 스페이서가 메탈 플러그인 장벽 금속층을 층간 절연막과 직접 접촉되는 것을 막아주므로 장벽 금속층의 산화를 방지하여 캐패시터의 전기적 특성을 향상 시킨다.
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로 특히, 텅스텐 박막을 이용한 실린더형 캐패시터 형성방법에 관한 것이다.
종래 Ta2O5를 유전체로 사용하는 캐패시터 형성공정에서 하부 전하저장전극으로 인(P)이 도핑된 폴리실리콘을 이용한다. 인이 도핑된 폴리실리콘은 탄탈늄 산화막(Ta2O5)과의 일함수 차이가 금속 박막과 탄탈늄 산화막과의 일함수 차이보다 작기 때문에 누설전류를 낮추는데 한계가 있고, 유전체막의 두께를 낮추는데도 한계가 있다.
상기 문제점을 해결하기 위하여 텅스텐 박막을 이용한 하부 전하저장전극 형성방법이 있다. 텅스텐박막을 이용한 하부 전하저장전극 증착 전에 폴리실리콘 전극광의 접촉 특성을 개선하기 위하여 베리어 메탈 전극을 형성한다. 이때, 후속 탈타늄산화막인 유전체막 증착 후 후속 열처리 공정시 층간절연막을 통하여 산소가 베리어 메탈 전극으로 유입됨으로써 베리어 메탈전극이 산화되어 접촉 특성이 저하 되는 문제점이 발생된다.
따라서, 본 발명은 텅스텐 박막을 이용한 실린더형 캐패시터 형성공정에서 메탈 플러그를 형성하는데 있어서, 콘택홀 측벽에 폴리실리콘 스페이서를 형성하여후속 공정의 메탈 플러그 산화 반응을 방지하므로 소자의 전기적 특성을 개선 시키는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 기판상에 층간 절연막을 형성한 후 상기 반도체 기판이 노출 되도록 상기 층간 절연막을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 형성된 전체 상부면에 제 1 폴리실리콘막을 증착한 후 상기 층간절연막이 노출 되도록 상기 제 1 폴리실리콘층을 연마하여 상기 콘택 홀 내부에만 제 1 폴리실리콘이 매립되도록 하는 단계와, 전면 식각공정으로 상기 콘택홀 내부의 제 1 폴리실리콘막 일부를 제거함과 동시에 상기 콘택홀 측벽에 제 1 폴리실리콘 스페이서가 형성되도록 하는 단계와, 전체 상부면에 장벽 금속층을 형성한 후 연마공정으로 상기 콘택 홀 내부의 상기 전면 식각공정으로 제거된 부분에만 상기 장벽 금속층이 매립 되도록 하는 단계와, 전체 상부면에 제 1 SiON막, 캡산화막 및 제 2 SiON막을 순차적으로 형성한 후 하부 전하저장전극을 형성 영역의 상기 제 2 SiON막, 캡산화막 및 제 1 SiON막을 제거하고 장벽 금속층이 노출 되도록 식각공정 및 세정공정을 순차적으로 실시하는 단계와, 전체 상부면에 하부 전하저장전극용 금속박막을 형성한 후 전체 상부면에 감광막을 증착하는 단계와, 상기 제 2 SiON막이 노출 되도록 연마 공정으로 상기 감광막을 제거한 후 건식식각 공정으로 상기 제 2 SiON막을 제거하는 단계와, 잔존 감광막을 제거한 후 습식 식각공정을 이용하여 상기 캡산화막을 제거하여 실린더형 하부 전하저장전극을 형성하는 단계와, 전체 상부면에 유전체막 및 상부 전하저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 도 1a 과정을 찍은 사진.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 2 : 층간절연막
3 : 제 1 폴리실리콘막 4 : 장멱 금속층
5 : 제 1 SiON막 6 : 캡산화막
7 : 제 2 SiON막 8 : 텅스텐 박막
9 : 감광막 10 : 하부 전하저장전극
11 : Ta2O5막 12 : TiN막
13 : 제 2 폴리실리콘막
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도이다.
도 2는 본 발명에 따른 도 1a과정의 사진이다.
도 1a 및 도 2를 참조하면, 반도체 소자를 구성하기 위한 여러요소(소자분리막, 게이트전극 및 비트라인 등)가 구비된 반도체 기판(1) 상부면에 층간절연막(2)을 형성한 후 층간 절연막(2) 일부를 식각하여 콘택 홀을 형성한다. 그후, 인(P)이 도핑된 제 1 폴리실리콘막(3)을 증착한 후 화학적 기계적 연마공정으로 상기 콘택 홀 내부에만 도핑된 제 1 폴리실리콘막(3)이 매립되도록 한다.
그후, 염소(Cl) 가스를 이용한 플라즈마 건식식각방법으로 전면 식각하여 콘택 홀 내부의 제 1 폴리실리콘막(3)이 1000 내지 1500Å 깊이로 제거한다. 이때, 층간절연막(2) 상부의 제 1 폴리실리콘막(3)과 콘택 홀 내부의 제 1 폴리실리콘막(3)의 식각율 차이에 의해 콘택 홀 측벽에 폴리실리콘 스페이서(A)가 형성된다.
상기 층간절연막(2)는 실리콘 산화막으로 이루어지며 화학적 기상증착방법으로 4000 내지 5000Å 두께로 형성하고, 인이 도핑된 제 1 폴리실리콘막(3)은 2500 내지 3000Å 두께로 형성한다.
도 1b를 참조하면, 전체 상부면에 장벽 금속층(4)을 증착한 후 화학적 기계적 연마공정으로 콘택 홀 내부에 제거된 부분에만 장벽 금속층(4)이 매립 되도록 한다. 이때, 장벽 금속층(4)은 100 내지 200Å 두께의 타이타늄(Ti)박막 및 1000 내지 1500Å 두께의 타이타늄 나이트라이드(TiN)막으로 이루어 지며 폴리실리콘 스페이서(A)로 둘러 싸여 층간절연막(2)과 직접 접촉되는 것을 막아준다.
도 1c는 후속공정에서 절연막의 손실을 방지하기 위하여 전체 상부면에 제 1 SiON(실리콘옥시나이트라이드막;5) 및 캡산화막(6)을 형성한 상태의 단면도이다. 이때, 제 1 SiON막(5)은 300 내지 600Å 두께로 형성하고, 상기 캡산화막(6)은 6000 내지 10000Å 두께의 PSG막으로 형성한다.
도 1d를 참조하면, 전체 상부면에 제 2 SiON막(7)을 형성한 후 마스크를 이용한 식각 공정으로 제 2 SiON막(7) 및 캡산화막(6)을 식각한다. 그후, 하부 전하저정전극을 형성하기 위하여 장벽 금속층(4)이 노출되도록 식각공정을 실시한다. 그후, 플라즈마를 이용한 건식식각공정으로 제 1 SiON막(5)를 제거하여 장벽 금속층(4)이 노출 되도록 한 후 세정공정을 실시하여 장벽 금속층(4) 표면에 발생한 자연산화막을 제거한다.
그후 전체 상부면에 하부 전하저장전극용 텅스텐 박막(8)을 400 내지 600Å 두께로 증착한 후 감광막(9)을 증착한다.
도 1e를 참조하면, 화학적 기계적 연마공정으로 제 2 SiON막(7)이 노출 되도록 감광막(9) 및 텅스텐 박막(8)을 제거한 후 제 2 SiON막(7)을 건식식각방법으로 전면 식각 한다.
그후, 매립된 감광막(9)을 제거한 후 잔존 캡산화막(6)을 49wt%의 HF수용액및 초순수를 1 :50 의 비로 섞은 식각용액을 이용한 습식 식각으로 제거하여 실린더형 하부 전하저장전극(10)을 형성한다.
도 1f를 참조하면, 전체 상부면에 유전체막인 Ta2O5막(11)을 저압 화학 기상증착방법으로 형성한다, 그 후 상부 전하저장전극인 TiN막(12) 및 제 2 폴리실리콘막(13)을 형성한다. 이때, TiN막(12)는 화학 기상증착 방법으로 형성한다.
상술한 바와 같이 메탈 플러그 형성전 콘택 홀에 매립되는 폴리실리콘을 증착한 후 리세스 공정을 실시하여 콘택 홀 측벽에 폴리실리콘 스페이서를 형성한다. 그 결과, 상기 폴리실리콘 스페이서가 메탈 플러그인 장벽 금속층을 층간 절연막과 직접 접촉되는 것을 막아주므로 장벽 금속층의 산화를 방지하여 캐패시터의 전기적 특성을 향상 시키는 효과가 있다.
Claims (10)
- 반도체 기판상에 층간 절연막을 형성한 후 상기 반도체 기판이 노출 되도록 상기 층간 절연막을 식각하여 콘택 홀을 형성하는 단계와,상기 콘택 홀이 형성된 전체 상부면에 제 1 폴리실리콘막을 증착한 후 상기 층간절연막이 노출 되도록 상기 제 1 폴리실리콘층을 연마하여 상기 콘택 홀 내부에만 제 1 폴리실리콘이 매립되도록 하는 단계와,전면 식각공정으로 상기 콘택홀 내부의 제 1 폴리실리콘막 일부를 제거함과 동시에 상기 콘택홀 측벽에 제 1 폴리실리콘 스페이서가 형성되도록 하는 단계와,전체 상부면에 장벽 금속층을 형성한 후 연마공정으로 상기 콘택 홀 내부의 상기 전면 식각공정으로 제거된 부분에만 상기 장벽 금속층이 매립 되도록 하는 단계와,전체 상부면에 제 1 SiON막, 캡산화막 및 제 2 SiON막을 순차적으로 형성한 후 하부 전하저장전극을 형성 영역의 상기 제 2 SiON막, 캡산화막 및 제 1 SiON막을 제거하고 장벽 금속층이 노출 되도록 식각공정 및 세정공정을 순차적으로 실시하는 단계와,전체 상부면에 하부 전하저장전극용 금속박막을 형성한 후 전체 상부면에 감광막을 증착하는 단계와,상기 제 2 SiON막이 노출 되도록 연마 공정으로 상기 감광막을 제거한 후 건식식각 공정으로 상기 제 2 SiON막을 제거하는 단계와,잔존 감광막을 제거한 후 습식 식각공정을 이용하여 상기 캡산화막을 제거하여 실린더형 하부 전하저장전극을 형성하는 단계와,전체 상부면에 유전체막 및 상부 전하저장전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 고밀도 플라즈마를 이용한 화학 기상증착 방법으로 4000 내지 5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘막은 2500 내지 3000Å 두께의 인(P)이 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 각 단계의 연마공정을 화학적 기계적 연마 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 전면 식각공정은 염소 가스를 이용한 플라즈마 방법으로 상기 제 1 폴리실리콘막을 1000 내지 1500Å 두께로 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 장벽 금속층은 100 내지 200Å 두께의 타이타늄 박막 및 1000 내지 1500Å 두께의 타이타늄 나이트라이드막으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제 1 SiON막은 300 내지 600Å 두께로 형성하고, 상기 캡산화막은 6000 내지 10000Å 두께의 PSG막으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,하부 전하저장전극용 금속 박막은 400 내지 600Å 두께의 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 습식 식각공정은 49wt%의 HF수용액 및 초순수를 1 :50 의 비로 섞은 식각용액을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 유전체막은 저압 화학 기상증착방법으로 Ta2O5막으로 형성되며, 상기 상부 전하저장전극은 TiN막 및 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025772A KR100312384B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 캐패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025772A KR100312384B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 캐패시터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004993A KR20010004993A (ko) | 2001-01-15 |
| KR100312384B1 true KR100312384B1 (ko) | 2001-11-03 |
Family
ID=19597699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025772A KR100312384B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 캐패시터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100312384B1 (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004993A (ko) | 2001-01-15 |
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