KR100260959B1 - 탄탈 산화물 콘트롤 게이트 유전체를 사용한 자기 정합 스택드 게이트 eprom 셀 - Google Patents
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- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 title claims abstract description 15
- 229910001936 tantalum oxide Inorganic materials 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000010937 tungsten Substances 0.000 claims abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 5
- 239000002131 composite material Substances 0.000 claims 4
- 239000000758 substrate Substances 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 32
- 239000011248 coating agent Substances 0.000 abstract description 3
- 238000000576 coating method Methods 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract description 3
- 238000010868 cell confinement Methods 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 20
- 230000002093 peripheral effect Effects 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- NGCRLFIYVFOUMZ-UHFFFAOYSA-N 2,3-dichloroquinoxaline-6-carbonyl chloride Chemical compound N1=C(Cl)C(Cl)=NC2=CC(C(=O)Cl)=CC=C21 NGCRLFIYVFOUMZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 240000001822 Ilex glabra Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 210000001744 T-lymphocyte Anatomy 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003389 potentiating effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- OEIMLTQPLAGXMX-UHFFFAOYSA-I tantalum(v) chloride Chemical compound Cl[Ta](Cl)(Cl)(Cl)Cl OEIMLTQPLAGXMX-UHFFFAOYSA-I 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- Manufacturing & Machinery (AREA)
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Abstract
콘트롤 게이트 유전체로서 ONO 를 대체하여 CVD 탄탈 산화물 피막을 사용하는 자기정합된 스택드 게이트 EPROM 셀을 제조하는 공정순서. 콘트롤 게이트로서 텅스텐이 폴리실리콘을 대체한다. 탄탈 산화물 피막의 고온 노출을 최소화함으로써 유전체 충실도(dielectric integrity)를 향상시키기 위하여, 공정순서중 유전체 적층단계 및 셀 한정단계 둘모두 백-엔드 모듈로 수행된다.
Description
제1도는 공지된 교차점 셀 구조를 예시한 설계도.
제2도는 제1도에 도시된 교차점 셀 구조에 대한 등가회로를 예시한 회로 다이어그램.
제3도는 본 발명에 따른 공정순서와 선행기술의 공정순서간의 비교를 제시하는 표.
제4도 내지 제8도는 본 발명에 따른 공정순서의 진행을 예시하기 위한 도면들.
[발명의 상세한 설명]
[발명의 배경]
1. 발명의 분야
본 발명은 소거가능하며 프로그램가능한 판독전용 메모리에 관련되며, 특히 콘트롤 게이트 유전체로서 종래의 산화물-질화물-산화물(oxide-nitride-oxide ; ONO)를 탄탈로 대치시킨 고밀도의 EPROM 셀에 관한 것이다.
2. 선행기술에 관한 토의
전통적으로, EPROM 메모리 사이즈의 감소에 관한 발전은 사진석판술 및 산업 표준 T-셀 구조를 사용한 플라즈마에칭에 집중되어왔다. 그러나 이러한 접근법들은 공극(空隙 ; trench) 아이솔레이션 설계 및 국부적 상호연결과 같은 복잡한 기술을 필요로 한다.
최근들어 자기정합된 미크론이하의 셀 구조들이 수메가비트의 고밀도 EPROM에 도입되고 있다. 그러한 셀의 예 : (1) 에이. 티. 미첼 등의 “초고밀도 EPROM을 위한 새로운 자기정합 플레이너 어레이 셀”, 아이이디엠 테크. 다이제스트, 548-551면, 1987 ; (2) 오. 벨레자 등의 “수메가비트 EPROM을 위한 새로운 자기정합 전계 산화물”, 아이이디엠 테크, 다이제스트, 579-482 면, 1989 ; 및 (3) 에이. 버지몬트 등의 “미크론이하 16메가 EPROM을 위한 고성능 CMOS 공정”, 아이이디엠 테크. 다이제스트, 591-594 면, 1989와 같은 출판물을 통해서 기술되어 있다.
비록 이러한 구조들은 소형의 기하학으로 16 메가 EPROM 셀이 실현가능함을 입증해주긴 했지만, 미첼등의 비트라인 평탄화 및 벨레자등 그리고 버지몬트등 양 어레이에 있어서 새부리 형태의 아이솔레이션의 감소는 여전히 더이상의 축소를 어렵게하는 주요인이 되고 있다.
이러한 문제점들을 해결하기 위하여, 버지몬트는 16 메가 EPROM 가상 접지 어래이로 집적시킨 자기정합된, 스택드 에칭된 교차점의 EPROM셀을 제안하였다 ; 에이. 버지몬트의 “내부 호출 트랜지스터를 가진 교차점 EPROM 셀에 스택드 게이트공정을 사용하는 공정순서”, 미합중국 특허출원 제687,176호, 1991년 4월 18일 및 이와함께 일반적으로 양도된 것.
그러나, 16메가비트 밀도이상이 되면, 현행의 산화물-질화물-산화물(ONO) 콘트롤 게이트 유전층들이 낮은 결합을 및 그에 걸쳐 인가되는 높은 임계전계 때문에 적절히 축소될 수가 없다. 64 메가의 밀도수준의 고밀도 메모리들을 위한 공정순서를 개발하고, 더 나아가 고유전물질을 사용하여 종래의 ONO 층을 대치해야할 필요가 있다.
최근에는, 탄탈 산화물이 그의 높은 유전상수(실리콘 산화물의 유전상수의 4-5 배) 및 절연내력(耐力)으로 인해서 고밀도 DRAM 응용에 유력한 유전체 피막으로서 광범위하게 연구되고 있다. 예를들어, 에스. 쟈이마 등의 “ULSI 응용을 위한 LPCVD에 의한 Ta2O2피막의 제조 및 특성들”, 제이. 전기화학회, 137편, 4권, 1297-1300면, 1990년 4월 및 에이치. 쉰리키 등의 “UV-03 및 순수 02 : 64 메가비트 DRAM의 기억유전물질용 2 단계 어닐처리된 화학 증기침착된 Ta2O5피막”, IEEE 트랜스, 일렉트론 디바이스, 38편, 8권, 455-462면, 1991년 3월을 참조한다.
제1도 및 제2도는 공지된 교차점 EPROM 셀 구조의 설계도 및 등가회로 개략도를 제각기 보여준다.
제1도 및 제2도에 도시된 셀 구조에 관한 개선된 공정순서가 상기 언급된 버지몬트 미국 특허 출원번호 제687,176호의 주제이다. 버지몬트 공정은 어려운 기술들을 사용하지 않고도 고밀도 EPROM 을 집적시킨다. 기본 버지몬트 공정순서에 있어서, 스택트 에치(stacked etch)가 사용되어 플로팅 게이트 에지들이 워드라인들에 자기정합되도록 한다. 이것은 있을수있는 모든 기생 폴리 2 트랜지스터들을 제거하며, 특별한 붕소 어레이 전계주입(boron array field implant) 및 아이솔레이션 산화물 요구조건과 같은 제1/2도의 접근법의 고유한 문제점들에 대처하기 위해 필요했던 모든 단계들을 불필요하게 만든다.
그러나, 버지몬트 공정은 ONO 콘트롤 게이트 유전층을 사용하기 때문에 그것은 64메가 밀도 수준이상에서 쉽게 집적되지 못한다. 이것은 종래의 ONO 층이 고밀도 EPROM 셀의 프로그래밍 및 판독에 필요한 적절한 결합율을 갖는 충분한 절연내력(dielectric strength)을 제공하지 못하는 사실에 기인한다. 또한, 버지몬트 공정상에서, ONO 유전층들이 n+비트 라인 주입에 노출되는데, 이것이 유전체 충실도(dielectric integrity)의 열화를 가져올 수 있다.
제1/2도의 공정은 n+ 비트라인 이식동안에 폴리 및 질화물 덮개를 사용하여 ONO 를 보호하게 되는데, 이러한 것은 너무 복잡하고 두개의 폴리 1 한정을 요구한다. 게다가, 폴리규화물 워드라인의 높은 저항이 저속도 동작을 초래한다.
[본 발명의 요약]
본 발명은 콘트롤 게이트 유전체로서 종래의 ONO 화합물 피막대신에 화학증기 침착(CVD) 탄탈 산화물 피막을 사용하는 자기정합 스택드 게이트 EPROM을 제조하기 위한 공정순서를 제시한다. 상기 공정순서의 유전체 적용단계 및 셀 한정단계가 백-엔드-모듈에서 실행된다. 탄탈 산화물의 절연내력은 30분이상의 고온 사이클( >1000℃) 이후에 저하되기 때문에 본 공정의 과정에 있어서 이 단계들의 수행이 중요하다. 또한, 450℃ 미만에서의 저온 피막 침착은 주변장치에 무시할 수 있는 영향을 미치게된다. 탄탈 산화물의 사용은 또한 콘트롤 게이트로서 텅스텐을 사용할 수 있도록 함으로써 장치의 호출시간을 개선한다.
다음의 실시예에 관한 상세한 설명 및 본 발명의 원리들을 활용하는 예시적인 실시예를 제시한 첨부도면들을 참조하면 본 발명의 특성 및 장점들을 보다 잘 이해할 수 있을 것이다.
[본 발명의 실시예에 관한 상세한 설명]
제3도는 ONO 콘트롤 게이트 유전체를 사용한 EPROM 셀 어레이에 관한 선행기술의 공정순서에 비하여 Ta2O5콘트롤 게이트 유전체를 사용하는 EPROM 셀 어레이에 관한 본 발명에 따른 공정순서를 도시한 것이다.
제3도의 표에서 예시된 바와같이, 새로운 공정에서는 콘트롤 게이트 유전체 적층 및 셀 한정 단계들이 주변 CMOS 회로 공정 단계들이 끝난후에 수행된다. 새로운 공정은 선행기습 공정에 비해 두개의 부가적인 마스킹 단계들을 필요로 한다 : 한 단계는 셀 영역내 폴리 2 / ONO 를 벗겨내기 위함이며, 또 한 단계는 워드라인들을 개별적으로 한정하기 위해서이다.
제4도 내지 제8도는 워드라인(즉, “(a)” 단면) 및 비트라인을 따라 위한, 새로운 공정 각 단계에 대하여 호출 트랜지스터들을 포함한 어레이 셀들의 단면도를 도시한 것이다.
제4도에 있어서, 전계 산화물 영역들(102)의 형성 이후에 플로팅 게이트 산화물(104)층이 열적으로 성장되고 그다음 플로팅 게이트 폴리실리콘(폴리 1)의 적층 및 주입이 뒤따른다. 일반적인 EPROM 디바이스용 산화물-질화물-산화물(ONO)의 화합물층이 폴리 1의 상단에 형성된다. ONO 층이 폴리 1을 더이상 산화되지 않도록 보호한다. 이제 플라즈마 에칭에 의하여 폴리 1 마스크가 폴리 1/ONO의 스트립(106) 을 한정한다.
제5도에 도시된 바와같이 폴리 1 마스크 단계로부터 포토레지스트를 벗겨낸 다음에 폴리 1 측벽들상에 산화물을 성장시키기 위하여 열적 산화가 이행된다. 그다음 n+ 비트라인들(108)을 규정하기 위하여 자기정합 비소 주입이 이행된다. 다음으로는 플로팅 게이트 폴리 1이 플라즈마 에칭되어 콘트롤 게이트 마스크에 자기정합되는 SAE(자기정합 에칭 ; Self-Aligned Etch) 단계를 위한 충분한 폭을 얻기위하여, 두꺼운 “차등 산화물”(110)이 n+ 비트라인들 위에 성장된다. 이 폴리에칭 동안에 동일한 산화물 손실이 n+ 비트라인 영역내에서 허용될 수 있다. n+비트라인들에서의 산화물 성장이 주입을 통한 불순물 삽입으로 인하여 상당히 향상될수 있어서, 이 단계를 “차등산화” 라 명칭하기에 이른다.
다음으로, 어레이 외부의 액세스 트랜지스터 및 주변 트랜지스터 영역내의 ONO/폴리 1(106)을 에칭하기 위하여 어레이 보호용 마스크 패턴을 가한다. ONO/폴리 1(106)이 플라즈마 에칭되며 그 아래의 플로팅 게이트 산화물(104)이 웨트 화학작용(완충된 HF)을 통해 제거된다. 그다음 포토레지스트가 제거된다.
제6도에 있어서, 플로팅 게이트 스트립들(106)의 형성다음에, 표준 CMOS공정들이 이행된다. 열적 게이트 산화물(112)이 호출 트랜지스터와 주변 트랜지스터 양쪽 모두에 대해 성장되고 다음으로 한계 주입이 후속한다. 폴리실리콜(폴리 2)의 제2층(114)이 적층되고 주입된다. 도펀트를 활성화시킨 다음, 디바이스 속도향상을 목적으로 저항을 감소시키기 위해 폴리 2(112)의 상부에 텅스턴 규화물(WSi2)(116)이 형성된다. 그런 다음, 규화된 폴리 2(114, 116)에 패턴이 가하여 지고 호출 및 주변 트랜지스터의 게이트 양쪽 모두를 규정하기 위하여 에칭된다. 이 마스크 단계에서 그것을 주변 트랜지스터의 소스/드레인 주입 및 재산화 작용으로부터 보호하기 위하여 규화된 폴리 2(114, 116)가 셀 어레이내에 피복된다.
제7도에 있어서, 호출 트랜지스터 및 주변 트랜지스터의 소스 및 드레인 영역들은 LDD n 및 p 주변단계 동안에 산화된다. LDD 주입 다음에, LDD 스페이서(spacer)가 형성되고 소스 및 드레인 영역이 재산화되며 그다음 n+ 및 p+ 소스/드레인 주입이 후속한다. 그런다음, 폴리 1 상부의 WSi2/폴리 2/ONO 층이 셀 어레이내에 에칭되고 포토레지스트가 제거된다.
제8도에 있어서, 탄탈 산화물 유전체(118) 및 텅스텐 전극물질(120)이 연이어 적층된다. 이 공정은 인-시투 크린닝(in-situ cleaning), 적층 및 어닐링을 포함한 멀티-챔버 클러스터 툴(multi-chamber cluster tool)로 수행된다. 탄탈 산화물 막은 300-500℃, 0.2-5 토르(Torr)의 실내 압력으로 저압 화학증기침착(LPCVD)에 의해 적층될 수 있다. 6N 순도이상의 탄탈 에톡사이드(ethoxide) 또는 탄탈 염화물이 전구체(precursor) 로서 사용될 수 있다. 반응기 실(Chamber)은 증기화된 전구체를 위한 가열된 유입 가스라인들을 가진 저온-벽면 형태의 단일-웨이퍼 공정 모듈을 포함할 수 있다. 사후-침착 어닐링이 산소환경에서 400-800℃에서 수행될 수 있다. 다음으로 텅스텐이 화학증기침착이나 스퍼터링에 의하여 적층되고 그후 금속 콘트롤 게이트의 한정(이것은 단지 선행기술 공정에 여분의 마스크를 더하는 것뿐이다)이 후속한다.
패터닝(patterning) 다음에, 텅스텐 및 탄탈 산화물 양쪽 모두 플라즈마 에칭된다. 이 에칭 이후에, 포토레지스트를 벗겨내지 않는다. 그대신, 깊은(deep) UV 광선을 사용하여 포토레지스트가 경화된다. 제2층의 포토레지스트가 기존 포토레지스트 상부에 만들어지고 SAE 마스크를 사용하여 호출 트랜지스터 및 주변 트랜지스터들을 보호하도록 패턴이 가해지며 그후에 자기정합 폴리 1 에칭이 후속한다. 이 에칭 공정동안, 노출된 n+ 비트라인들도 또한 에칭된다. 그러나, 본 공정에서 이전에 형성된 두꺼운 차등산화물은 n+ 비트라인들이 반복에칭됨을 방지한다 ; 폴리 대 산화물 에칭비에 관한 높은 선택성으로 인해서 산화물의 손실이 허용가능하다. 다음으로 포토레지스트를 벗겨내며, TEOS 측벽의 형성이 메모리 셀의 측벽을 통해 가능한 어떤 누설 전류를 최소화하는 목적으로 수행된다.
나머지 공정들은 BPSG 역류 및 일반적인 백-엔드 금속화이다.
본 발명의 실시예 있어서 본원에 기재된 본 발명의 실시예에 대한 다양한 변형이 사용될 수 있음을 이해한다. 다음의 특허청구의 범위를 통해서 본 발명의 범위 및 이들 청구범위 및 그 등가 범위내의 방법들을 포함하고자 의도하였다.
Claims (3)
- 실리콘 기판내에 EPROM 셀 어레이를 제조하는 방법에 있어서, 상기 셀 어레이를 이루는 기판의 표면상에 플로팅(floating) 게이트 산화물 층을 형성하는 단계 ; 상기 셀 어레이를 이루는 플로팅 게이트 산화물의 표면상에 제1폴리 실리콘(폴리 1) 층을 형성하는 단계 ; 상기 셀 어레이를 이루는 제1폴리 실리콘 충의 표면상에 산화물/질화물/산화물(ONO) 층을 형성하는 단계 ; 상기 셀 어레이를 이루는 플로팅 게이트 산화물의 표면상에 복합 ONO/폴리 1의 스트라이프(stripes)를 한정하도록 상기 ONO 층 및 그 하부에 놓인 제1폴리 실리콘층을 패터닝하는 단계 ; 상기 복합 ONO/폴리 1의 스트라이프의 노출된 폴리 1측벽상에 열적(thermal) 산화물을 성장시키는 단계 ; 상기 셀 어레이를 이루는 n + 비트 라인을 한정하도록 상기 복합 ONO/폴리 1스트라이프 사이의 실리콘 기판내로 n-형 도펀트 재료를 도입시키는 단계 ; 상기 셀 어레이를 이루는 n +비트라인상에 차등 산화물을 성장시키는 단계 ; 상기 셀 어레이 부분을 이루는 폴리 1 스트라이프를 노출시키도록 상기 셀 어레이를 이루는 복합 ONO/폴리 1스트라이프로 부터 상기 ONO를 벗겨 내는 단계 ; 상기 셀 어레이 부분을 이루는 폴리 1스트라이프상에 탄탈산화물을 적층(deposite)시키는 단계 ; 및 상기 탄탈 산화물상에 도전 재료를 적층시키는 단계를 포함하는 EPROM 셀 어레이 제조 방법.
- 제1항에 있어서, 상기 셀 어레이를 이루는 하부에 놓인 폴리 1스트라이프상에 도전재료/탄탈 산화물 스트립을 형성하도록 상기 도전재료/탄탈 산화물을 패터닝하는 단계 ; 및 상기 셀 어레이를 이루는 EPROM 셀의 플로팅 게이트를 형성하도록 상기 하부에 놓인 폴리 1 스트라이프를 한정하는데 자기 정렬 에칭으로 상기 도전재료/탄탈 산화물 스트립을 이용하는 단계를 부가적으로 포함하는 EPROM 셀 어레이 제조 방법.
- 제2항에 있어서, 상기 도전재료는 텅스텐을 포함하는 EPROM 셀 어레이 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74766391A | 1991-08-20 | 1991-08-20 | |
| US91-747,663 | 1991-08-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100260959B1 true KR100260959B1 (ko) | 2000-07-01 |
Family
ID=25006106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920014909A KR100260959B1 (ko) | 1991-08-20 | 1992-08-19 | 탄탈 산화물 콘트롤 게이트 유전체를 사용한 자기 정합 스택드 게이트 eprom 셀 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5304503A (ko) |
| EP (1) | EP0528564A2 (ko) |
| JP (1) | JP3065804B2 (ko) |
| KR (1) | KR100260959B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487557B1 (ko) * | 2002-06-24 | 2005-05-03 | 주식회사 대일시스템 | 칩사이즈 프로브카드 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009995B1 (ko) * | 1992-07-31 | 1996-07-25 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 및 그 구조 |
| US5460988A (en) * | 1994-04-25 | 1995-10-24 | United Microelectronics Corporation | Process for high density flash EPROM cell |
| JP2901493B2 (ja) * | 1994-06-27 | 1999-06-07 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3383140B2 (ja) | 1995-10-02 | 2003-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| TW428319B (en) * | 1996-05-31 | 2001-04-01 | United Microelectronics Corp | High-density contactless flash memory on silicon above an insulator and its manufacturing method |
| JP3107199B2 (ja) | 1996-08-29 | 2000-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US5768186A (en) | 1996-10-25 | 1998-06-16 | Ma; Yueh Yale | High density single poly metal-gate non-volatile memory cell |
| JP3442596B2 (ja) * | 1996-11-28 | 2003-09-02 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH10189777A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US5889303A (en) * | 1997-04-07 | 1999-03-30 | Motorola, Inc. | Split-Control gate electrically erasable programmable read only memory (EEPROM) cell |
| US5953599A (en) * | 1997-06-12 | 1999-09-14 | National Semiconductor Corporation | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide |
| US6483157B1 (en) | 1997-06-20 | 2002-11-19 | Advanced Micro Devices, Inc. | Asymmetrical transistor having a barrier-incorporated gate oxide and a graded implant only in the drain-side junction area |
| US6265749B1 (en) | 1997-10-14 | 2001-07-24 | Advanced Micro Devices, Inc. | Metal silicide transistor gate spaced from a semiconductor substrate by a ceramic gate dielectric having a high dielectric constant |
| US5899713A (en) * | 1997-10-28 | 1999-05-04 | International Business Machines Corporation | Method of making NVRAM cell with planar control gate |
| TW370723B (en) * | 1997-11-27 | 1999-09-21 | United Microelectronics Corp | Method for reducing current leakage of high capacitivity materials |
| US6124620A (en) * | 1998-05-14 | 2000-09-26 | Advanced Micro Devices, Inc. | Incorporating barrier atoms into a gate dielectric using gas cluster ion beam implantation |
| US5990493A (en) * | 1998-05-14 | 1999-11-23 | Advanced Micro Devices, Inc. | Diamond etch stop rendered conductive by a gas cluster ion beam implant of titanium |
| US6072222A (en) * | 1998-05-18 | 2000-06-06 | Advanced Micro Devices, Inc. | Silicon implantation into selective areas of a refractory metal to reduce consumption of silicon-based junctions during salicide formation |
| US5907780A (en) * | 1998-06-17 | 1999-05-25 | Advanced Micro Devices, Inc. | Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation |
| US6274442B1 (en) | 1998-07-15 | 2001-08-14 | Advanced Micro Devices, Inc. | Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same |
| JP2001168303A (ja) * | 1998-08-27 | 2001-06-22 | Stmicroelectronics Srl | 電子仮想接地メモリ・デバイスおよびその製造方法 |
| US6194768B1 (en) | 1998-10-23 | 2001-02-27 | Advanced Micro Devices, Inc. | High dielectric constant gate dielectric with an overlying tantalum gate conductor formed on a sidewall surface of a sacrificial structure |
| US6171900B1 (en) | 1999-04-15 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | CVD Ta2O5/oxynitride stacked gate insulator with TiN gate electrode for sub-quarter micron MOSFET |
| US6288419B1 (en) | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| US6190979B1 (en) | 1999-07-12 | 2001-02-20 | International Business Machines Corporation | Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill |
| US6218227B1 (en) * | 1999-10-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Method to generate a MONOS type flash cell using polycrystalline silicon as an ONO top layer |
| KR100351450B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| US6440870B1 (en) * | 2000-07-12 | 2002-08-27 | Applied Materials, Inc. | Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures |
| JP3597495B2 (ja) | 2001-08-31 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6429109B1 (en) | 2001-12-14 | 2002-08-06 | Chartered Semiconductor Manufacturing Ltd | Method to form high k dielectric and silicide to reduce poly depletion by using a sacrificial metal between oxide and gate |
| US7071538B1 (en) * | 2004-12-10 | 2006-07-04 | Spansion,Llc | One stack with steam oxide for charge retention |
| US9129996B2 (en) * | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688078A (en) * | 1982-09-30 | 1987-08-18 | Ning Hseih | Partially relaxable composite dielectric structure |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| US5021848A (en) * | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| US5225359A (en) * | 1990-08-17 | 1993-07-06 | National Semiconductor Corporation | Method of fabricating Schottky barrier diodes and Schottky barrier diode-clamped transistors |
| US5240870A (en) * | 1991-04-18 | 1993-08-31 | National Semiconductor Corporation | Stacked gate process flow for cross-point EPROM with internal access transistor |
| US5120670A (en) * | 1991-04-18 | 1992-06-09 | National Semiconductor Corporation | Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories |
-
1992
- 1992-07-30 EP EP92306938A patent/EP0528564A2/en not_active Withdrawn
- 1992-08-19 KR KR1019920014909A patent/KR100260959B1/ko not_active IP Right Cessation
- 1992-08-20 JP JP4221577A patent/JP3065804B2/ja not_active Expired - Lifetime
- 1992-10-13 US US07/959,665 patent/US5304503A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487557B1 (ko) * | 2002-06-24 | 2005-05-03 | 주식회사 대일시스템 | 칩사이즈 프로브카드 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5304503A (en) | 1994-04-19 |
| EP0528564A2 (en) | 1993-02-24 |
| EP0528564A3 (ko) | 1995-03-08 |
| JP3065804B2 (ja) | 2000-07-17 |
| JPH05235366A (ja) | 1993-09-10 |
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Legal Events
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| FPAY | Annual fee payment |
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|
| EXPY | Expiration of term |