KR100399885B1 - 플래시메모리소자제조방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 플래시 메모리 소자(flash memory device) 제조방법에 관한 것이며, 스택 게이트 구조의 스페이서 산화막 및 중간절연막(IPO)를 통한 BPSG막으로의 전하의 유입에 따른 전하 감금 현상을 방지할 수 있는 플래시 메모리 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 스택 게이트 구조를 덮는 IPO(interpoly oxide) 증착후, 전하 차단막으로서 PSG(phospho silicon glass)막을 증착하고, BPSG을 증착하여 플로팅 게이트와 BPSG간의 전하 흐름을 억제하는 기술이다. 이때, IPO로서 UGS(undoped silicon galss)를 사용하면 모든 층간절연막을 BPSG 증착 장비(예를 들어, W/J, Wakins & Johnson)에서 인-시츄(in-situ)로 증착할 수 있는 장점이 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 플래시 메모리 소자(flash memory device) 제조방법에 관한 것이다.
일반적으로, 플래시 메모리 소자의 게이트는 차례로 적층된 터널 산화막(tunnel oxide), 플로팅 게이트(floating gate), ONO(oxide-nitride-oxide)막, 제어 게이트(control gate)와, 그 측벽을 덮고 있는 스페이서 산화막(spaceroxide)으로 이루어진다. 또한 이러한 스택(stack) 게이트 구조를 폴리실리콘간 산화막(interpoly oxide, IPO)과 BPSG(borophosphoric silicate glass)이 덮게 된다.
이러한 플래시 메모리 소자에서 플로팅 게이트에 있는 전하(charge)가 스페이서 산화막 및 IPO를 통하여 고정 전하(fixed charge) 및 모빌 전하(mobile charge)가 다수 존재하는 BPSG로 출입하여 전하 감금(charge retention)문제를 야기한다는 사실이 잘 알려저 있다.
터널 산화막이나 ONO막은 여러 가지 테스트에 의하여 전하 유입에 대한 저항성이 확인되었다. 따라서, 유입되는 전하를 블로킹(blocking)하기 위해 IPO에 대한 연구들이 진행되고 있지만, 아직도 베이크(bake) 시간에 따른 문턱전압 쉬프트(threshold voltage shift) 현상을 개선하는데는 미약하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스택 게이트 구조의 스페이서 산화막 및 층간절연막(IPO)를 통한 BPSG막으로의 전하의 유입에 따른 전하 감금 현상을 방지할 수 있는 플래시 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 플래시 메모리 소자 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 터널 산화막
12 : 플로팅 게이트 13 : ONO막
14 : 제어 게이트 15 : 스페이서 산화막
16 : USG 17 : PSG
18 : BPSG
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 스택 게이트 구조를 가진 플래시 메모리 소자 제조방법에 있어서, 상기 스택 게이트 구조가 형성된 기판 전체 구조 상부에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 전하 차단막으로서 PSG막을 형성하는 단계; 및 상기 PSG막 상에 평탄화막으로서 BPSG막을 형성하는 단계를 포함하여 이루어진 플래시 메모리 소자 제조방법이 제공된다.
본 발명은 스택 게이트 구조를 덮는 IPO(interpoly oxide) 증착후, 전하 차단막으로서 PSG(phospho silicon glass)막을 증착하고, BPSG을 증착하여 플로팅 게이트와 BPSG 간의 전하 흐름을 억제하는 기술이다. 이때, IPO로서 USG(undoped silicon glass)를 사용하면 모든 층간절연막을 BPSG 증착 장비(예를 들어, W/J, Wakins & Johnson)에서 인-시츄(in-situ)로 증착할 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 플래시 메모리 소자 제조 공정도를 도시한 것이다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 차례로 적층된 터널 산화막(11), 플로팅 게이트(12), ONO막(13), 제어 게이트(14)와, 그 측벽의 스페이서 산화막(15)으로 구성된 스택형 게이트를 형성한다.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 IPO로서 USG(undoped silicate glass)(16)를 증착하고, 이어서, 그 상부에 플로팅 게이트로부터 BPSG로의 전하 유입을 차단하기 위한 차단막으로서 PSG(phospho silicate glass)(17)를 증착하고, 그 상부에 BPSG(18)를 증착한다. 여기서, USG(16), PSG(17), BPSG(18)의증착은 O3-TEOS BPSG 증착 장비에서 가스 인젝터(injector)의 밸브(valve) 조절을 통해 인-시츄(in-situ)로 이루어진다. 즉, TMB(trimethyl borate) 및 TMP(trimethyl phosphite) 공급을 위한 인젝터의 밸브를 잠근 상태에서 USG(16)를 증착하고, TMB 인젝터의 밸브만을 잠근 상태에서 PSG(17)을 증착하고, TMP 및 TMP 인젝터의 밸브를 모두 개방한 상태에서 BPSG(18)를 증착하되, 평탄화가 충분하게 이루어지도록 도펀트(dopant) 농도와 두께를 조절한다. 이때, PSG(17) 내의 인(Phosphorous)의 농도는 2.0~4.0wt%이고, BPSG(18)의 붕소(Boron)와 인(Phosphorous)의 농도는 각각 3.5~4.5 및 2.0~4.0wt% 범위에서 최적화한다. 또한, USG(16)와 PSG (17)은 각각 3000~7000Å의 두께로 충분하게 증착하고, 고정 전하와 모빌 전하가 다수 존재하는 BPSG(18)의 두께는 최소화 한다.
계속하여, 도 1c에 도시된 바와 같이 BPSG 플로우 공정을 실시하여 평탄화를 이룬다. 이후, 화학·기계적 연마(chemical mechanical polishing, CMP) 또는 에치백(etchback)을 실시하여 BPSG(18)의 두께를 최소화할 수 있다. CMP 공정을 진행하기 위해서는 UGS(16)와 PSG(17)가 게이트 사이의 좁은 공간에 대한 층덮힘성(step coverage) 및 매립이 가능하여야 하고, 게이트 사이가 넓은 경우에는 USG(16)와 PSG(17)의 두께가 확보되어야 한다. 여기서, 게이트 사이의 좁은 공간에 대한 층덮힘성은 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition, PECVD) 산화막이 아닌 O3-TEOS를 적용한 경우에는 해결되고, 매립 문제는 보통 스페이서 산화막을 형성하므로 큰 문제가 없다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 PSG를 전하 차단막으로 사용하며, USG와 PSG가 어느 정도 평탄화에 기여하므로 BPSG의 두께를 최소화하여 BPSG와 플로팅 게이트 사이의 전하 유입에 기인하는 전하 감금 현상을 억제하는 효과가 있다.
Claims (9)
- 스택 게이트 구조를 가진 플래시 메모리 소자 제조방법에 있어서,상기 스택 게이트 구조가 형성된 기판 전체 구조 상부에 층간절연막을 형성하는 단계;상기 층간절연막 상에 전하 차단막으로서 PSG막을 형성하는 단계; 및상기 PSG막 상에 평탄화막으로서 BPSG막을 형성하는 단계를 포함하여 이루어진 플래시 메모리 소자 제조방법.
- 제1항에 있어서,상기 BPSG막을 플로우 시키는 단계를 더 포함하여 이루어진 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제2항에 있어서,상기 BPSG막의 일부를 에치백하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제2항에 있어서,상기 BPSG막의 일부를 화학·기계적 연마하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 층간절연막이 USG(undoped silicate glass)막인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제5항에 있어서,상기 USG막, PSG막 및 BPSG막이 각각 BPSG 증착 장비 내에서 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 층간절연막과 상기 PSG막이 각각 3000~7000Å 두께인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 PSG막 내의 인(P) 농도는 2.0~5.0wt%인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 BPSG막 내의 붕소(B) 및 인(P)의 농도는 각각 3.5~4.5 및 2.0~4.0wt%인 것을 특징으로 하는 플래시 메모리 소자 제조방법.
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