KR20100048731A - ＡｌＯ 마스크를 이용한 반도체소자의 제조방법 - Google Patents

ＡｌＯ 마스크를 이용한 반도체소자의 제조방법 Download PDF

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KR20100048731A
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Abstract

반도체소자 제조방법을 제공한다. 이 방법은 반도체기판에 제1게이트 선택라인 및 제2게이트 선택라인과, 상기 제1게이트선택라인 및 상기 제2게이트 선택라인 사이에 셀게이트구조들을 갖는 게이트구조체들을 형성할 수 있다. 상기 게이트구조체들은 금속층, 폴리실리콘층, 산화실리콘(SiO)층, 반도체층 및 절연층 중 어느 하나 이상을 갖도록 적층되어 수직한 구조로 형성될 수 있다. 상기 게이트구조체들 상에 상기 게이트구조체들 상층면의 일부를 노출시키는 알루미늄 산화막(AlO)으로 형성되는 마스크패턴을 형성할 수 있다. 상기 마스크패턴을 식각마스크로 사용하여 상기 게이트구조체들을 일부를 식각할 수 있다. 상기 게이트구조체들의 각층들을 가로지르는 채널홀을 형성하는 것을 수행할 수 있다.

Description

ＡｌＯ 마스크를 이용한 반도체소자의 제조방법{Method of forming semiconductor device using the AlO mask}
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 AlO 마스크를 이용한 반도체소자 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리소자들은 크게 휘발성 메모리소자 및 비 휘발성 메모리소자로 분류될 수 있다. 상기 휘발성 메모리소자는 전원공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면, 상기 비 휘발성 메모리소자는 전원공급이 차단될지라도 저장된 데이터를 유지한다.
이에 따라, 상기 비 휘발성 메모리소자, 예를 들면 플래시메모리소자는 이동식 저장장치 또는 이동통신 단말기(mobile telecommunication systems) 등에 널리 사용되고 있다.
한편, 전자시스템의 크기가 점점 작아지고 저 전력 소모 부품이 요구됨에 따라, 필연적으로 상기 플래시메모리소자는 고집적화되어야 한다. 따라서 상기 플래 시메모리소자의 단위 셀을 구성하는 게이트의 크기 또한 스케일링다운 되어야 한다.
최근에, 상기 단위셀의 크기를 스케일링다운 시키기 위하여, 게이트 구조를 수직하게 적층/형성하여 상기 플래시메모리 셀을 제조하는 기술이 제안된 바 있다.
상기와 같이 수직하게 형성된 게이트 구조를 형성하기 위해서 식각공정을 실시하게 되는데, 상기 식각공정은 식각대상이 되는 물질과 상기 식각대상을 식각하는 가스 혹은 액체상태의 에천트를 고려하여야 한다. 게다가 상기 식각 대상을 일부를 가릴수 있는 마스크 또한 고려 대상이 되어야한다.
이는 상기 마스크가 에천트에 대해서 선택비가 좋으면 상기 에천트에 의해서 마스크 깨짐현상이 발생하여 식각 대상물이 원하는 형상으로 식각되지 않는 현상이 발생할 수 있다.
따라서 식각대상물과 마스크로 사용되는 물질특성을 고려하여 에천트를 선택하는 것도 중요하다. 즉, 식각 대상물은 에천트에 선택비가 좋은 물질인 반면 상기 마스크는 에천트에 대해서 선택비가 낮아 반응이 안되는 물질이 선택되었을 때 원하는 형상으로 식각이 가능하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 수직하게 형성된 게이트 구조물들을 식각할 수 있는 마스크를 채택하는 반도체소자 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체소자 제조방법을 제공한다. 이 방법은 반도체기판에 제1게이트 선택라인 및 제2게이트 선택라인과, 상기 제1게이트선택라인 및 상기 제2게이트 선택라인 사이에 셀게이트구조들을 갖는 게이트구조체들을 형성할 수 있다. 상기 게이트구조체들은 금속층, 폴리실리콘층, 산화실리콘(SiO)층, 반도체층 및 절연층 중 어느 하나 이상을 갖도록 적층되어 수직한 구조로 형성될 수 있다. 상기 게이트구조체들 상에 상기 게이트구조체들 상층면의 일부를 노출시키는 알루미늄 산화막(AlO)으로 형성되는 마스크패턴을 형성할 수 있다. 상기 마스크패턴을 식각마스크로 사용하여 상기 게이트구조체들을 일부를 식각할 수 있다. 상기 게이트구조체들의 각층들을 가로지르는 채널홀을 형성하는 것을 수행할 수 있다.
본 발명의 몇몇 실시 예에 있어서, 상기 마스크패턴층은 130Å 내지 170Å의 두께로 형성할 수 있다.
다른 실시 예에 있어서, 상기 식각가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6 으로 이루어진 일군에서 선택된 하나 이상을 사용할 수 있다.
또 다른 실시 예에 있어서, 상기 금속층은 텅스텐 및 탄탈늄 중 적어도 하나를 사용할 수 있다.
또 다른 실시 예에 있어서, 상기 채널홀을 형성하는데 있어서, 상기 식각가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6 으로 이루어진 일군에서 선택된 하나 이상을 포함하는 플로린계 가스를 사용하여 상기 산화실리콘 및 상기 금속층 중 어느 하나를 식각할 수 있다.
또 다른 실시 예에 있어서, 상기 채널홀을 형성하는데 있어서, 상기 식각가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6 으로 이루어진 일군에서 선택된 하나 이상을 포함하는 플로린계 가스에 HBr/O2를 혼합하거나 HBr/O2를 단독으로 사용하여 상기 폴리실리콘층을 식각할 수 있다.
또 다른 실시 예에 있어서, 상기 채널홀로 인해 형성되는 상기 게이트 구조체들의 측부 및 상기 기판 면으로 형성되는 경사는 88°내지 90°로 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 마스크패턴층 및 상기 제1게이트 선택라인 사이에는 실리콘질화막으로 형성되는 버퍼층이 더 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 채널홀에 형성된 상기 게이트구조체들의 측부 및 채널홀에 의해서 노출된 기판에 ONO층을 형성할 수 있다. 상기 ONO층 상에 스페이서층를 형성할 수 있다. 상기 ONO층 및 상기 스페이서층을 식각하여 전하저장층과 스페이서를 형성할 수 있다. 상기 채널홀에 실리콘을 채워넣어 채널을 형성할 수 있다. 상기 채널이 형성된 상기 반도체기판에 상기 마스크패턴을 연마할 수 있다. 상기 채널에 연결되는 비트라인을 더 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 ONO층 및 상기 스페이서층을 이방성 식각하여 상기 게이트구조체들의 측부에 상기 전하저장층 및 상기 스페이서가 형성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 식각가스에 저항력을 갖는 마스크패턴을 마련함으로써 마스크패턴의 두께를 증가시키지 않고 수직한 형상의 게이트 구조체들을 식각할 수 있다.
또한, 마스크패턴의 깨짐불량으로 인해 채널홀의 상부가 벌어져 형성되는 불량을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전 달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체소자의 사시도를 도시한 도면이고, 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체소자(1)는 게이트구조체들(10), 상기 게이트 구조체들(10)에 관통형성된 채널영역(1500) 및 게이트 구조체들(10) 상에 형성되는 비트라인(1600)을 구비할 수 있다.
상기 반도체기판(1100)은 P형 불순물로 도핑된 웰(Well)일 수 있다. 상기 반도체기판(1100) 상에는 불순물층(1200)으로 N+이 제공될 수 있다.
상기 불순물층(1200) 상에 적층시켜 n개의 셀게이트구조들(W1~Wn, 50)이 제공될 수 있다. 상기 셀게이트구조들(W1~Wn, 50)은 금속층, 절열층, 반도체층, 실리콘층, 폴리실리콘층 중 어느 하나 이상을 포함하는 층들이 다수 적층되어 수직한 형상으로 형성될 수 있다. 상기 셀게이트구조들(W1~Wn, 50)은 다수의 제어게이트 도전층(510) 및 다수의 셀절연층(520)을 적층시켜 형성할 수 있다.
상기 셀 게이트구조들(W1~Wn, 50) 및 상기 반도체기판(1100) 사이에 배치되고, 제1셀게이트구조(W1)에 인접하게 제1게이트 선택라인(320)이 배치될 수 있다. 그리고 상기 셀게이트구조들(50) 중 제n셀게이트구조(Wn)에 인접하게 제2게이트 선 택라인(710)이 배치될 수 있다.
상기 제1게이트 선택라인(320)은 제1절연층(310)에 의해서 상기 불순물층(1200)에 절연될 수 있다. 상기 제1절연층(310) 상에 상기 제1게이트 선택라인(320)이 적층되고, 상기 제1절연층(310) 및 상기 반도체기판(1100) 사이에 불순물층(1200)이 배치될 수 있다.
상기 제2게이트 선택라인(710)은 상기 셀 게이트구조들(50) 상에 배치되고 제n셀게이트구조(Wn)에 인접하게 배치될 수 있다. 상기 제2게이트 선택라인(710)은 상기 제n셀게이트구조(Wn) 상에 제2절연층(720)이 배치되고, 상기 제2절연층(720) 및 제n셀게이트구조(Wn) 사이에 상기 셀절연층(520)이 배치될 수 있다. 상기 제2절연층(720) 상에는 SiO2 등으로 형성되는 버퍼층(730)을 배치시킬 수 있다.
결과적으로, 상기 제1게이트 선택라인(320), 상기 셀게이트구조들(50) 및 상기 제2게이트 선택라인(710)이 적층되어 수직한 형상으로 게이트 구조체들(10)이 형성될 수 있다.
그리고 상기 게이트 구조체들(10)의 소정의 영역에는 상기 게이트 구조체들(10)을 상기 반도체기판(1100) 면까지 관통시켜 채널영역(1500)을 형성시킬 수 있다.
상기 채널영역(1500)은 상기 게이트구조체들(10)의 적층방향에 가로지르게 형성될 수 있다. 상기 채널영역(1500)에는 실리콘(SiO) 등으로 형성되는 채널이 형성될 수 있다.
상기 채널영역(1500)의 상/하부에는 실리콘에 불순물 이온을 주입시켜 소스/드레인 영역(1550a, 1550b)이 각각 형성될 수 있다. 상기 채널영역(1500)의 하부에 배치되는 소스영역(1550a)은 상기 제1게이트 선택라인(320)의 형성영역에 대응형성되고, 상기 불순물층(1200)에 연결될 수 있다.
그리고 상기 채널영역(1500)의 상부에 배치되는 드레인영역(1550b)은 상기 제2게이트 선택라인(710)의 형성영역에 대응형성되고, 상기 비트라인(1600)과 연결될 수 있다. 상기 소스/드레인영역(1550a, 1550b)은 고농도 불순물영역일 수 있다.
한편, 상기 게이트 구조체들(10)을 상기 반도체기판(1100) 면까지 관통시켜 채널영역(1500)을 형성시키면서 형성되는 상기 게이트 구조체들(10)의 측부에 전하저창층(900)과 스페이서(950)를 더 형성할 수 있다.
상기 전하저장층(900)은 ONO(SiO-SiN-SiO) 등으로 복수의 층으로 형성할 수 있다. 그리고 상기 전하저장층(900)의 상에 형성되는 상기 스페이서(950)는 SiN 등으로 형성할 수 있다.
따라서 상기 반도체소자(1)는 수직한 상기 게이트 구조체들(10)을 갖도록 형성할 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 공정도이다. 여기서 도 2를 인용하여 설명하기로 한다.
도 3a 및 도 2에 도시된 바와 같이, 반도체기판(1100)에 게이트 구조체들(10)을 형성할 수 있다. 상기 게이트 구조체들(10)은 다수의 층을 적층시켜 수직한 형상으로 형성할 수 있다.
상기 게이트 구조체들(10)은 다수의 층이 적층되어 수직한 구조로 형성되며 상기 다수의 층은 금속층, 산화실리콘(SiO)층, 폴리실리콘층, 반도체층 및 절연층 중 어느 하나 이상을 갖도록 형성할 수 있다.
상기 반도체기판(1100)은 P형 및 N형의 중 하나의 불순물이 도핑된 기판으로 마련할 수 있다. 본 실시예에서는 상기 반도체기판(1100)이 PPW(Pocket P-Well)을 갖는 기판으로 형성할 수 있다.
그리고 상기 반도체기판(1100) 상에 불순물이 주입된 불순물층(1200)을 형성할 수 있다. 여기서 상기 불순물층(1200)은 N+, N-층으로 형성할 수 있다. 여기서는 상기 불순물층(1200)이 N+ 인 것을 실시예로 설명하기로 한다.
상기 불순물층(1200)이 형성된 상기 반도체기판(1100) 상에 제1게이트 선택라인(320) 및 제2게이트 선택라인(710)을 형성할 수 있다. 그리고 상기 제1게이트 선택라인(320) 및 상기 제2게이트 선택라인(710) 사이에 셀게이트구조들(50)을 형성할 수 있다.
우선, 상기 불순물층(1200)이 형성된 상기 반도체기판(1100) 상에 상기 제1게이트 선택라인(320)를 형성할 수 있다.
상기 제1게이트 선택라인(320)은 접지선택 게이트 구조(GSL)일 수 있다. 상기 접지게이트 선택라인(GSL)은 제1게이트 선택라인(320) 및 제1절연층(310)을 적층시켜 형성할 수 있다.
상기 제1절연층(310)은 상기 제1게이트 선택라인(320) 및 상기 불순물 층(1200) 사이에 형성될 수 있다. 상기 제1절연층(310)은 SiO2 등으로 형성할 수 있다. 상기 제1게이트 선택라인(320)은 폴리실리콘막 및 금속막 중 어느 하나로 형성할 수 있으며, 상기 금속층으로 형성할 때는 텅스텐(W) 및 탄탈륨(Ta) 중 어느 하나를 포함하는 금속으로 형성할 수 있다.
상기 제1게이트 선택라인(320) 상에 셀 게이트구조들(50)을 형성할 수 있다. 상기 제1게이트 선택라인(320)는 제1셀게이트구조(W1)에 인접하게 형성될 수 있다. 상기 제1절연층(310) 상에 상기 셀게이트 구조들(50)의 제어게이트 도전층(510)을 형성할 수 있다.
상기 셀게이트구조들(50)은 금속막, 산화실리콘(SiO)막, 폴리실리콘막, 반도체막 및 절연막 중 어느 하나 이상을 적층시켜 형성할 수 있다. 그리고 상기 셀게이트구조들(20)은 절연재료 및 도전재료를 번갈아 형성할 수 있으며, 상기 셀게이트구조들(50)의 제어게이트 도전층(510)은 W1~Wn의 다수를 적층시켜 수직형상으로 상기 셀 게이트구조들(50)을 형성할 수 있다.
상기 제어게이트 도전층(510)은 상기 폴리실리콘막 및 금속막 중 어느 하나로 형성될 수 있다. 상기 셀절연층(520)은 실리콘이 혼합된 화합물으로 형성될 수 있다. 또는 상기 셀절연층(520)은 상기 산화실리콘막 등으로 형성될 수도 있다.
상기 제어게이트 도전층(510)에서 사용되는 금속막은 텅스텐(W) 및 탄탈륨(Ta) 중 어느 하나를 포함하는 금속으로 형성할 수 있다.
상기 셀 게이트구조들(50) 중 제n셀게이트구조(Wn) 상에 제2게이트 선택라 인(710)을 형성할 수 있다. 상기 제2게이트 선택라인(710)은 스트링선택 게이트라인(SSL)일 수 있다. 상기 스트링선택 게이트라인(SSL)은 상기 제2게이트 선택라인(710), 제2절연층(720)으로 형성할 수 있다.
상기 셀절연층(520) 상에 상기 제2게이트 선택라인(710)을 형성할 수 있다. 상기 제2게이트 선택라인(710) 상에 상기 제2절연층(720)을 형성할 있다. 그리고 상기 제2절연층(720) 상에 상기 버퍼층(730)을 더 형성할 수 있다.
상기 제2게이트 선택라인(710)은 폴리실리콘막, 금속막 등으로 형성할 있으며, 상기 금속막은 텅스텐(W) 및 탄탈륨(Ta) 중 어느 하나를 포함하는 금속으로 형성할 수 있다. 상기 제2절연막(720)은 SiO2 등으로 형성할 수 있다.
상기 버퍼층(730)은 SiON 등으로 형성할 수 있다. 상기 버퍼층(730)은 추후에 수행되는 연마공정에서 저지막으로 사용할 수 있다. 상기 버퍼층(730) 상에는 마스크패턴층(100a)을 형성할 수 있다.
상기 마스크패턴층(100a)은 AlO를 포함하는 물질로 형성할 수 있다. 상기 마스크패턴층(100a)은 130Å 내지 170Å의 두께로 형성할 수 있다. 상기 마스크패턴층(100a)의 두께는 추후에 실시되는 식각공정에서 패턴을 형상을 유지할 수 있는 식각저항력을 갖을 수 있기 때문에 상기 마스크패턴층(100a)의 두께를 증가시키지 않고도 게이트 구조체들(10)을 식각할 수 있는 장점이 있다.
상기 마스크패턴층(100a)을 패터닝하기 위해서 상기 마스크패턴층(100a) 상에 포토레지스트(200)를 형성할 수 있다. 상기 포토레지스트(200)는 상기 마스크패 턴층(100a)을 식각하여 소정의 패턴(형상)으로 형성할 수 있다. 상기 포토레지스트(200)의 소정의 형상에 의해서 상기 마스크패턴층(100a)의 일부표면은 노출되고 일부표면은 상기 포토레지스트(200)에 의해서 가려져 있다.
여기서 상기 포토레지스트(200)와 상기 마스크패턴층(100a) 사이에 반사방지층(110)을 더 형성할 수 있다. 상기 반사방지막(110)은 SiON 등으로 형성할 수 있다.
결과적으로, 상기 게이트 구조체들(10)은 상기 제1게이트 선택라인(320), 상기 셀게이트구조들(50), 상기 제2게이트 선택라인(710) 각각이 차례로 적층되어 수직한 구조로 형성될 수 있다.
도 3b에 도시된 바와 같이, 상기 게이트 구조체들(10)이 형성된 상기 반도체기판(1100) 상에 마스크패턴(100)을 형성할 수 있다.
상기 포토레지스트(200)로 인해 상기 마스크패턴층(100a)의 일부는 노출되어 있다. 상기 마스크패턴층(100a)의 일부가 노출된 상기 반도체기판(1100) 상에 식각가스 혹은 식각용액을 제공할 수 있다.
제공된 상기 식각가스 또는 식각용액에 의해서 상기 마스크패턴층(100a)의 노출된 영역은 식각될 수 있다. 이때, 상기 포토레지스트(200)에 의해 노출영역은 상기 버퍼층(730)의 일부표면이 노출될 때까지 식각할 수 있다.
그리고 애싱 및 스트립공정을 실시할 수 있다. 상기 공정으로 상기 포토레지스트(200) 및 상기 반사방지막(110)을 제거할 수 있고, 이와 같은 공정을 통해서 AlO를 포함하는 물질로 마스크패턴(100)을 형성할 수 있다.
본 실시예에서는 상기 포토레지스트(200)를 사용한 것을 실시예로 개시하고 있지만 다른 공지된 식각 방법으로도 상기 마스크패턴층(100)의 식각이 가능하다.
도 3c에 도시된 바와 같이, 상기 AlO를 포함하는 물질로 마스크패턴(100)이 형성된 상기 반도체기판(1100)에 플로린계 식각가스를 이용하여 상기 게이트 구조체들(10)을 식각할 수 있다.
상기 마스크패턴(100)은 상기 게이트 구조체들(10)의 상층면의 일부를 노출시키도록 형성되어 있다.
상기 게이트구조체들(10)은 다수의 도전층 및 다수의 절연층으로 형성되어 있다. 상기 게이트구조체(10)에 상기 반도체기판(1100)의 일부면이 노출될 때까지 식각하기 위해서 식각가스를 제공할 수 있다.
이 때, 상기 식각가스는 상기 마스크패턴(100)뿐 아니라 상기 게이트 구조체들(10)까지 식각시킬 수 있다. 그래서 상기 마스크패턴(100)이 상기 식각가스에 선택비가 높으면 다수의 도전층 및 다수의 절연층이 적층된 수직구조의 게이트 구조체들(10)을 식각하면서 상기 마스크패턴(100)까지 깨지는 현상이 발생할 수 있다. 즉, 상기 마스크패턴(100)이 깨짐현상이 발생하면, 상기 게이트 구조체들(10)을 원하는 형상으로 형성하기 어려울 수 있다.
따라서, 상기 식각가스는 AlO를 포함하는 물질로 형성되는 상기 마스크패턴(100)에 대해서는 선택비가 낮으면서 상기 게이트 구조체들(10)을 형성하고 있는 층에 대해서는 선택비가 높은 것이 바람직하다.
그래서 상기 게이트 구조체들(10)이 폴리실리콘 및 산화물로 형성될 때는 플 로린계 식각가스를 사용하여 식각할 수 있다. 그리고 상기 게이트 구조체들(10)의 도전층들이 금속으로 형성될 때도 플로린계 가스를 사용할 수 있다.
그리고 상기 게이트 구조체들(10)의 다수의 도전층이 폴리실리콘으로 형성될 때, 상기 폴리실리콘 에칭시는 HBr/O2로 식각할 수 있으며, HBr/O2에 플로린계 혼합가스 중 선택되는 하나로 식각할 수 있다.
상기 플로린계 가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6으로 이루어진 일군에서 선택된 하나 이상을 포함한 것을 사용할 수 있다.
상기 게이트 구조체들(10)을 식각할 때, 다수의 식각가스를 사용하지 않고 하나의 식각가스를 사용하여 한번에 수직한 구조의 게이트 구조체들(10)을 식각할 수 있다. 또는, 상기한 식각가스를 사용하여 상기 게이트구조들(10)을 여러번 나누어 식각할 수도 있다.
상기 플로린계 가스는 상기 AlO를 포함하는 마스크패턴(100)에 대해서는 식각선택비가 낮은 반면 상기 게이트 구조체들에 대해선 식각 선택비가 높을 수 있다. 상기 플로린계 식각가스 및 마스크패턴에 대해서는 추후 도 4에서 설명하기로 한다.
상기와 같이 상기 식각가스들을 사용하여 상기 게이트 구조체들(10) 상에 채널홀(1500a)을 형성할 수 있다.
따라서 상기 마스크패턴(100)이 식각가스에 대해 선택비가 낮아서 상기 채널홀(1500a)을 형성하면서 형성된 상기 게이트 구조체들(10)의 측부 및 상기 기판 면 으로 형성되는 경사각(A)이 88°내지 90°로 형성할 수 있다. 게다가 상기 마스크패턴(100)은 패턴의 형상을 유지하게 됨으로써 상기 채널홀(1500a)의 상부가 벌어지는 식각 불량을 방지할 수 있다. 본 실시예에서는 상기 경사각(A)이 직각으로 형성된 것을 도면으로 도시한다.
도 3d에 도시된 바와 같이, 상기 채널홀(1500a)이 형성된 상기 반도체기판 (1100)상에 ONO층(900a)을 형성할 수 있다. 이때 상기 ONO층(900a)을 이방성 증착시켜 상기 게이트 구조체들(10)의 측벽 및 게이트 구조체들(10)의 표면에 형성시킬 수 있다.
상기 ONO층(900a)은 SiO-SiN-SiO의 복수층을 적층시켜 형성할 수 있다. 상기 ONO층(900a)은 추후공정을 수행함으로 전하저장층(참조 도 3h의 900)으로 사용할 수 있다.
도 3e에 도시된 바와 같이, 상기 ONO층(900a) 상에 스페이서층(950a)을 형성할 수 있다. 상기 스페이서층(950a) 또한 상기 ONO층(900a)과 동일한 방법으로 형성할 수 있다. 상기 스페이서층(950a)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
도 3f에 도시된 바와 같이, 상기 스페이서층(950a) 및 상기 ONO층(900a)이 형성되어 있는 상기 반도체기판(1100)을 식각할 수 있다. 이때, 식각은 이방성 식각으로 수행할 수 있다.
상기 반도체기판(1100)에 상기 이방성 식각을 수행하게 되면 상기 게이트 구조체들(10) 상에 형성된 상기 스페이서층(950a) 및 상기 ONO층(900a)의 일부가 식 각될 수 있다.
상기 반도체기판(1100)의 평면 상의 노출된 영역에 상기 스페이서층(950a) 및 상기 ONO층(900a)은 식각될 수 있다. 다시 말해, 상기 마스크패턴(100) 상면에 증착된 상기 스페이서층(950a) 및 상기 ONO층(900a)이 식각될 수 있고, 상기 채널홀(1500a)에 반도체기판 표면에 증착된 상기 스페이서층(950a) 및 상기 ONO층(900a)이 식각될 수 있다.
따라서, 상기 게이트 구조체들(10)의 측벽에 상기 스페이서층(950a) 및 상기 ONO층(900a)이 남아서 스페이서(950) 및 전하저장층(900)을 형성할 수 있게 된다.
한편, 상기 스페이서(950) 및 상기 전하저장층(900)을 형성하고 상기 반도체기판에 불순물을 주입하고 확산시켜 상기 채널홀에 불순물층을 더 형성할 수도 있다. 이에 따라 이격된 상기 불순물층(1200)을 연결할 수도 있다.
도 3g에 도시된 바와 같이, 상기 스페이서(950) 및 상기 전하저장층(900)이 형성된 상기 채널홀(1500a)에 실리콘을 채워 넣을 수 있다. 이때, 상기 채널홀(1500a)에 실리콘을 형성할 때 실리콘을 성장(growth)시키거나 도포(deposition)하여 형성할 수 있다. 이때, 채워진 상기 실리콘은 채널 역할을 할 수 있다.
상기 채널홀(1500a)에 형성되는 소스/드레인영역(1550a, 1550b) 및 채널영역(1500)을 형성할 수 있다. 상기 채널영역(1500)은 상기 소스/드레인영역(1550a, 1550b) 사이에 형성될 수 있다. 상기 채널홀(1500a)에서 상기 제1게이트 선택라인(320)에 대응되는 영역에 상기 소스영역(1550a)을 형성할 수 있다. 상기 실리콘을 상기 소스영역(1550a) 상에 형성하여 채널영역(1500)을 형성할 수 있다.
그리고 상기 채널영역(1500) 상에 실리콘을 형성하고 상기 실리콘에 불순물을 주입하여 상기 드레인영역(1550b)을 형성할 수 있다. 상기 드레인영역(1550b)은 불순물의 농도를 조절하여 상기 제2게이트 선택라인(710)에 대응되는 영역에 형성할 수 있다. 본 실시예에서는 상기 소스/드레인영역(1550a, 1500b)에 N+의 불순물로 형성하였다.
도 3h에 도시된 바와 같이, 상기 채널영역(1500)과 상기 소스/드레인영역(1550a, 1550b)이 형성된 반도체기판(1100) 상에 마스크패턴(100)을 제거하는 연마공정을 실시할 수 있다.
상기 마스크패턴(100)을 제거할 때, 기계화학적 연마공정(CMP) 등으로 연마공정을 수행할 수 있다. 상기 기계화학적 연마공정을 실시할 때는 상기 버퍼층(730)을 저지막으로 사용할 수 있다.
그리고, 상기 버퍼층(730)까지 연마공정을 종료한 후 상기 버퍼층(730) 상에 비트라인(1600)을 형성하여 도 2에 도시된 것과 같이 반도체소자(1)를 형성할 수 있다.
그래서 본 발명에 따른 AlO를 포함하는 상기 마스크패턴(100)은 복수의 층으로 형성되는 수직한 상기 게이트 구조체들(10)을 식각할 때 상기 마스크패턴(100)의 두께를 증가시키지 않고도 수직한 형상의 상기 게이트 구조체들(10)을 식각할 수 있다. 또한, 상기 마스크패턴(100)의 깨짐불량으로 인해 상기 채널홀(1500a)의 상부가 벌어져 형성되는 불량을 개선할 수 있다.
따라서 상기 게이트 구조체들(10)이 식각된 측벽이 상기 반도체기판(1100) 면과 이루는 각도를 88°내지 90°로 형성할 수 있다.
상기와 같은 공정을 통해서 낸드형 플래쉬 메모리소자 즉, 반도체소자를 형성할 수 있다.
도 4는 본 발명의 실시예에 따른 마스크패턴과 게이트구조체들의 식각가스에 대한 선택비를 도시한 그래프이다. 여기서 도 4는 도 3a 내지 도 3h를 인용하여 설명하기로 한다.
상기 게이트 구조체들(10)을 형성되는 다수의 층들과 상기 마스크패턴(100)으로 상용되는 AlO에 대한 선택비를 도시한다. 상기 게이트 구조체들(10)에 사용되는 다수의 도전층들은 실리콘층 또는 금속층을 사용할 수 있다. 여기서 상기 실리콘층은 폴리실리콘일 수 있다.
표 1은 본 발명에 따른 마스크패턴과 게이트구조체들의 식각가스에 대한 선택비를 측정한 데이터를 정리한 표이다.
CF4/100Vb CF4/0Vb HBr/O2
Silicon 938 123 1182
SiO2 812 200 1
Al2O3 47 3 -
선택비 Silicon : Al2O3 20:1 41:1
SiO2 : Al2O3 17:1 66:1
표 1 및 도 4를 참조하면, 상기 마스크패턴(100)으로 사용되는 AlO를 포함하는 물질은 플로린계 식각가스에 선택비가 낮아 상기 마스크패턴의 형상을 유지할 수 있다. 반면 상기 게이트 구조체들(10)을 이루는 물질들 즉, 절연막으로 사용되는 물질 및 도전층으로 사용되는 물질들에 대해서 선택비가 높은 것으로 측정되었다.
따라서, 상기 게이트 구조체들(10)을 식각을 실시함에 있어 식각대상층의 두께 또는 식각가스의 강도에 대해서 상기 마스크패턴(100)은 저항력을 갖을 수 있다.
그래서 본 발명에 따른 AlO를 포함하는 상기 마스크패턴(100)은 복수의 층으로 형성되는 수직한 상기 게이트 구조체들(10)을 식각할 때 상기 마스크패턴(100)의 두께를 증가시키지 않고도 수직한 형상의 상기 게이트 구조체들(10)을 식각할 수 있다. 또한, 상기 마스크패턴(100)의 깨짐불량으로 인해 상기 채널홀(1500a)의 상부가 벌어져 형성되는 불량을 개선할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 낸드/노아형 비휘발성 메모리소자 및 그 제조방법에도 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체소자의 사시도를 도시한 도면이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 공정도이다.
도 4는 본 발명의 실시예에 따른 마스크패턴과 게이트구조체들의 식각가스에 대한 선택비를 도시한 그래프이다.

Claims (10)

  1. 반도체기판에 제1게이트 선택라인 및 제2게이트 선택라인과, 상기 제1게이트선택라인 및 상기 제2게이트 선택라인 사이에 셀게이트구조들을 갖는 게이트구조체들을 형성하되, 상기 게이트구조체들은 금속층, 폴리실리콘층, 산화실리콘(SiO)층, 반도체층 및 절연층 중 어느 하나 이상을 갖도록 적층되어 수직한 구조로 형성되고,
    상기 게이트구조체들 상에 상기 게이트구조체들 상층면의 일부를 노출시키는 알루미늄 산화막(AlO)으로 형성되는 마스크패턴을 형성하고,
    상기 마스크패턴을 식각마스크로 사용하여 상기 게이트구조체들을 일부를 식각하되, 상기 게이트구조체들의 각층들을 가로지르는 채널홀을 형성하는 것을 포함하는 반도체소자 제조방법.
  2. 제 1항에 있어서,
    상기 마스크패턴층은 130Å 내지 170Å의 두께로 형성하는 반도체소자 제조방법.
  3. 제 1항에 있어서,
    상기 식각가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6 으로 이루어진 일군에서 선택된 하나 이상을 포함하는 반도체소자 제조방법.
  4. 제 1항에 있어서,
    상기 금속층은 텅스텐 및 탄탈늄 중 적어도 하나를 포함하는 반도체소자 제조방법.
  5. 제 1항에 있어서,
    상기 채널홀을 형성하는데 있어서,
    상기 식각가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6 으로 이루어진 일군에서 선택된 하나 이상을 포함하는 플로린계 가스를 사용하여 상기 산화실리콘 및 상기 금속층 중 적어도 하나를 식각하는 반도체소자 제조방법.
  6. 제 1항에 있어서,
    상기 채널홀을 형성하는데 있어서,
    상기 식각가스는 CF4, NF3, CHF3, CH2F2, CH3F 및 SF6 으로 이루어진 일군에서 선택된 하나 이상을 포함하는 플로린계 가스에 HBr/O2를 혼합하거나 HBr/O2를 단독으로 사용하여 상기 폴리실리콘층을 식각하는 반도체소자 제조방법.
  7. 제 1항에 있어서,
    상기 채널홀로 인해 형성되는 상기 게이트 구조체들의 측부 및 상기 기판 면으로 형성되는 경사는 88°내지 90°로 형성되는 반도체소자 제조방법.
  8. 제 1항에 있어서,
    상기 마스크패턴 및 상기 제1게이트 선택라인 사이에는 실리콘질화막으로 형성되는 버퍼층이 더 형성되는 반도체소자 제조방법.
  9. 제 1항에 있어서,
    상기 채널홀에 형성된 상기 게이트구조체들의 측부 및 채널홀에 의해서 노출된 기판에 ONO층을 형성하고,
    상기 ONO층 상에 스페이서층를 형성하고,
    상기 ONO층 및 상기 스페이서층을 식각하여 전하저장층과 스페이서를 형성하 고,
    상기 채널홀에 실리콘을 채워넣어 채널을 형성하고,
    상기 채널이 형성된 상기 반도체기판에 상기 마스크패턴을 연마하고,
    상기 채널에 연결되는 비트라인을 더 형성하는 것을 포함하는 반도체소자 제조방법.
  10. 제 9항에 있어서,
    상기 ONO층 및 상기 스페이서층을 이방성 식각하여 상기 게이트구조체들의 측부에 상기 전하저장층 및 상기 스페이서가 형성되는 반도체소자 제조방법.
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* Cited by examiner, † Cited by third party
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