KR100727617B1 - Ｎａｎｄ형 플래시 메모리 디바이스 - Google Patents

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Abstract

일 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스를 형성하는 방법에 관한 것으로, 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하는 기판의 적어도 일부분 상에 제 1옥사이드층을 성장시키는 단계와, 상기 기판의 플래시 메모리 셀 영역의 상기 제 1옥사이드층의 일부분을 제거하는 단계와, 상기 플래시 메모리 셀 영역의 기판 중 적어도 일부분 상에, 그리고 상기 선택 게이트 영역의 제 1옥사이드층의 적어도 일부분 상에 제 2옥사이드층을 성장시키는 단계와, 상기 제 2옥사이드층의 적어도 일부분 상에 제 1의 원위치(in situ) 도핑된 비정질 실리콘층을 증착시키는 단계를 포함하고, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 400Å 내지 1,000Å의 두께를 갖고, 상기 제 1의 원위치 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와, 상기 유전층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와, 그리고 상기 기판의 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고 상기 선택 게이트 영역 기판에 선택 게이트 트랜지스터를 형성하는 단계를 포함하며, 상기 플래시 메모리 셀은 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 그리고 상기 제 2의 도핑된 비정질 실리콘층을 포함하고, 상기 선택 게이트 트랜지스터는 상기 제 1옥사이드층, 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층 및 상기 제 2의 도핑된 비정질 실리콘층을 포함한다.

Description

ＮＡＮＤ형 플래시 메모리 디바이스{NAND TYPE FLASH MEMORY DEVICE}
본 발명은 일반적으로 EEPROM과 같은 플래시 메모리 디바이스를 제조하기 위한 개선된 방법에 관한 것이다. 특히, 본 발명은 개선된 선택 게이트 성능을 특징으로 하는 NAND형 플래시 메모리 디바이스를 제조하는 방법에 관한 것이다.
반도체 디바이스들은 전형적으로 기판 상 혹은 기판 내에 형성되는 다수의 개별적 구성요소들을 포함한다. 이러한 디바이스들은 종종 고밀도 섹션(section)과 저밀도 섹션을 포함한다. 예를 들어, 종래 기술인 도 1a에 예시된 바와 같이, 플래시 메모리(10)와 같은 메모리 디바이스는 단일 기판(13) 상에 하나 이상의 고밀도 코어 영역들(11)과 저밀도 주변 부분(12)을 포함한다. 상기 고밀도 코어 영역들(11)은 전형적으로는, 개별적으로 주소지정이 가능한, 실질적으로 동일한 플로팅-게이트형 메모리 셀들 중 적어도 하나의 M x N 어레이로 이루어지며, 상기 저밀도 주변 부분(12)은 전형적으로 입출력(I/O) 회로와 상기 개별적인 셀들을 선택적으로 주소지정하기 위한 회로(선택되는 셀들의 소스, 게이트 그리고 드레인을 소정의 전압 또는 임피던스에 접속하여, 프로그래밍, 판독 또는 소거 등의 지정된 셀 동작을 실행하기 위한 디코더들 등)를 포함한다.
상기 코어 부분(11) 내의 메모리 셀들은 예를 들어, 종래 기술인 도 1b에 예시된 구성과 같은 NAND형 회로 구성으로 함께 결합된다. 각 메모리 셀(14)은 드레인(14a), 소스(14b), 그리고 스택 게이트(14c)를 갖는다. 복수의 메모리 셀들(14)은 일 단에 드레인 선택 트랜지스터를 구비하고 다른 단에 소스 선택 트랜지스터를 구비하여 직렬로 함께 접속되어, 종래 기술인 도 1b에 예시된 바와 같은 NAND 스트링(string)을 형성한다. 각각의 스택 게이트(14c)는 워드라인(WL0, WL1,...,WLn)에 결합되는 한편, 상기 드레인 선택 트랜지스터들의 각 드레인은 비트라인(BL0, BL1,...,BLn)에 결합된다. 마지막으로, 소스 선택 트랜지스터들의 각 소스는 공통 소스 라인(Vss)에 결합된다. 주변 디코더 및 제어 회로를 이용하여, 각 메모리 셀(14)은 프로그래밍, 판독 또는 소거 기능들을 위해 주소지정될 수 있다.
종래 기술 도 1c는 종래 기술 도 1a와 1b의 코어 영역(11)의 전형적인 메모리 셀(14)의 부분 단면도를 나타낸다. 이러한 셀(14)은 전형적으로, 기판 혹은 P-웰(well)(16) 내에 소스(14b), 드레인(14a) 및 채널(15)을 포함하고, 상기 채널(15)상에 겹쳐지는 스택 게이트 구조(14c)를 포함한다. 상기 스택 게이트(14c)는 상기 P-웰(16)의 표면 상에 형성된 박막 게이트 유전층(17a)(일반적으로 터널 옥사이드라 칭해짐)을 더 포함한다. 상기 스택 게이트(14c)는 또한, 상기 터널 옥사이드(17a) 위에 겹쳐지는 폴리실리콘 플로팅 게이트(17b) 및 상기 플로팅 게이트(17b) 위에 겹쳐지는 인터폴리(interpoly) 유전층(17c)을 포함한다. 상기 인터폴리 유전층(17c)은 종종 나이트라이드층이 사이에 삽입된 2개의 옥사이드 층을 갖는 옥사이드-나이트라이드-옥사이드(ONO)층과 같은 다층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트(17d)는 상기 인터폴리 유전층(17c) 위에 겹쳐진다. 횡방향 행으로 형성되는 각각의 셀들(14)의 제어 게이트들(17d)은 셀들의 열과 관련된 공통 워드라인(WL)을 공유한다(예를 들어, 종래 기술 도 1b 참조). 또한, 상술한 바와 같이, 각각의 셀들의 수직방향 열의 드레인 영역들(14a)은 도전성 비트라인(BL)에 의해 함께 접속된다. 상기 셀(14)의 채널(15)은 상기 스택 게이트 구조(14c)에 의해 상기 채널(15)에서 발생되는 전계에 따라 상기 소스(14b)와 드레인(14a) 사이에 전류를 도통시킨다.
이와 같은 NAND형 플래시 메모리 디바이스들을 제조하기 위한 공정은 다수의 개별적 공정 단계들을 포함한다. 일관된 성능 및 신뢰성을 제공하는 플래시 메모리 디바이스들을 제조하는 것과 관련된 수많은 문제들이 있다. 예를 들어, 플로팅 게이트가 두꺼워질수록, 상기 텅스텐 실리사이드층에 원하지 않는 균열(cracking)이 발생할 수 있고, 높은 어스펙트 비(aspect ratio)와 높은 토포그래피 때문에 식각 문제가 발생할 우려가 있다. 그러나, 상기 플로팅 게이트가 두꺼워질수록, 더 높은 응력이 상기 터널 옥사이드층 상에 발생하고, 터널 옥사이드 신뢰성이 개선되고, 도전성이 개선되고, 결과적으로 더 나은 회로 성능이 얻어진다. 상기 플로팅 게이트가 얇아질수록, 원하지 않는 펀치스루가 식각 동안 발생할 수 있고, 특히 상기 선택 게이트에 대한 폴리 1 접촉 식각이 발생할 수 있고, 핀홀 결함이 바람직하지 않게 증가할 우려가 있다. 또한, 상기 폴리 1의 두께가 너무 얇으면, (ONO 다층 유전막을 형성하기 이전의) HF 딥 세정 단계는 상기 폴리 1을 분해하고 상기 터널 옥사이드를 손상시킬 우려가 있다.
상기 플로팅 게이트에서의 도핑 레벨이 너무 낮으면, 워드라인 저항과 접촉 저항이 바람직하지 않게 높아지고, 특히 상기 선택 게이트에 대한 저항률이 바람직하지 않게 높아진다. 그러나, 낮은 도핑의 결과로서 평활한 터널 옥사이드-플로팅 게이트 계면이 얻어진다. 낮은 도핑의 결과로서 또한, 전하 이득(손실) 문제가 더 적어진다. 상기 플로팅 게이트에서의 도핑 레벨이 너무 높으면, 바람직하지 않은 터널 옥사이드로의 도펀트 분리가 발생하고, 터널 옥사이드의 완전성이 손상된다. 바람직하지 않은 정도의 도핑 레벨들은 상기 플로팅 게이트와 상기 터널 옥사이드 사이의 표면을 대단히 거칠게 하고, 결과적으로, 높은 국소적 전계, 더 낮은 옥사이드 절연 내력, 그리고 프로그램/소거 내구성 주기 문제가 발생한다.
상술한 염려사항들 및 문제점들을 고려하면, 플래시 메모리 셀들의 품질이 개선되고, 또한 이와 같은 메모리 셀들을 제조하기 위한 방법들이 더 효율적으로 될 필요성이 있다.
본 발명의 결과로서, 비휘발성 플래시 메모리 디바이스 제작이 개선되어, 개선된 신뢰성을 갖는 디바이스들이 제조된다. 플로팅 게이트들과 선택 게이트들을 제조하기 위한 특정 파라메터들을 제공하는 본 발명의 방법들을 이용함으로써, 결함 밀도가 낮아지고, 고/저 폴리 1 도핑에 의한 전하 이득/손실에 대한 우려와 선택 게이트의 저도전성에 대한 염려가 최소로 되고, 또한, 선택 게이트 배선 문제점이 더 적어지는 플래시 메모리 디바이스의 형성이 용이해진다. 또한, 본 발명의 방법들은 터널 옥사이드의 바람직하지 않은 HF 공격, 높은 국소적 전계들, 텅스텐 실리사이드 균열, 그리고 핀홀 결함들을 최소화하고 및/또는 제거한다.
일 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스를 형성하는 방법에 관한 것으로, 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하는 기판의 적어도 일부분 상에 제 1옥사이드층을 성장시키는 단계와; 상기 기판의 플래시 메모리 셀 영역의 상기 제 1옥사이드층의 일부분을 제거하는 단계와; 상기 플래시 메모리 셀 영역의 기판의 적어도 일부분 및 상기 선택 게이트 영역의 제 1옥사이드층의 적어도 일부 분 상에 제 2옥사이드층을 성장시키는 단계와; 상기 제 2옥사이드층의 적어도 일부분 상에 제 1의 원위치(in situ) 도핑된 비정질 실리콘층을 증착하는 단계를 포함하고, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 약 400Å 내지 약 1,000Å의 두께를 갖고; 상기 제 1의 원위치 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와; 상기 유전층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와; 그리고, 상기 기판의 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고 상기 선택 게이트 영역 기판에 선택 게이트 트랜지스터를 형성하는 단계를 포함하고, 상기 플래시 메모리 셀은 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 및 상기 제 2의 도핑된 비정질 실리콘층을 포함하고, 상기 선택 게이트 트랜지스터는 상기 제 1옥사이드층, 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 및 상기 제 2의 도핑된 비정질 실리콘층을 포함한다.
다른 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법에 관한 것으로, 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하는 기판의 적어도 일부분 상에 약 130Å 내지 약 170Å의 두께를 갖는 제 1옥사이드층을 성장시키는 단계와; 상기 기판의 플래시 메모리 셀 영역의 상기 제 1옥사이드층의 일부분을 제거하는 단계와; 상기 플래시 메모리 셀 영역의 기판 중 적어도 일부분 상에, 그리고 상기 선택 게이트 영역의 제 1옥사이드층의 적어도 일부분 상에 제 2옥사이드층을 성장시키는 단계와; 상기 제 2옥사이드층의 적어도 일부분 상에 제 1의 원위치 도핑된 비정질 실리콘층을 증착하는 단계를 포함하고, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 약 500Å 내지 약 950Å의 두께를 갖고; 상기 제 1의 원위치 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와; 상기 유전층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와; SiH2Cl2및 WF6를 이용하여 제 2의 인(phosphorus) 도핑된 비정질 실리콘층 상에 텅스텐 실리사이드층을 증착하는 단계와; 그리고 상기 기판의 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 선택 게이트 영역 기판에 선택 게이트 트랜지스터를 형성하는 단계를 포함하고, 상기 플래시 메모리 셀은 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 상기 제 2의 도핑된 비정질 실리콘층 및 상기 텅스텐 실리사이드층을 포함하고, 상기 선택 게이트 트랜지스터는 상기 제 1옥사이드층, 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 상기 제 2의 도핑된 비정질 실리콘층 및 상기 텅스텐 실리사이드층을 포함한다.
또 다른 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스에 대한 선택 게이트 트랜지스터를 형성하는 방법에 관한 것으로, 기판의 적어도 일부분 상에 약 130Å 내지 약 170Å의 두께를 갖는 제 1옥사이드층을 형성하는 단계와; 상기 제 1옥사이드층 상에 제 2옥사이드층을 형성하여 게이트 옥사이드를 제공하는 단계를 포함하고, 상기 게이트 옥사이드는 약 150Å 내지 약 190Å의 두께를 갖고; 그리고 약 300mTorr 내지 약 700mTorr의 압력 하에서 약 450℃ 내지 약 590℃의 온도로 상기 게이트 옥사이드 상에 원위치 도핑된 비정질 실리콘층을 증착하는 단계를 포함하며, 상기 원위치 도핑된 비정질 실리콘층은 약 400Å 내지 약 1,000Å의 두께를 갖고, 도펀트 농도는 약 1 x 1015 ions/cm3 내지 약 2 x 1020 ions/cm3이다.
도 1a는 종래의 플래시 메모리 칩의 레이아웃(layout)을 예시하는 평면도이다.
도 1b는 종래의 NAND형 플래시 메모리 회로 구성을 예시하는 개략도이다.
도 1c는 종래의 스택 게이트 플래시 메모리 셀을 예시하는 부분적 단면도이다.
도 2a는 NAND형 플래시 메모리 디바이스의 코어 부분을 예시하는 개략도이다.
도 2b는 도 2a의 NAND형 플래시 메모리 디바이스의 코어 부분의 평면 레이아웃 도면이다.
도 3은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 예시한 단면도이다.
도 4는 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 예시한 단면도이다.
도 5는 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 예시한 단면도이다.
도 6은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 예시한 단면도이다.
도 7은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 예시한 단면도이다.
도 8은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 예시한 단면도이다.
본 발명의 결과로서, 개선된 신뢰성을 갖는 비휘발성 플래시 메모리 디바이스들이 얻어질 수 있다. 본 발명의 방법을 이용함으로써, 개선된 신뢰성 및 성능을 갖는 선택 게이트들이 형성된다. 또한, 결함 밀도가 낮고, 고/저 폴리 1 도핑에 의한 전하 이득/손실에 대한 우려가 최소로 되고, 선택 게이트 배선 문제가 더 적어지는 플래시 메모리 셀 및 선택 게이트를 용이하게 제조할 수 있다.
본 발명은 상기 도면들을 참조하여 설명되고, 전체적으로 유사한 요소들을 지칭하기 위해 유사한 참조 기호들이 사용된다. 본 발명은 플래시 메모리 디바이스 및 그의 제조 방법에 관한 것으로, 본 발명의 일 측면에 따르면, 이중 코어 옥사이드 공정 단계가 제거된다. 결과적으로, 주변 영역의 고/저 전압 게이트 트랜지스터 구조를 형성하는데 이용되는 단계들을 이용하여 선택 게이트 트랜지스터를 구축할 수 있고, 그로 인해 실질적으로 플래시 메모리 디바이스를 구축하는데 필요한 공정 단계들의 수가 감소된다.
본 발명은 도 2-8의 공정과 관련하여 이해될 수 있고, 그 장점들도 이해될 수 있다. NAND형 플래시 메모리 디바이스의 코어 부분(11)을 예시하는 회로 개략도가 도 2a에 도시된다. 상기 코어 부분(11)은 일 측이 드레인 선택 트랜지스터 부분(24)에 접하고, 다른 측이 소스 선택 트랜지스터 부분(26)에 접하는 메모리 셀 영역(22)을 포함한다. 상기 선택 트랜지스터 부분들(24 및 26) 각각은 선택 게이트 트랜지스터들(24a-24c 및 26a-26c)을 각각 포함하고, 이는 당업자들에게 알려진 바와 같이, 각 비트라인의 선택성을 보증함으로써, 그리고 프로그래밍 동작 동안에 셀 전류가 비트라인을 통해 전류를 도통시키는 것을 방지함으로써, 소망하는 비트라인(예를 들어, BLN-1, BLN, BLN+1)을 선택적으로 활성화하도록 동작한다.
도 2a의 코어 회로(12) 및 그에 대응하는 회로 레이아웃(도 2b의 평면도)을 형성하는 NAND형 플래시 메모리 공정에서는, 개선된 공정이 상기 스택 메모리 셀들 및 상기 선택 게이트 트랜지스터들을 형성하는데 이용된다.
상기 코어 선택 게이트 트랜지스터들(24a-24c 및 26a-26c)은 이들의 게이트 옥사이드가 메모리 셀의 스택 게이트 구조의 셀 옥사이드(터널 옥사이드라고도 칭함)의 약 2배의 두께인 것(약 90Å에 비교하여 약 170Å) 이외에는, 상기 메모리 셀 영역(22)의 스택 게이트 플래시 메모리 구조들과 어느 정도 유사한 구조를 갖는다. 상기 선택 트랜지스터들(24a-24c)은 약 170Å의 게이트 옥사이드를 이용하여, 프로그래밍 동안 대역간 터널링에 의해 유발되는 핫 캐리어 응력에 대한 디바이스의 취약성을 감소시킴으로써, 상기 트랜지스터의 신뢰성을 개선한다. 상기 선택 게이트 트랜지스터들(24a-24c 및 26a-26c)은 종래의 MOS 트랜지스터로서 동작하고, 따라서 표준 MOS 트랜지스터 구성과 같이 하나의 도핑된 비정질 실리콘층을 갖기 때문에, 상기 선택 게이트 트랜지스터들(24a-24c 및 26a-26c)은 영역(22)의 스택 게이트 플래시 메모리 셀 구조와는 또한 다르다. 상기 종래의 NAND-형 회로 구성(12)의 평면 회로 레이아웃도가 도 2b에 예시된다.
본 발명의 방법의 특정 예를 제공하기 전에, 일반적인 예가 제공된다. 건식 산화, 습식 산화 또는 열적 산화와 같은 임의의 적절한 방법들을 이용하여, 전형적으로 실리콘으로 제조된 반도체 기판의 적어도 일부분 상에 제 1게이트 옥사이드를 성장시킨다. 상기 공정은 이후에 스택 메모리 셀들과 상기 선택 게이트 트랜지스터들이 놓이는 기판의 코어 영역 내에서의 활동(activity)을 나타낸다. 이와 관련하여, 상기 기판의 코어 영역은 두 개의 영역, 즉 상기 스택 메모리 셀 영역과 상기 선택 게이트 트랜지스터 영역을 포함한다. 상기 제 1게이트 옥사이드는 이후에 선택 게이트 트랜지스터 옥사이드의 일부분으로서 기능한다. 일 실시예에서, 상기 제 1게이트 옥사이드는 약 70Å 내지 약 110Å의 두께를 갖는다. 다른 실시예에서, 상기 제 1게이트 옥사이드는 약 80Å 내지 약 100Å의 두께를 갖는다.
그 다음에, 상기 스택 메모리 셀 영역의 제 1게이트 옥사이드를 노출시킨 상태로, 상기 코어 영역의 선택 게이트 트랜지스터 영역 상에 마스크가 제공된다. 상기 스택 메모리 셀 영역의 상기 제 1게이트 옥사이드는, 대응하는 세정 단계(들)을 경우에 따라서는 포함할 수 있는 적절한 식각 절차를 이용하여 식각된다. 바람직한 실시예에서, 버퍼링된 옥사이드 식각 공정을 이용하여 상기 스택 메모리 셀 영역의 상기 제 1게이트 옥사이드를 제거한다. 그 후에, 상기 마스크가 제거된다.
그 후에, 상기 구조에는 제 2옥사이드층을 제공하기 위한 다른 산화 공정이 행해진다. 특히, 제 2옥사이드층은 상기 스택 메모리 셀 영역에 제공되는 반면, 상기 선택 게이트 트랜지스터 영역의 제 1옥사이드층의 두께는 증가한다. 산화는 건식 산화, 습식 산화 또는 열적 산화 등의 임의의 적절한 방법을 이용하여 행해진다. 선택 게이트 트랜지스터 영역의 증대된 옥사이드층은 이후에 상기 선택 게이트 트랜지스터 옥사이드로서 기능한다. 상기 스택 메모리 셀 영역의 제 2옥사이드층은 이후에 상기 터널 옥사이드로서 기능한다. 일 실시예에서, 상기 선택 게이트 트랜지스터 영역의 증대된 게이트 옥사이드층은 약 150Å 내지 약 190Å의 두께를 갖고, 한편으로 상기 스택 메모리 셀 영역의 제 2옥사이드층은 약 70Å 내지 약 110Å의 두께를 갖는다. 다른 실시예에서, 상기 선택 게이트 트랜지스터 영역의 증대된 게이트 옥사이드는 약 160Å 내지 약 180Å의 두께를 갖고, 한편으로 상기 스택 메모리 셀 영역의 제 2옥사이드는 약 80Å 내지 약 100Å의 두께를 갖는다.
그 다음에, 상기 증대된 게이트 옥사이드와 제 2게이트 옥사이드의 적어도 일부분 상에(상기 선택 게이트 트랜지스터 영역과 스택 메모리 셀 영역의 상부에) 비교적 얇은 제 1의 도핑된 비정질 실리콘층이 제공된다. 상기 제 1의 도핑된 비정질 실리콘층은 이후에, 상기 스택 메모리 셀의 플로팅 게이트(폴리 1이라고도 칭함)로서, 그리고 상기 선택 게이트 트랜지스터의 게이트로서 기능한다. 상기 박막의 제 1의 도핑된 비정질 실리콘층은 비교적 낮은 온도와 특정 도핑 조건을 이용하는, 구체적으로 정의되고 제어되는 원위치 도핑 공정을 이용하여 제조된다.
상기 얇은 제 1의 도핑된 비정질 실리콘층이 형성되는 온도는 약 450℃에서 약 590℃ 사이이다. 다른 실시예에서, 상기 온도는 약 490℃에서 약 560℃ 사이이다. 또 다른 실시예에서, 상기 온도는 약 510℃에서 약 550℃ 사이이다. 상기 박막의 제 1의 도핑된 비정질 실리콘층이 제조되는 압력은 약 300mTorr에서 약 700mTorr 사이이다. 다른 실시예에서, 상기 압력은 약 350mTorr에서 약 600mTorr 사이이다.
상기 박막의 제 1의 도핑된 비정질 실리콘층을 제조하기 위해 사용되는 도펀트는 인(P)과 비소(As)중 적어도 하나이다. 바람직한 실시예에서, 도펀트는 인이다. 결과로서 발생하는 상기 제 1의 도핑된 비정질 실리콘층에서의 도펀트 농도는 약 1 x 1015 ions/cm3 에서 약 2 x 1020 ions/cm3 사이이다. 다른 실시예에서, 상기 도펀트 농도는 약 1 x 1016 ions/cm3 에서 약 1 x 1020 ions/cm3 사이이다. 또 다른 실시예에서, 도펀트 농도는 약 1 x 1017 ions/cm3 에서 약 5 x 1019 ions/cm3 사이이다. 상기 도펀트 농도가 약 1 x 1020 ions/cm3 을 초과하는 경우, 상기 터널 옥사이드와 상기 제 1의 도핑된 비정질 실리콘층(플로팅 게이트) 간의 계면이 너무 거칠어진다. 상기 도펀트 농도가 약 1 x 1015 ions/cm3 미만이면, 상기 워드라인 저항과 접촉 저항은 바람직하지 않은 정도로 높다.
일 실시예에서, 결과로서 발생하는 상기 제 1의 도핑된 비정질 실리콘층은 약 400Å 내지 약 1,000Å의 두께를 갖고, 약 500Å 내지 약 950Å의 두께를 갖는 것이 바람직하다. 다른 실시예에서, 결과로서 발생하는 상기 제 1의 도핑된 비정질 실리콘층은 약 600Å 내지 약 900Å의 두께를 갖는다. 그 결과로서 발생하는 상기 제 1의 도핑된 비정질 실리콘층의 두께가 약 1,000Å을 초과하면, 이후 적용되는 텅스텐 실리사이드층에 바람직하지 않은 균열이 발생하고, 높은 어스펙트비와 높은 토포그래피 때문에 식각 문제가 발생한다. 결과로서 발생하는 상기 제 1의 도핑된 비정질 실리콘층의 두께가 약 400Å 이하이면, 바람직하지 않은 핀홀 결함과 폴리 1 접촉 펀치스루가 발생한다.
상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에, 임의의 적절한 방법을 이용하여 유전층이 제공된다. 상기 유전층은 바람직하게는, 3개의 층들; 즉, 나이트라이드층을 가운데 삽입한 2개의 옥사이드층(ONO구조라 불리는 것)을 포함한다. 상기 유전층은 이후에 상기 스택 메모리 셀의 인터폴리 유전층으로서 활용된다. 일 실시예에서, 상기 유전층은 약 100Å 내지 약 160Å의 두께를 갖고, 바람직하게는 약 120Å 내지 약 140Å의 두께를 갖는다.
제 2의 도핑된 비정질 실리콘층은 임의의 적절한 방법을 이용하여 상기 기판의 적어도 일부분 상에 제공된다. 상기 제 2의 도핑된 비정질 실리콘층은 이후에 상기 스택 메모리 셀의 제어 게이트(폴리 2라는 용어로도 불림)로서 기능한다. 일 실시예에서, 제 2의 도핑된 비정질 실리콘층은 약 1,000Å 내지 약 1,400Å의 두께를 갖고, 바람직하게는 약 1,100Å 내지 약 1,300Å의 두께를 갖는다.
그 후에, 상기 제 2의 도핑된 비정질 실리콘층의 적어도 일부분 상에 텅스텐 실리사이드층이 제공된다. 상기 텅스텐 실리사이드층은 SiH2Cl2 및 WF6 또는, SiH4 및 WF6중 어느 하나를 포함하는 가스 흐름을 이용하는 CVD 기술 등의 임의의 적절한 방법에 의해 형성될 수 있다. 상기 가스 흐름은 희 가스(noble gas)(He, Ne, Ar, Kr 및 Xe) 등의 불활성 가스를 더 포함할 수 있다. 바람직한 실시예에서, 상기 텅스텐 실리사이드층은 불활성 가스를 갖는 SiH2Cl2 및 WF6를 이용하여 제공된다. 상기 텅스텐 실리사이드의 증착 후에, 임의의 급속 열 어닐(anneal)(RTA)이 상기 질소 분위기에서 행해진다. 일 실시예에서, 상기 텅스텐 실리사이드층은 약 1,000Å 내지 약 1,800Å의 두께를 갖는다. 다른 실시예에서, 상기 텅스텐 실리사이드층은 약 1,200Å 내지 약 1,600Å의 두께를 갖는다. 또 다른 실시예에서, 상기 텅스텐 실리사이드층은 약 1,300Å 내지 약 1,500Å의 두께를 갖는다.
상기 텅스텐 실리사이드층의 증착은 약 450℃에서 약 650℃의 온도와 약 70Pa에서 약 120Pa의 압력으로 행해진다. 바람직한 실시예에서, 상기 온도는 약 500℃에서 약 600℃이고, 상기 압력은 약 80Pa에서 약 110Pa이다. 일 실시예에서, 상기 가스 흐름은 분당 약 50 표준 입방 센티미터(sccm)에서 약 250 sccm의 SiH2Cl2와, 약 2sccm에서 약 10sccm의 WF6를 포함한다. 불활성 가스가 이용되는 실시예에서, 상기 가스 흐름은 약 100sccm에서 약 250 sccm의 불활성 가스를 더 포함한다.
본 발명에 따른 텅스텐 실리사이드 증착에 의해, 미소 균열(microcrack)이 조금 발생하거나 전혀 발생하지 않는 텅스텐 실리사이드층이 형성된다. 그 결과, 본 발명에 따라 형성된 텅스텐 실리사이드층은 실란(silan)을 이용하여 제조된 텅스텐 실리사이드층에 비해 낮은 저항을 갖는다.
상기 텅스텐 실리사이드의 증착 후, 임의의 어닐 단계가 수행된다. 비록 필수적이지는 않지만, 상기 텅스텐 실리사이드층의 어닐링은, 미소 균열에 저항하기 위한 텅스텐 실리사이드층의 능력에 더 기여할 수 있다. 바람직한 실시예에서, 급속 열처리(RTA)가 행해진다. 상기 텅스텐 실리사이드층의 어닐링은 바람직하게는, 질소(N2) 분위기와 같은 주변 분위기에서 행해진다. 일 실시예에서, 어닐링은 약 850℃에서 약 950℃의 온도에서 행해진다. 일 실시예에서, 어닐링은 약 10초에서 약 30초 동안 행해진다. 상기 어닐링은 주로 상기 텅스텐 실리사이드층에서의 미소 균열의 발생을 더 감소시키도록 작용한다.
상기 제 2의 도핑된 비정질 실리콘층의 부분들 상에, 임의의 적절한 방법을 이용하여 부가적인 층들이 제공된다. 예를 들어, 상기 텅스텐 실리사이드층 상에 실리콘 옥시나이트라이드층이 제공된다.
일련의 마스크 및 식각 공정들(예를 들어, 자기정합 식각 단계)을 이용하여, 스택 플래시 메모리 셀들, 선택 게이트 트랜지스터들, 워드라인들, 배선 등이 형성된다. 이들 단계들은 당업계에 알려진 것이다. 상기 NAND형 공정은 적어도 두 종류의 디바이스; 즉, 상기 플래시 매모리 디바이스의 코어 영역의 스택 게이트 메모리 셀 및 선택 게이트 트랜지스터의 제조와 관련된다.
본 발명의 결과로서, 특히 상기 제 1의 도핑된 실리콘층과 상기 텅스텐 실리사이드층을 형성하기 위한 조건의 결과로서, 고품질의 플래시 메모리 디바이스가 제조된다. 상기 제 1의 도핑된 실리콘 층을 형성하기 위한 조건들은, 상기 플래시 메모리 셀들에서의 고품질 플로팅 게이트들과, 상기 선택 게이트 트랜지스터들에서의 고품질 게이트들과 관계가 있다.
상기 NAND형 플래시 메모리 디바이스 공정을 예시하는 반도체 제조 공정의 흐름이 도 3-8과 관련하여 좀 더 자세히 설명된다. 도 3을 참조하면, 기판(30)이 제공된다. 상기 기판(30)은 전형적으로 다양한 요소들, 영역들 그리고/또는 그 위의 층들을 임의적으로 구비하는 실리콘 기판이고; 이들은 금속층, 장벽층, 유전층, 디바이스 구조, 활성 실리콘 영역들 또는 구역들과 같은 활성 영역들, 또한, P웰들, N웰들, 부가의 폴리실리콘 게이트들, 워드라인들, 소스 영역들, 드레인 영역들, 비트라인들, 베이스들, 에미터들, 콜렉터들, 도전성 라인들, 도전성 플러그들 등을 포함하는 능동 소자들 및 수동 소자들을 포함한다. 상기 기판(30)은 두개의 주된 영역들; 즉, 선택 게이트 트랜지스터 영역(32)과 스택 플래시 메모리 셀 영역(34)을 갖는다. 상기 기판(30)의 적어도 일부분 상에, 또는 전체 기판(30) 상에 제 1옥사이드층(36)이 제공된다. 이후에, 상기 선택 게이트 트랜지스터 옥사이드의 일부분을 형성하는(도 8 참조) 상기 제 1옥사이드층(36)은 약 148Å의 두께를 갖는다. 상기 실시예에서의 상기 제 1옥사이드층(36)은 약 900℃로, 13.5l의 산소, 462cc의 HCl, 그리고 14l의 아르곤 하에서 건식 산화 공정에 의해 형성 또는 성장된다. 상기 건식 산화 공정에 이어서, 아르곤 하에서 약 900℃로 어닐링되는 단계가 행해질 수 있다.
도 4를 참조하면, 상기 스택 플래시 메모리 셀 영역(34)의 상기 제 1옥사이드층(36)을 노출시킨 상태로, 마스크(38)를 사용하여 상기 기판(30)의 상기 선택 게이트 트랜지스터 영역들(32)을 덮는다. 상기 마스크(38)는 적절한 포토레지스트 재료를 포함하고, 스핀 온 증착, 선택적 조사(irradiation), 그리고 현상을 포함하는 적절한 포토리소그래피 기술을 이용하여 형성된다.
도 5를 참조하면, 상기 구조의 노출 부분(상기 스택 플래시 메모리 셀 영역(34))은 상기 기판(30)에까지 식각된다. 구체적으로, 적절한 식각 기술들을 이용하여 상기 제 1 옥사이드층(36)의 노출 부분들이 제거되고, 상기 스택 플래시 메모리 셀 영역(34)내의 상기 기판(30)을 노출시킨다.
도 6을 참조하면, 상기 마스크(38)는 제거되고, 상기 기판(30)의 노출 부분들의 적어도 일부분 상에(상기 스택 메모리 셀 영역(34)과 상기 선택 게이트 영역(32) 상에) 제 2옥사이드층(40)이 제공된다. 상기 실시예에서, 상기 제 2옥사이드층(40)은 약 1,050℃의 온도로, 1.33l의 산소, 12.6l의 아르곤, 그리고 70cc의 HCl 하에서 건식 산화에 의해 형성된다. 상기 제 2옥사이드층(40)은 이후에 상기 스택 메모리 셀을 위한 터널 옥사이드를 형성하고, 상기 제1 옥사이드층과 결합되어 이후에 상기 선택 게이트 트랜지스터를 위한 게이트 옥사이드를 형성한다(도 8참조). 상기 제 2옥사이드층(40)은 상기 스택 메모리 셀 영역(34)에서는 약 87Å의 두께를 갖고, 상기 선택 게이트 트랜지스터 영역(32)에서는 약 168Å의 두께를 갖는다. 상기 선택 게이트 트랜지스터 영역(32)에서, 나타나는 상기 제 2옥사이드층(40)은 상기 제 1옥사이드층(36)과 상기 제 2옥사이드층(40)의 결합이고, 따라서, 상기 스택 플래시 메모리 셀 영역(34)의 제 2옥사이드층(40)의 더 얇은 부분과 비교하면, 제 2옥사이드층(40)의 더 두꺼운 부분으로 나타난다.
도 7을 참조하면, 상기 제 2옥사이드층(40)의 적어도 일부분(상기 스택 플래시 메모리 셀 영역(34)과 상기 선택 게이트 영역(32)) 상에, 원위치 도핑 공정을 이용하여 제1의 도핑된 비정질 실리콘층(42)이 제공된다. 상기 실시예에서는, 인 도핑된 비정질 실리콘층을 CVD에 의해 증착함으로써, 도핑된 비정질 실리콘층(38)을 530℃, 400mTorr에서, 2000sccm에서의 SiH4 및, 헬륨 약 22sccm에서의 1 중량%의 PH3의 혼합물로 형성한다. 상기 제 1의 도핑된 비정질 실리콘층(42)(폴리 1로도 칭함)은 이후에, 스택 메모리 셀의 플로팅 게이트를(도 8 참조) 형성하고, 상기 선택 게이트 트랜지스터의 게이트도 형성한다. 상기 제 1의 도핑된 비정질 실리콘층(42)은 약 900Å의 두께를 갖는다.
상기 제 1의 도핑된 비정질 실리콘층(42)의 적어도 일부분(상기 스택 플래시 메모리 셀 영역(34)과 상기 선택 게이트 영역(32)) 상에, 유전층(44)이 제공된다. 상기 유전층(44)은 옥사이드층(44a), 나이트라이드층(44b), 및 다른 옥사이드층(44c)의 3개 층을 포함하는 ONO 다층 유전체이다. 상기 유전층은 그 후에 스택 메모리 셀의 인터폴리 유전층(도 8 참조)을 형성한다. 상기 유전층은 약 130Å의 두께를 갖는다. 옥사이드층(44a)은 약 750℃의 온도로, 20cc의 SiH4, 1.2l의 N2O 그리고 600mTorr 압력 하에서 저압 CVD (LPCVD)를 통해 상기 제 1의 도핑된 비정질 실리콘층(42) 상에 증착된다. 그 다음에, 나이트라이드는 760℃의 온도로, 600cc의 NH3, 100cc의 SiH2Cl2 그리고 330mTorr 압력 하에서 증착되어, 나이트라이드층(44b)을 형성한다. 상기 나이트라이드층(44b)은 950℃의 온도로, 습식 산소를 이용하여 5l의 O2와 9l의 H2하에서 40분 동안 산화되어, 다른 옥사이드층(44c)을 형성한다.
상기 기판의 적어도 일부분(상기 스택 메모리 셀 영역(34)과 상기 선택 게이트 영역(32)) 상에 제 2의 도핑된 비정질 실리콘층(46)이 제공된다. 상기 실시예에서는, 인 도핑된 비정질 실리콘층을 LPCVD를 통해 증착함으로써, 도핑된 비정질 실리콘층(46)을 530℃, 400mTorr, 2000sccm의 SiH4, 헬륨 약 22sccm에서의 1 중량%의 PH3의 혼합물로 형성한다. 상기 제 2의 도핑된 비정질 실리콘층(46)은 약 1,200Å의 두께를 갖는다. 상기 제 2의 도핑된 비정질 실리콘층(46)은 이후에 상기 스택 메모리 셀의 제어 게이트(폴리 2라 함)를 형성한다.
상기 제 2의 도핑된 비정질 실리콘층(46)의 적어도 일부분(상기 스택 메모리 셀 영역(34)과 상기 선택 게이트 영역(32)) 상에 텅스텐 실리사이드층(48)이 제공된다. 상기 텅스텐 실리사이드층(48)은 적절한 방법에 의해 형성될 수 있다. 본 실시예에서, 상기 텅스텐 실리사이드층은 CVD 기술들을 이용하여 약 565℃의 온도와 약 93Pa의 압력으로 증착된다. 상기 가스 흐름은 SiH2Cl2 및 WF6를 포함한다. 상기 가스의 흐름은 Ar등의 불활성 가스를 더 포함할 수 있다. 상기 텅스텐 실리사이드가 증착된 후, RTA가 질소 분위기에서 행해진다. 상기 텅스텐 실리사이드층(48)은 약 1,400Å의 두께를 갖는다.
상기 텅스텐 실리사이드층(48)의 적어도 일부분(상기 스택 메모리 셀 영역(34)과 상기 선택 게이트 영역(32)) 상에 실리콘 옥시나이트라이드층(50)이 제공된다. 상기 실리콘 옥시나이트라이드층(50)은 물리 기상 증착(PVD) 기술들을 포함하는 적절한 기술들을 통해 형성된다. 실리콘 옥시나이트라이드를 형성하는 방법은 당업계에 알려져 있다. 상기 실리콘 옥시나이트라이드층(50)은 약 800Å 내지 약 1,200Å의 두께를 갖지만, 본 실시예에서 상기 두께는 약 1,000Å이다.
도 8을 참조하면, 일련의 마스크들 및 식각 단계들을 이용하여, 선택 게이트 트랜지스터(52)와 스택 플래시 메모리 셀(54)을 포함하는 다양한 구조들을 형성한다. 비록 도시되지는 않았지만, 다양한 접촉부들과 배선들이 형성될 수 있을 뿐 아니라, 테트라에틸오소실리케이트(TEOS), 보로포스포테트라에틸오소실리케이트(BPTEOS), 포스포실리케이트 글래스(PSG), 또는 보로포스포실리케이트 글래스(BPSG) 등의 밀봉된 산화막(encapsulating oxide film)이 증착될 수 있다. 도 8의 예시는 비트라인을 따라 도시된 것이다.
비록 본 발명이 소정의 바람직한 실시예 또는 실시예들에 대해 도시되고 설명되었지만, 본 명세서와 첨부한 도면을 읽고 이해하면, 당업자들이 균등한 대안들 및 변형들을 생각해낼 수 있는 것은 명백하다. 상술한 구성요소들(어셈블리들, 디바이스들, 회로들 등)에 의해 행해지는 다양한 기능에 관하여 특히, 이와 같은 구성요소들을 설명하기 위해 사용된 용어들("수단"이라 칭한 것을 포함)은, 비록 본 발명에서 예시되는 구체적인 실시예에서의 기능을 행하는 개시된 구조와 구조상 동등하게 되어도, 달리 지정되지 않는 한은, 설명된 구성요소의 특정의 기능을 행하는(즉, 기능적으로 동등한) 구성요소의 어느 것에도 적합하다는 것이 의도된다. 또한, 본 발명의 소정의 특정의 특징은 여러 실시예 중 하나에만 관하여 개시되었을지 모르지만, 이와 같은 특징은, 주어진 또는 특정의 응용 중 어느 것에 대해서도 바람직하고 유용할 수 있는 바와 같은 다른 실시예의 하나 이상의 다른 특징과 조합될 수 있다.

Claims (20)

  1. NAND형 플래시 메모리 디바이스를 형성하는 방법에 있어서,
    플래시 메모리 셀 영역과 선택 게이트 영역을 포함하는 기판의 적어도 일부분 상에 제 1옥사이드층을 성장시키는 단계와;
    상기 기판의 상기 플래시 메모리 셀 영역의 상기 제 1옥사이드층의 일부분을 제거하는 단계와;
    상기 플래시 메모리 셀 영역 내의 기판의 적어도 일부분 상에, 그리고 상기 선택 게이트 영역 내의 제 1옥사이드층의 적어도 일부분 상에 제 2옥사이드층을 성장시키는 단계와;
    상기 제 2옥사이드층의 적어도 일부분 상에 제 1의 원위치(in situ) 도핑된 비정질 실리콘층을 증착하는 단계와, 여기서 상기 제 1의 원위치 도핑된 비정질 실리콘층은 400Å 내지 1,000Å의 두께를 갖고;
    상기 제 1의 원위치 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와;
    상기 유전층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와; 그리고
    상기 기판의 상기 플래시 메모리 셀 영역에는 플래시 메모리 셀을 형성하고 상기 기판의 상기 선택 게이트 영역에는 선택 게이트 트랜지스터를 형성하는 단계를 포함하고,
    상기 플래시 메모리 셀은 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층 및 상기 제 2의 도핑된 비정질 실리콘층을 포함하고, 상기 선택 게이트 트랜지스터는 상기 제 1옥사이드층, 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층 및 상기 제 2의 도핑된 비정질 실리콘층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  2. 제 1항에 있어서, 상기 제 1옥사이드층은 130Å 내지 170Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  3. 제 1항에 있어서, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 원위치의 인(phosphorus) 도핑된 비정질 실리콘층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  4. 제 1항에 있어서, 상기 제 1의 도핑된 비정질 실리콘층은 600Å 내지 900Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  5. 제 1항에 있어서, 상기 유전층은 제 1옥사이드층, 상기 제 1옥사이드층 상의 나이트라이드층, 그리고 상기 나이트라이드층 상의 제 2옥사이드층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  6. 제 1항에 있어서, 상기 플래시 메모리 셀 영역의 제 2옥사이드층은 70Å 내지 110Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  7. 제 1항에 있어서, 상기 제 1 및 제 2옥사이드층들은 150Å 내지 190Å의 결합된 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  8. 제 1항에 있어서, 상기 제 2의 도핑된 비정질 실리콘층은 1,000Å 내지 1,400Å의 두께를 갖는 원위치의 인 도핑된 비정질 실리콘층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 형성하는 방법.
  9. NAND형 플래시 메모리 디바이스의 플래시 메모리 셀 및 선택 게이트 트랜지스터를 형성하는 방법에 있어서,
    플래시 메모리 셀 영역 및 선택 게이트 영역을 포함하는 기판의 적어도 일부 상에 130Å 내지 170Å의 두께를 갖는 제 1옥사이드층을 성장시키는 단계와;
    상기 기판의 상기 플래시 메모리 셀 영역의 상기 제 1옥사이드층의 일부분을 제거하는 단계와;
    상기 플래시 메모리 셀 영역 내의 상기 기판의 적어도 일부분 상에, 그리고 상기 선택 게이트 영역 내의 상기 제 1옥사이드층의 적어도 일부분 상에 제 2옥사이드층을 성장시키는 단계와;
    상기 제 2옥사이드층의 적어도 일부분 상에 제 1의 원위치 도핑된 비정질 실리콘층을 증착하는 단계를 포함하고, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 500Å 내지 950Å의 두께를 갖고;
    상기 제 1의 원위치 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와;
    상기 유전층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와;
    SiH2Cl2와 WF6를 이용하여 상기 제 2의 도핑된 비정질 실리콘층 상에 텅스텐 실리사이드층을 증착하는 단계와; 그리고
    상기 기판의 상기 플래시 메모리 셀 영역에는 플래시 메모리 셀을 형성하고 상기 기판의 상기 선택 게이트 영역에는 선택 게이트 트랜지스터를 형성하는 단계를 포함하고,
    상기 플래시 메모리 셀은 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 상기 제 2의 도핑된 비정질 실리콘층 및 상기 텅스텐 실리사이드층을 포함하고, 상기 선택 게이트 트랜지스터는 상기 제 1옥사이드층, 상기 제 2옥사이드층, 상기 제 1의 원위치 도핑된 비정질 실리콘층, 상기 유전층, 상기 제 2의 도핑된 비정질 실리콘층 및 상기 텅스텐 실리사이드층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  10. 제 9항에 있어서, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 490℃ 내지 560℃의 온도 및 350mTorr 내지 600mTorr의 압력으로 증착되는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  11. 제 9항에 있어서, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 인과 비소 중 적어도 하나를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  12. 제 9항에 있어서, 상기 제 1의 원위치 도핑된 비정질 실리콘층은 1 x 1016 ions/cm3 내지 1 x 1020 ions/cm3의 도펀트 농도를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  13. 제 9항에 있어서, 상기 유전층은 110Å 내지 150Å의 두께를 갖고, 제 1옥사이드층, 상기 제 1옥사이드층 상의 나이트라이드층 및 상기 나이트라이드층 상의 제 2옥사이드층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  14. 제 9항에 있어서, 상기 텅스텐 실리사이드층은 450℃ 내지 650℃의 온도 및 70Pa 내지 120Pa의 압력으로 증착되는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  15. 제 9항에 있어서, 상기 텅스텐 실리사이드층은 50sccm 내지 250sccm의 SiH2Cl2, 2sccm 내지 10sccm의 WF6 및 임의적으로 100sccm 내지 250 sccm의 불활성 가스를 포함하는 가스 흐름을 이용하여 증착되는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀과 선택 게이트 트랜지스터를 형성하는 방법.
  16. NAND형 플래시 메모리 디바이스를 위한 선택 게이트 트랜지스터를 형성하는 방법에 있어서,
    기판의 적어도 일부분 상에 130Å 내지 170Å의 두께를 갖는 제 1옥사이드층을 형성하는 단계와;
    상기 제 1옥사이드층 상에 제 2옥사이드층을 형성하여 게이트 옥사이드를 제공하는 단계를 포함하고, 상기 게이트 옥사이드는 150Å 내지 190Å의 두께를 갖고; 그리고
    300mTorr 내지 700mTorr의 압력 하에서 450℃ 내지 590℃의 온도로 상기 게이트 옥사이드 상에 원위치 도핑된 비정질 실리콘층을 증착하는 단계를 포함하고,
    상기 원위치 도핑된 비정질 실리콘층은 400Å 내지 1,000Å의 두께 및 1 x 1015 ions/cm3 내지 2 x 1020 ions/cm3의 도펀트 농도를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 위한 선택 게이트 트랜지스터를 형성하는 방법.
  17. 제 16항에 있어서, 상기 제 1옥사이드층은 건식 산화 공정을 이용하여 형성되는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 위한 선택 게이트 트랜지스터를 형성하는 방법.
  18. 제 16항에 있어서, 상기 게이트 옥사이드는 160Å 내지 180Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 위한 선택 게이트 트랜지스터를 형성하는 방법.
  19. 제 16항에 있어서, 상기 원위치 도핑된 비정질 실리콘층은 600Å 내지 900Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 위한 선택 게이트 트랜지스터를 형성하는 방법.
  20. 제 16항에 있어서, 상기 원위치 도핑된 비정질 실리콘층은 1 x 1017 ions/cm3 내지 5 x 1019 ions/cm3의 인 도펀트 농도를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스를 위한 선택 게이트 트랜지스터를 형성하는 방법.
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