WO2013009067A2 - 플래시 메모리 소자 - Google Patents

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WO2013009067A2
WO2013009067A2 PCT/KR2012/005446 KR2012005446W WO2013009067A2 WO 2013009067 A2 WO2013009067 A2 WO 2013009067A2 KR 2012005446 W KR2012005446 W KR 2012005446W WO 2013009067 A2 WO2013009067 A2 WO 2013009067A2
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hybrid
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김태환
유주형
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한양대학교 산학협력단
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Definitions

  • the present invention relates to a nonvolatile memory device, and more particularly to a flash memory device.
  • the NAND type floating gate flash memory device is the most commonly used memory device among nonvolatile memories.
  • FIG. 1 is a schematic diagram of a conventional floating gate type flash memory device.
  • the floating gate type flash memory device has a structure in which a substrate 10, a tunneling oxide film 20, a floating gate 30, a gate insulating film 40, and a control gate 50 are sequentially stacked. It operates by storing charge in the floating gate 30 disposed between the tunneling oxide film 20 and the gate insulating film 40.
  • the gap between the cells decreases linearly, causing interference between adjacent cells.
  • the threshold voltage of any cell is greatly affected by the change in the threshold voltage of the adjacent cells. Therefore, there is a possibility that the information stored in the memory device may be wrongly determined, which causes a problem in terms of device reliability.
  • the floating gate type flash memory device operates in a Fowler-Nordheim (F-N) tunneling scheme. That is, when a high voltage is applied between the control gate 50 and the substrate 10, a high electric field is applied to the tunneling oxide film 20, through which electrons of the substrate 10 pass through the tunneling oxide film 20 and float. Data is written in such a way that it is injected into the gate 30.
  • F-N Fowler-Nordheim
  • the thickness of the tunneling oxide film 20 is less than 7 nm.
  • the charge trapping flash memory device traps charge in a spatially isolated trap site of a charge trap layer such as a silicon nitride film, thereby reducing the coupling between cells.
  • a charge trap layer such as a silicon nitride film
  • the energy offset value between conduction bands of the tunneling oxide film and the silicon nitride film, which is the charge trap layer is about 2 eV smaller than that of the floating gate flash memory device. Therefore, there is a problem in that charges trapped through the conduction band of the tunneling oxide film escape. In particular, charge loss due to thermal emission at a high temperature is seriously generated, which causes a problem in terms of reliability of the device.
  • the problem to be solved by the present invention is to provide a flash memory device having a hybrid charge trap layer to minimize the SILC phenomenon to reduce the thickness of the tunneling oxide film, and to store the captured charge at a deep energy level to improve information storage capability have.
  • the memory device may include a tunneling oxide layer on a substrate, a hybrid charge trapping layer on the tunneling oxide layer, a blocking oxide layer on the hybrid charge trapping layer, and a control gate positioned on the blocking oxide layer.
  • the hybrid charge trapping layer comprises a first hybrid charge trapping layer and a second hybrid charge trapping layer, wherein the first hybrid charge trapping layer contains a trap site, and the second hybrid charge trapping layer is formed of the first hybrid charge trapping layer. 1 has a band gap energy lower than the band gap energy of the hybrid charge trapping layer.
  • the first hybrid charge trapping layer is located on the tunneling oxide layer
  • the second hybrid charge trapping layer is located on the first hybrid charge trapping layer and in the first hybrid charge trapping layer and the second hybrid charge trapping layer.
  • the generated electric field may trap charge in the potential well of the second hybrid charge trapping layer.
  • the tunneling oxide layer may have a thickness of about 1 nm to about 7 nm.
  • a metal film may be further included between the hybrid charge trap layer and the blocking oxide film.
  • the metal film may contain a single metal, alloy or metal composite having a work function of 3.9 eV to 6.0 eV.
  • the first hybrid charge trap layer may be a silicon nitride film or a high-k film.
  • the blocking oxide film may be a high-k film.
  • the high-k film may be a film containing a transition metal and oxygen.
  • the second hybrid charge trap layer may contain polysilicon.
  • the control gate may be made of polysilicon or a metal having a larger work function than polysilicon.
  • the metal may be at least one selected from the group consisting of Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir, and Pt.
  • the SILC phenomenon can be minimized to reduce the thickness of the tunneling oxide film.
  • trapped charges may be stored at a deep energy level, thereby improving information storage capability.
  • FIG. 1 is a schematic diagram of a conventional floating gate type flash memory device.
  • FIG. 2 is a schematic diagram of a flash memory device according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a flash memory device according to another embodiment of the present invention.
  • FIG. 4 is an energy band diagram of a flash memory device according to an embodiment of the present invention.
  • FIG. 5 is an energy band diagram of a flash memory device according to another embodiment of the present invention.
  • a layer is referred to herein as "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
  • the directional expression of the upper part, the upper part, and the upper part may be understood as meanings of the lower part, the lower part, the lower part, and the like according to the criteria.
  • the expression of the spatial direction should be understood as a relative direction and should not be construed as limiting the absolute direction.
  • FIG. 2 is a schematic diagram of a flash memory device according to an embodiment of the present invention.
  • the flash memory device includes a tunneling oxide layer 200 and a hybrid charge trapping layer 300 on a substrate 100 having a source region 700 and a drain region 800 separated by a channel 600. ), The blocking oxide film 400 and the control gate 500 are sequentially stacked.
  • the substrate 100 may be a silicon substrate, but is not limited thereto.
  • the tunneling oxide layer 200 may be located on the substrate 100.
  • the tunneling oxide layer 200 may prevent the charge flowing into the hybrid charge trap layer 300 from the control gate 500 tunneling to the substrate 100 and flowing out.
  • the tunneling oxide layer 200 may prevent the charge from flowing into the hybrid charge trap layer 300 from the substrate 100.
  • the tunneling oxide layer 200 may be SiO 2 .
  • the tunneling oxide film 200 may be formed using a dry, wet oxidation process or thermal oxidation process.
  • the tunneling oxide film 200 may have a thickness of 1 nm to 10 nm. When the thickness of the tunneling oxide film 200 is greater than 10 nm, it is difficult to scale down the tunneling oxide film 200 and the voltage may increase during a read operation. On the other hand, when the thickness of the tunneling oxide film 200 is less than 1 nm, the injected charge may be lost.
  • the tunneling oxide layer 200 may be reduced to 7 nm or less. Therefore, the tunneling oxide layer 200 may have a thickness of about 1 nm to about 7 nm.
  • the hybrid charge trap layer 300 may be positioned on the tunneling oxide layer 200.
  • the hybrid charge trap layers 300a and 300b may include a first hybrid charge capture layer 300a and a second hybrid charge capture layer 300b.
  • the first hybrid charge trap layer 300a may contact the tunneling oxide layer 200.
  • the first hybrid charge trap layer 300a may be a silicon nitride film, but is not limited thereto, and may be used as long as it contains a large amount of trap sites.
  • the first hybrid charge trap layer 300a may be a high-k film.
  • the high dielectric constant film may be a film containing a transition metal and oxygen.
  • the high dielectric constant film may be an oxide of Group 3 (Al, Ga, In, Ta, Sc, or La), or 5B (P, As, Sb, or Bi) on the periodic table.
  • the high-k dielectric film may be an oxide doped with a Group 4 (Zr, Si, Ti, or Hf, etc.) element in an oxide of a Group 3 or 5B element on the periodic table.
  • the high dielectric constant film is HfO 2 , Hf-Aluminate (Hf 1-x Al x O y ) (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) or a combination thereof.
  • the bandgap engineering with the tunneling oxide layer 200 may increase the efficiency of the write operation and improve the information storage capability.
  • the first hybrid charge trap layer 300a includes Si 3 N 4 , Al 2 O 3 , TiO 2 , ZrO 2 , HfO 2 , La 2 O 3 , Nb 2 O 5 , CeO 2 , Bi 4 Si 2 O 12 , Y 2 O 3 , LaAlO 3 , Ta 2 O 5 , HfSiO x , ZrSiO x , MoO x , WO x , STO (Sr x Ti y O z ), SBT (SrBi 2 Ta 2 O 9 ), BST (Ba 1 at least one selected from -x Sr x TiO 3 ) and PST (PbSc x Ta (1-x) O 3 ).
  • the first hybrid charge trap layer 300a may be formed using atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the thickness of the tunneling oxide layer 200 may be reduced to 7 nm or less.
  • the second hybrid charge trap layer 300b may be located on the first hybrid charge trap layer 300a.
  • the second hybrid charge trap layer 300b may be formed of a material having a lower bandgap energy than the first hybrid charge trap layer 300a. Therefore, most of the charges trapped by the internal electric field generated in the first and second hybrid charge trap layers 300a and 300b may exist in the conduction band of the second hybrid charge trap layer 300b.
  • the second hybrid charge trapping layer 300b may act as a potential well with respect to the first hybrid charge trapping layer 300a. Therefore, electrons may be trapped at a low trap level by a relatively low conduction band (Ec) level, thereby improving charge retention characteristics.
  • Ec conduction band
  • the second hybrid charge trap layer 300b may be a polysilicon film.
  • the polysilicon film may be doped or undoped with n-type or p-type.
  • the second hybrid charge trapping layer 300b may be formed using a deposition method such as low pressure chemical vapor deposition (LPCVD).
  • LPCVD low pressure chemical vapor deposition
  • the blocking oxide layer 400 may be positioned on the second hybrid charge trapping layer 300b.
  • the blocking oxide film 400 may prevent the transfer of charge from the hybrid charge trap layers 300a and 300b to the control gate 500.
  • the blocking oxide film 400 may be a high-k film.
  • the leakage current is reduced, so that an electron back-tunneling phenomenon that may occur in the erase operation can be prevented.
  • the erase operation time and the operating voltage can be reduced.
  • the electron back-tunneling phenomenon is a hybrid charge by electrons from the control gate 500 when a negative voltage is applied to the control gate 500 to extract electrons trapped in the hybrid charge trapping layer 300.
  • the capture layer 300 is filled.
  • the blocking oxide film 400 may include Si 3 N 4 , Al 2 O 3 , TiO 2 , ZrO 2 , HfO 2 , La 2 O 3 , Nb 2 O 5 , CeO 2 , Bi 4 Si 2 O 12 , Y 2 O 3 , LaAlO 3 , Ta 2 O 5 , HfSiO x , ZrSiO x , MoO x , WO x , STO (Sr x Ti y O z ), SBT (SrBi 2 Ta 2 O 9 ), BST (Ba 1-x Sr x TiO 3 ) and PST (PbSc x Ta (1-a) O 3 ) may be at least one selected from the group.
  • the blocking oxide film 400 may be formed using atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the control gate 500 may be located on the blocking oxide layer 400.
  • the control gate 500 may be a polysilicon film or a barrier metal film having a larger work function than the polysilicon film.
  • the barrier metal film may contain at least one selected from Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir, and Pt.
  • FIG. 3 is a schematic diagram of a flash memory device according to another embodiment of the present invention.
  • the flash memory device further includes a metal film 900 between the hybrid charge trapping layer 300 and the blocking oxide film 400 in the device structure of FIG. 1.
  • the metal film 900 may be located between the hybrid charge trapping layer 300 and the blocking oxide film 400.
  • the metal film 900 may be formed of a metal having a constant work function.
  • the metal film 900 may be bonded to the blocking oxide film 400 to increase the energy barrier height of the blocking oxide film.
  • the increased energy barrier of the blocking oxide layer 400 may prevent the charge trapped in the hybrid charge trapping layer 300 from leaking through the blocking oxide layer 400.
  • the increased energy barrier of the blocking oxide layer 400 may reduce the amount of charge that is directly discharged to the control gate 500 through the hybrid charge trap layer 300 during a write operation.
  • a larger amount of charge can be trapped in the hybrid charge trapping layer 300, thereby increasing the width of the threshold voltage change due to the write operation.
  • the metal film 900 may contain a single metal, an alloy, or a metal composite having a work function of 3.9 eV to 6.0 eV.
  • the metal film 900 may be any single metal film selected from Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir, and Pt.
  • the metal film 900 may contain a metal composite such as a metal alloy, a metal nitride film, or a metal silicate.
  • FIG. 4 is an energy band diagram of a flash memory device according to an embodiment of the present invention.
  • the control gate 500 when a positive voltage is applied through the control gate 500, electrons may be tunneled through the tunneling oxide layer 200 to be captured in the hybrid charge trap layer 300. As electrons accumulate in the hybrid charge trap layer 300, the threshold voltage of the device may increase to allow the device to be programmed.
  • the hybrid charge trapping layer 300 may include a first hybrid charge trapping layer 300a and a second hybrid charge trapping layer 300b disposed thereon.
  • the first hybrid charge trap layer 300a may contain a material containing a lot of trap sites or a high-k material.
  • the first hybrid charge trap layer 300a may have a risk that the charges trapped through the conduction bands of the tunneling oxide film 200 may escape. have.
  • the second hybrid charge trapping layer 300b formed on the first hybrid charge trapping layer 300a is made of a material having a lower band gap energy than the first hybrid charge trapping layer 300a. Most of the charges trapped by the internal electric field generated in) may exist in the conduction band of the second hybrid charge trapping layer 300b.
  • the second hybrid charge trapping layer 300b has an energy offset value that is about 2 eV or more larger than that of the first hybrid charge trapping layer 300a, and thus is a potential well with respect to the first hybrid charge trapping layer 300a.
  • the trapped charges are stored at a deep energy level, the charge loss can be reduced and the retention characteristic of the charge can be improved.
  • the depth of the potential well may be controlled through bandgap engineering of the first hybrid charge trapping layer 300a and the second hybrid charge trapping layer 300b.
  • FIG. 5 is an energy band diagram of a flash memory device according to another embodiment of the present invention.
  • a metal film 900 having a constant work function may be interposed between the hybrid charge trapping layer 300 and the blocking oxide film 400.
  • the height of the energy barrier of the blocking oxide film 400 may be increased.
  • the increased energy barrier of the blocking oxide film 400 may prevent the charge trapped in the hybrid charge trap layer 300 from leaking through the blocking oxide film 400.
  • the increased energy barrier of the blocking oxide layer 400 may reduce the amount of charges directly exiting the control gate 500 through the hybrid charge trap layer 300 during a write operation, and may trap a larger amount of charges. .
  • the write operation time and the operating voltage may be reduced, and the width of the threshold voltage change due to the write operation may be increased.

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Abstract

플래시 메모리 소자가 제공된다. 플래시 메모리 소자는 터널링 산화막 상에 트랩 사이트를 많이 함유하는 제1 하이브리드 전하포획층을 배치함으로써 터널링 산화막의 트랩 사이트에 의해 전하가 누설되는 SILC 현상을 최소할 수 있으며, 터널링 산화막의 두께를 7nm 이하로 감소시킬 수 있다. 또한, 제1 하이브리드 전하포획층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가지는 제2 하이브리드 전하포획층을 포함함으로써 트랩된 전하를 제2 하이브리드 전하포획층의 깊은 에너지 준위에 저장하여 소자의 리텐션 특성을 향상시킬 수 있다. 나아가, 제2 하이브리드 전하포획층 상에 일정한 일함수를 갖는 금속막을 더 구비함으로써 블로킹 산화막 전도대역의 에너지 장벽 높이를 증가시켜 소자의 동작 속도를 향상시킬 수 있다.

Description

플래시 메모리 소자
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 플래시 메모리 소자에 관한 것이다.
낸드(NAND) 타입의 플로팅 게이트형 플래시 메모리 소자는 비휘발성 메모리 중 현재 가장 일반적으로 사용되는 메모리 소자이다.
도 1은 종래 플로팅 게이트형 플래시 메모리 소자의 개략도이다.
도 1을 참조하면, 플로팅 게이트형 플래시 메모리 소자는 기판(10), 터널링 산화막(20), 플로팅 게이트(30), 게이트 절연막(40) 및 컨트롤 게이트(50)가 순차적으로 적층된 구조를 가지며, 상기 터널링 산화막(20)과 게이트 절연막(40) 사이에 배치된 플로팅 게이트(30)에 전하를 저장함으로 동작한다.
상기 플로팅 게이트형 플래시 메모리 소자는 단일 셀의 크기가 비례적으로 축소됨에 따라 셀과 셀 사이의 간격이 선형적으로 감소하여, 인접하는 셀 사이에서 간섭 현상이 발생하는 문제점이 있다.
특히, 셀의 게이트 길이가 30 nm 이하로 감소하는 경우, 인접 셀 간의 간섭 현상이 급격히 커지므로, 인접 셀의 문턱 전압 변화에 따라 임의의 셀의 문턱 전압이 큰 영향을 받는다. 따라서, 메모리 소자에 저장된 정보를 잘못 판단할 우려가 있으므로, 소자의 신뢰성 측면에서 문제점이 발생한다.
또한, 상기 플로팅 게이트형 플래시 메모리 소자는 F-N(Fowler-Nordheim) 터널링 방식으로 동작한다. 즉, 컨트롤 게이트(50)와 기판(10) 사이에 고전압을 인가하면, 터널링 산화막(20)에 높은 전계가 인가되고, 이를 통해 기판(10)의 전자가 상기 터널링 산화막(20)을 통과하여 플로팅 게이트(30)에 주입되는 방식으로 데이터가 기입된다.
그러나, 이러한 F-N(Fowler-Nordheim) 터널링 시 전기적인 스트레스를 받으면, 터널링 산화막(20)에 트랩 사이트(trap site)가 발생한다. 이러한 트랩 사이트는 저장된 전하가 누설되는 SILC(stress induced leakage current) 현상을 발생시키는 문제점이 있다.
한편, 플로팅 게이트의 특성상, 터널링 산화막(20)에 존재하는 누설 경로에 의해서도 저장된 전하를 모두 손실할 수 있기 때문에, 터널링 산화막(20)의 두께를 7 nm 이하로 줄이기 어려운 문제점이 있다.
따라서, 일정 수준 이하로 커플링 비율을 낮추기 어렵고, 컨트롤 게이트(50)의 제어 능력이 낮기 때문에 쓰기, 지우기 및 읽기 동작 시 큰 전압이 요구된다. 따라서, 20 V 이상의 큰 게이트 전압을 인가하여 쓰기 동작을 실행해야 하는 문제점이 있다.
상술한 바와 같이, 플로팅 게이트형 플래시 메모리 소자에 발생하는 SILC 현상을 최소화하고, 터널링 산화막의 두께를 줄이기 위해, 플로팅 게이트 대신 실리콘 질화막과 같은 전하트랩층을 사용하는 전하트랩형 플래시 메모리 소자에 대한 연구가 진행되었다.
전하트랩형 플래시 메모리 소자는 실리콘 질화막과 같은 전하 트랩층의 공간적으로 격리된 트랩 사이트에 전하를 트랩시키기 때문에 셀 간 커플링이 줄어드는 이점이 있다.
그러나, 전하트랩형 플래시 메모리 소자는 터널링 산화막과 전하트랩층인 실리콘 질화막의 전도대역 간 에너지 오프셋(offset) 값이 플로팅 게이트형 플래시 메모리 소자에 비해 약 2 eV 작다. 따라서, 터널링 산화막의 전도대역을 통해 트랩된 전하들이 빠져나가는 문제점이 있다. 특히, 고온에서 열 발산(thermal emission)에 의한 전하 손실이 심각하게 발생하여 소자의 신뢰성 측면에서 문제점이 있다.
본 발명이 해결하고자 하는 과제는 SILC 현상을 최소화하여 터널링 산화막의 두께를 감소시키고, 포획된 전하를 깊은 에너지 준위에 저장하여 정보 저장 능력을 향상시키는 하이브리드 전하포획층을 구비한 플래시 메모리 소자를 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 플래시 메모리 소자를 제공한다. 상기 메모리 소자는 상기 메모리 소자는 기판 상에 위치하는 터널링 산화막, 상기 터널링 산화막 상에 위치하는 하이브리드 전하포획층, 상기 하이브리드 전하포획층 상에 위치하는 블로킹 산화막 및 상기 블로킹 산화막 상에 위치하는 컨트롤 게이트를 포함하고, 상기 하이브리드 전하포획층은 제1 하이브리드 전하포획층과 제2 하이브리드 전하포획층을 포함하되, 상기 제1 하이브리드 전하포획층은 트랩 사이트를 함유하며, 상기 제2 하이브리드 전하포획층은 상기 제1 하이브리드 전하포획층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가진다.
상기 제1 하이브리드 전하포획층은 상기 터널링 산화막 상에 위치하며, 상기 제2 하이브리드 전하포획층은 상기 제1 하이브리드 전하포획층 상에 위치하고, 상기 제1 하이브리드 전하포획층과 제2 하이브리드 전하포획층에서 발생하는 내부 전계로 상기 제2 하이브리드 전하포획층의 포텐셜 우물에 전하를 포획할 수 있다.
상기 터널링 산화막의 두께는 1nm ∼ 7nm 일 수 있다.
상기 하이브리드 전하포획층과 상기 블로킹 산화막 사이에 금속막을 더 포함할 수 있다. 상기 금속막은 3.9 eV ∼ 6.0 eV의 일함수를 가지는 단일 금속, 합금 또는 금속 복합체를 함유할 수 있다.
상기 제1 하이브리드 전하포획층은 실리콘 질화막 또는 고유전율(high-k)막일 수 있다. 상기 블로킹 산화막은 고유전율(high-k)막일 수 있다. 상기 고유전율(high-k)막은 전이 금속과 산소를 함유하는 막일 수 있다.
상기 제2 하이브리드 전하포획층은 폴리실리콘을 함유할 수 있다.
상기 컨트롤 게이트는 폴리실리콘 또는 폴리실리콘보다 일함수가 큰 금속으로 이루어질 수 있다.
상기 금속은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt로 구성되는 군으로부터 선택되는 적어도 어느 하나일 수 있다.
본 발명의 플래시 메모리 소자에 따르면, 하이브리드 전하포획층을 구비함으로써 SILC 현상을 최소화하여 터널링 산화막의 두께를 감소시킬 수 있다. 또한, 하이브리드 전하포획층의 밴드갭 엔지니어링(bandgap engineering)을 통해 포획된 전하를 깊은 에너지 준위에 저장할 수 있어, 정보 저장 능력을 향상시킬 수 있다.
더욱이, 블로킹 산화막 상에 일함수가 큰 금속막을 더 포함함으로써 쓰기 동작에 의한 문턱 전압 변화의 폭을 증가시켜 동작 속도를 향상시키는 효과가 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래 플로팅 게이트형 플래시 메모리 소자의 개략도이다.
도 2는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 개략도이다.
도 3은 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 개략도이다.
도 4는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.
도 5는 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 개략도이다.
도 2를 참조하면, 상기 플래시 메모리 소자는 채널(600)에 의해 분리된 소스 영역(700)과 드레인 영역(800)을 가지는 기판(100) 상에 터널링 산화막(200), 하이브리드 전하포획층(300), 블로킹 산화막(400) 및 컨트롤 게이트(500)가 순차적으로 적층된 구조를 가진다.
상기 기판(100)은 실리콘 기판을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100) 상에 터널링 산화막(200)이 위치할 수 있다. 상기 터널링 산화막(200)은 컨트롤 게이트(500)로부터 하이브리드 전하포획층(300)으로 유입되는 전하가 상기 기판(100)으로 터널링하여 유출되는 것을 방지할 수 있다. 이뿐 아니라, 상기 터널링 산화막(200)은 상기 기판(100)으로부터 하이브리드 전하포획층(300)으로 전하가 터널링하여 유입되는 것을 방지할 수 있다. 일 예로, 상기 터널링 산화막(200)은 SiO2일 수 있다.
상기 터널링 산화막(200)은 건식, 습식 산화 공정 또는 열산화 공정을 이용하여 형성될 수 있다.
상기 터널링 산화막(200)의 두께는 1nm ∼ 10nm인 것이 바람직하다. 상기 터널링 산화막(200)의 두께가 10nm를 상회하는 경우, 상기 터널링 산화막(200)의 스케일 다운(scale down)이 어렵고, 읽기 동작시 전압이 높아질 수 있다. 반면, 상기 터널링 산화막(200)의 두께가 1nm 미만인 경우, 주입된 전하가 유실될 수 있다.
이 때, 후술하는 바와 같이, 제1 하이브리드 전하포획층(300a)을 형성하면 상기 터널링 산화막(200)에 발생하는 트랩 사이트로 인해 저장된 전하가 누설되는 SILC(stress induced leakage current) 현상이 최소화되기 때문에, 상기 터널링 산화막(200)의 두께를 7nm 이하로 줄일 수 있다. 따라서, 상기 터널링 산화막(200)의 두께는 1nm ∼7nm일 수 있다.
상기 터널링 산화막(200) 상에 하이브리드 전하포획층(300)이 위치할 수 있다. 상기 하이브리드 전하포획층(300a, 300b)은 제1 하이브리드 전하포획층(300a)과 제2 하이브리드 전하포획층(300b)을 포함할 수 있다.
상기 제1 하이브리드 전하포획층(300a)이 터널링 산화막(200)과 접촉할 수 있다. 상기 제1 하이브리드 전하포획층(300a)은 실리콘 질화막일 수 있으나, 이에 한정되는 것은 아니며, 트랩 사이트를 많이 함유하고 있는 물질이면 이용가능하다.
상기 제1 하이브리드 전하포획층(300a)은 고유전율(high-k)막일 수도 있다. 상기 고유전율막은 전이금속과 산소를 함유하는 막일 수 있다. 일 예로, 상기 고유전율막은 주기율표상의 3족(Al, Ga, In, Ta, Sc 또는 La 등) 또는 5B(P, As, Sb 또는 Bi 등)족의 산화물일 수 있다. 또한, 상기 고유전율막은 주기율표 상의 3족 또는 5B족 원소의 산화물에 4족(Zr, Si, Ti 또는 Hf 등) 원소가 도핑된 산화물일 수 있다. 또한, 상기 고유전율막은 HfO2, Hf-알루미네이트(Hf1-xAlxOy)(0≤x≤1, 0≤y≤1) 또는 이들의 조합을 함유할 수 있다.
이 경우, 터널링 산화막(200)과의 밴드갭 엔지니어링(bandgap engineering)을 통해 쓰기 동작의 효율을 증가시키고, 정보 저장 능력을 향상시킬 수 있다.
예컨대, 제1 하이브리드 전하포획층(300a)은 Si3N4, Al2O3, TiO2, ZrO2, HfO2, La2O3, Nb2O5, CeO2, Bi4Si2O12, Y2O3, LaAlO3, Ta2O5, HfSiOx, ZrSiOx, MoOx, WOx, STO(SrxTiyOz), SBT(SrBi2Ta2O9), BST(Ba1-xSrxTiO3) 및 PST(PbScxTa(1-x)O3) 중에서 선택되는 적어도 어느 하나를 함유할 수 있다.
상기 제1 하이브리드 전하포획층(300a)은 원자층 증착법(ALD: Atomic Layer Deposition)을 이용하여 형성할 수 있다. 상기 원자층 증착법을 이용하는 경우, 컨포멀하게 증착되어 피복성이 우수한 이점이 있다.
상기 제1 하이브리드 전하포획층(300a)을 형성하는 경우, SILC(stress induced leakage current) 현상이 최소화되기 때문에, 상기 터널링 산화막(200)의 두께를 7nm 이하로 줄일 수 있다.
상기 제1 하이브리드 전하포획층(300a) 상에 제2 하이브리드 전하포획층(300b)이 위치할 수 있다.
상기 제2 하이브리드 전하포획층(300b)은 상기 제1 하이브리드 전하포획층(300a)보다 낮은 밴드갭 에너지를 가지는 물질로 이루어질 수 있다. 따라서, 상기제1 및 제2 하이브리드 전하포획층(300a, 300b) 내에서 발생하는 내부 전계에 의해 트랩된 전하들은 대부분 제2 하이브리드 전하포획층(300b)의 전도대역에 존재할 수 있다.
즉, 제2 하이브리드 전하포획층(300b)은 제1 하이브리드 전하포획층(300a)에 대하여 포텐셜 우물(potential well)로 작용할 수 있다. 따라서, 비교적 낮은 Ec(conduction band) 레벨에 의해 낮은 트랩 준위에 전자가 포획되어 전하의 리텐션(retention) 특성이 향상될 수 있다.
일 예로, 상기 제2 하이브리드 전하포획층(300b)은 폴리실리콘막일 수 있다. 상기 폴리실리콘막은 n형 또는 p형으로 도핑되거나 언도프될 수 있다.
상기 제2 하이브리드 전하포획층(300b)은 LPCVD(Low Pressure Chemical Vapor Deposition)등의 증착법을 이용하여 형성될 수 있다.
상기 제2 하이브리드 전하포획층(300b) 상에 블로킹 산화막(400)이 위치할 수 있다. 상기 블로킹 산화막(400)은 하이브리드 전하포획층(300a, 300b)으로부터 컨트롤 게이트(500)로의 전하의 이동을 방지할 수 있다.
일 예로, 상기 블로킹 산화막(400)은 고유전율(high-k)막일 수 있다. 이 경우, 누설전류가 감소되어, 소거 동작에서 발생할 수 있는 전자 백-터널링(electron back-tunneling) 현상이 방지될 수 있다. 따라서, 소거 동작 시간과 동작 전압이 감소될 수 있다.
이 때, 전자 백-터널링 현상은 하이브리드 전하포획층(300)에 트랩된 전자를 추출하기 위해 컨트롤 게이트(500)에 음의 전압을 인가하였을 때, 컨트롤 게이트(500)에서 나온 전자에 의해 하이브리드 전하포획층(300)이 채워지는 현상이다.
예컨대, 상기 블로킹 산화막(400)은 Si3N4, Al2O3, TiO2, ZrO2, HfO2, La2O3, Nb2O5, CeO2, Bi4Si2O12, Y2O3, LaAlO3, Ta2O5, HfSiOx, ZrSiOx, MoOx, WOx, STO(SrxTiyOz), SBT(SrBi2Ta2O9), BST(Ba1-xSrxTiO3) 및 PST(PbScxTa(1-a)O3) 중에서 선택되는 적어도 어느 하나일 수 있다.
상기 블로킹 산화막(400)은 원자층 증착법(ALD: Atomic Layer Deposition)을 이용하여 형성할 수 있다. 상기 원자층 증착법을 이용하는 경우, 컨포멀하게 증착되어 피복성이 우수한 이점이 있다.
상기 블로킹 산화막(400) 상에 컨트롤 게이트(500)가 위치할 수 있다. 상기 컨트롤 게이트(500)는 폴리실리콘막 또는 폴리실리콘막보다 일함수가 큰 장벽 금속막일 수 있다. 예컨대, 상기 장벽 금속막은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt 중에서 선택되는 적어도 어느 하나를 함유할 수 있다.
이 경우, 상기 블로킹 산화막(400)과 컨트롤 게이트(500) 계면의 에너지 장벽 높이(E-barrier height)가 높아지기 때문에, 전자 백-터널링 현상이 방지되는 이점이 있다.
도 3은 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 개략도이다.
도 3을 참조하면, 상기 플래시 메모리 소자는 도 1의 소자 구조에서 하이브리드 전하포획층(300)과 블로킹 산화막(400) 사이에 금속막(900)을 더 포함한다.
상기 금속막(900) 이외의 구성은, 도 1의 플래시 메모리 소자 구성과 동일하므로, 자세한 설명을 생략하기로 한다.
상기 금속막(900)은 상기 하이브리드 전하포획층(300)과 블로킹 산화막(400) 사이에 위치할 수 있다. 상기 금속막(900)은 일정한 일함수를 가지는 금속으로 이루어질 수 있다.
상기 금속막(900)은 블로킹 산화막(400)과 접합하여 블로킹 산화막의 에너지 장벽 높이를 증가시킬 수 있다. 상기 증가한 블로킹 산화막(400)의 에너지 장벽은 하이브리드 전하포획층(300)에 트랩된 전하가 블로킹 산화막(400)을 통해 누설하는 현상을 방지할 수 있다.
또한, 상기 증가한 블로킹 산화막(400)의 에너지 장벽은, 쓰기 동작시 하이브리드 전하포획층(300)을 통해 컨트롤 게이트(500)로 직접 빠져나가는 전하의 양을 줄일 수 있다. 따라서, 더 많은 양의 전하가 하이브리드 전하포획층(300)에 트랩될 수 있어, 쓰기 동작에 의한 문턱 전압 변화의 폭을 증가시킬 수 있다.
상기 금속막(900)은 3.9 eV ∼ 6.0 eV의 일함수를 가지는 단일 금속, 합금 또는 금속 복합체를 함유할 수 있다. 예컨대, 상기 금속막(900)은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt 중에서 선택되는 어느 하나의 단일 금속막일 수 있다. 뿐만 아니라, 상기 금속막(900)은 금속 합금, 금속 질화막 또는 금속 실리케이드 등과 같은 금속 복합체를 함유할 수 있다.
도 4는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.
도 4를 참조하면, 컨트롤 게이트(500)를 통해 양의 전압을 인가하면, 터널링 산화막(200)을 통하여 전자가 터널링되어 하이브리드 전하포획층(300) 내에 포획될 수 있다. 상기 하이브리드 전하포획층(300) 내에 전자가 축적됨에 따라, 소자의 문턱 전압이 상승하여 소자가 프로그래밍될 수 있다.
이후, 상기 컨트롤 게이트(500)에 음의 전압을 인가하면, 하이브리드 전하포획층(300) 내에 포획되어 있던 전자가 터널링 산화막(200)을 통하여 기판(100)으로 빠져나갈 수 있다. 이와 동시에, 상기 기판(100)으로부터 정공이 터널링 산화막(200)을 터널링하여 하이브리드 전하포획층(300) 내에 포획될 수 있다. 이 경우, 소자의 문턱 전압이 낮아져, 소거 상태가 될 수 있다.
상기 하이브리드 전하포획층(300)은 제1 하이브리드 전하포획층(300a)과, 그 상부에 위치하는 제2 하이브리드 전하포획층(300b)으로 이루어질 수 있다.
상기 제1 하이브리드 전하포획층(300a)은 트랩 사이트를 많이 함유하고 있는 물질 또는 고유전율(high-k) 물질을 함유할 수 있다.
상기 제1 하이브리드 전하포획층(300a)은 터널링 산화막(200)과의 전도대역 간 에너지 오프셋 값이 1.5eV 내지 2.5eV이므로, 터널링 산화막(200)의 전도대역을 통하여 트랩된 전하들이 빠져나갈 우려가 있다.
그러나, 제1 하이브리드 전하포획층(300a) 상에 형성된 제2 하이브리드 전하포획층(300b)이 제1 하이브리드 전하포획층(300a)보다 낮은 밴드갭 에너지를 가지는 물질로 이루어져, 하이브리드 전하포획층(300) 내에서 발생하는 내부 전계에 의해 트랩된 전하들은 대부분 제2 하이브리드 전하포획층(300b)의 전도대역에 존재할 수 있다.
즉, 제2 하이브리드 전하포획층(300b)은 제1 하이브리드 전하포획층(300a)보다 약 2 eV이상 큰 에너지 오프셋 값을 가져, 제1 하이브리드 전하포획층(300a)에 대하여 포텐셜 우물(potential well)로 작용할 수 있다.
따라서, 상기 트랩된 전하들은 깊은 에너지 준위에 저장되기 때문에, 전하 손실이 감소하고 전하의 리텐션(retention) 특성이 향상될 수 있다.
이 때, 제1 하이브리드 전하포획층(300a)과 제2 하이브리드 전하포획층(300b)의 밴드갭 엔지니어링(bandgap engineering)을 통해 포텐셜 우물(potential well)의 깊이를 조절할 수 있다.
도 5는 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.
도 5를 참조하면, 하이브리드 전하포획층(300)과 블로킹 산화막(400) 사이에 일정한 일함수를 가지는 금속막(900)을 개재할 수 있다. 이 경우, 상기 블로킹 산화막(400)의 에너지 장벽의 높이가 증가될 수 있다. 상기 증가한 블로킹 산화막(400)의 에너지 장벽은 하이브리드 전하포획층(300)에 트랩된 전하가 블로킹 산화막(400)을 통해 누설되는 현상을 방지할 수 있다. 또한, 상기 증가한 블로킹 산화막(400)의 에너지 장벽은 쓰기 동작시 하이브리드 전하포획층(300)을 통해 컨트롤 게이트(500)로 직접 빠져나가는 전하의 양을 줄이고, 더 많은 양의 전하를 트랩할 수 있다. 이로써, 쓰기 동작 시간과 동작 전압이 감소될 뿐 아니라, 쓰기 동작에 의한 문턱 전압 변화의 폭이 증가될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (11)

  1. 기판 상에 위치하는 터널링 산화막;
    상기 터널링 산화막 상에 위치하는 하이브리드 전하포획층;
    상기 하이브리드 전하포획층 상에 위치하는 블로킹 산화막; 및
    상기 블로킹 산화막 상에 위치하는 컨트롤 게이트를 포함하고,
    상기 하이브리드 전하포획층은 제1 하이브리드 전하포획층과 제2 하이브리드 전하포획층을 포함하되,
    상기 제1 하이브리드 전하포획층은 트랩 사이트를 함유하며, 상기 제2 하이브리드 전하포획층은 상기 제1 하이브리드 전하포획층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가지는 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 하이브리드 전하포획층은 상기 터널링 산화막 상에 위치하며, 상기 제2 하이브리드 전하포획층은 상기 제1 하이브리드 전하포획층 상에 위치하고,
    상기 제1 하이브리드 전하포획층과 제2 하이브리드 전하포획층에서 발생하는 내부 전계로 상기 제2 하이브리드 전하포획층의 포텐셜 우물에 전하를 포획하는 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 터널링 산화막의 두께는 1nm ∼ 7nm 인 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 하이브리드 전하포획층과 상기 블로킹 산화막 사이에 금속막을 더 포함하는 플래시 메모리 소자.
  5. 제4항에 있어서,
    상기 금속막은 3.9 eV ∼ 6.0 eV의 일함수를 가지는 단일 금속, 합금 또는 금속 복합체를 함유하는 플래시 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 하이브리드 전하포획층은 실리콘 질화막 또는 고유전율(high-k)막인 플래시 메모리 소자.
  7. 제1항에 있어서,
    상기 블로킹 산화막은 고유전율(high-k)막인 플래시 메모리 소자.
  8. 제6항 또는 제7항에 있어서,
    상기 고유전율(high-k)막은 전이 금속과 산소를 함유하는 막인 플래시 메모리 소자.
  9. 제1항에 있어서,
    상기 제2 하이브리드 전하포획층은 폴리실리콘을 함유하는 플래시 메모리 소자.
  10. 제1항에 있어서,
    상기 컨트롤 게이트는 폴리실리콘 또는 폴리실리콘보다 일함수가 큰 금속으로 이루어진 플래시 메모리 소자.
  11. 제10항에 있어서,
    상기 금속은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt로 구성되는 군으로부터 선택되는 적어도 어느 하나인 플래시 메모리 소자.
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