KR20090012932A - 불휘발성 메모리 장치 및 프로그래밍 방법 - Google Patents

불휘발성 메모리 장치 및 프로그래밍 방법 Download PDF

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Abstract

패드 옥사이드 레이어(pad oxide layer)를 통하여 차지 트랩 레이어(charge trap layer)들 사이에서 전자를 이동시키는 불휘발성 메모리 장치 및 프로그래밍 방법이 개시된다. 본 발명에 따른 불휘발성 메모리 장치는, 반도체 기판; 상기 반도체 기판 위에 위치하고, 전자(electron)를 저장할 수 있는 제1차지 트랩 레이어(charge trap layer); 상기 제1차지 트랩 레이어의 위에 위치하는 패드 옥사이드 레이어(pad oxide layer); 및 상기 패드 옥사이드 레이어 위에 위치하고, 전자를 저장할 수 있는 제2차지 트랩 레이어를 구비한다. 본 발명에 따른 불휘발성 메모리 장치는, 데이터를 기입하는 프로그래밍 모드에서, 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제1에지와 상기 제2차지 트랩 레이어의 제1에지 사이에서 전자를 이동시키거나, 또는 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제2에지와 상기 제2차지 트랩 레이어의 제2에지 사이에서 전자를 이동시킨다.

Description

패드 옥사이드 레이어(ｐａｄ ｏｘｉｄｅ ｌａｙｅｒ)를 통하여 차지 트랩 레이어(ｃｈａｒｇｅ ｔｒａｐ ｌａｙｅｒ)들 사이에서 전자를 이동시키는 불휘발성 메모리 장치 및 프로그래밍 방법{Non-volatile memory device and programming method moving electrons between charge trap layers through a pad oxide layer}
본 발명은 불휘발성 메모리 장치 및 프로그래밍 방법에 관한 것으로써, 특히 패드 옥사이드 레이어를 통하여 차지 트랩 레이어들 사이에서 전자를 이동시키는 불휘발성 메모리 장치 및 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리는 전하 저장을 이용하여 데이터를 저장하는 소자이다. 플래시 메모리를 구성하는 각각의 메모리 셀들은 제어 게이트, 전하 저장층, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리는 전하 저장층의 전하량을 조절함으로써, 메모리 셀에 기입된 데이터 값을 변경한다.
전하 저장층에 음전하가 있어서 셀 트랜지스터의 임계 전압이 음(마이너스) 인 상태를 소거(erase) 상태라고 하고, 전하 저장층에 전하들이 주입되어 셀 트랜지스터의 임계 전압이 0보다 커진 상태를 프로그램(program) 상태라고 한다.
이처럼, 전하 저장층의 전하량을 조절함으로써, 셀 트랜지스터의 임계 전압을 변경시킬 수 있다. 전하 저장층의 전하량을 조절하기 위하여, 전하 저장층에 Hot Electron을 주입하거나 전하 저장층으로부터 유출시킬 수 있다. 그런데, Hot Electron을 주입/유출 시키는 경우에는 옥사이드(Oxide)의 열화가 진행되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 패드 옥사이드 레이어를 통하여 차지 트랩 레이어들 사이에서 전자를 이동시키는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 패드 옥사이드 레이어를 통하여 차지 트랩 레이어들 사이에서 전자를 이동시키는 불휘발성 메모리 장치의 프로그래밍 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는, 반도체 기판; 상기 반도체 기판 위에 위치하고, 전자(electron)를 저장할 수 있는 제1차지 트랩 레이어(charge trap layer); 상기 제1차지 트랩 레이어의 위에 위치하는 패드 옥사이드 레이어(pad oxide layer); 및 상기 패드 옥사이드 레이어 위에 위치하고, 전자를 저장할 수 있는 제2차지 트랩 레이어를 구비한다. 본 발명에 따른 불휘발성 메모리 장치는, 데이터를 기입하는 프로그래밍 모드에서, 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제1에지와 상기 제2차지 트랩 레이어의 제1에지 사이에서 전자를 이동시키거나, 또는 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제2에지와 상기 제2차지 트랩 레이어의 제2에지 사이에서 전자를 이동시킨다.
본 발명에 따른 불휘발성 메모리 장치는, 프로그래밍 모드에서 제1차지 트랩 레이어와 제2차지 트랩 레이어의 제1에지와 제2에지에서 전자를 개별적으로 이동시킨다.
본 발명에 따른 불휘발성 메모리 장치는, 상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제1에지에 대응되는 제1반도체 기판위치에 형성되는 제1도핑 영역; 및 상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제2에지에 대응되는 제2반도체 기판위치에 형성되는 제2도핑 영역을 더 구비한다. 본 발명에 따른 불휘발성 메모리 장치는, 상기 제1차지 트랩 레이어의 제1에지로부터 상기 제2차지 트랩 레이어의 제1에지로 전자를 이동시키기 위하여, 상기 제1도핑 영역에 제어 게이트 전압보다 낮은 제1전압을 인가하고, 상기 제1차지 트랩 레이어의 제2에지로부터 상기 제2차지 트랩 레이어의 제2에지로 전자를 이동시키기 위하여, 상기 제2도핑 영역에 상기 제1전압을 인가하고, 상기 제1차지 트랩 레이어의 제1에지와 제2에지로부터 상기 제2차지 트랩 레이어의 제1에지와 제2에지로 전자를 각각 이동시키기 위하여, 상기 반도체 기판의 중앙에 대응되는 제3반도체 기판위치 에 상기 제1전압을 인가한다.
상기 제1전압은 접지 전압일 수 있다. 상기 제1도핑 영역, 상기 제2도핑 영역 및 상기 제3반도체 기판위치 중에서, 상기 제1전압이 인가되지 않는 위치는 플로팅(floating)될 수 있다.
본 발명에 따른 불휘발성 메모리 장치는, 상기 불휘발성 메모리 장치에 기입된 데이터를 독출하는 독출 모드에서, 상기 반도체 기판 상에서 제1방향으로 흐르는 제1전류 및 상기 제1방향과 반대 방향인 제2방향으로 흐르는 제2전류를 비교한 결과에 기초하여, 상기 데이터 값을 검출할 수 있다.
상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치와 프로그래밍 방법은, Hot Electron Injection 또는 Hot Hole Injection을 이용하여 프로그래밍을 수행하지 않고, 패드 옥사이드 레이어를 통한 전자 천이(charge transistion)을 이용하여 프로그래밍을 수행한다. 그에 따라, 터널 옥사이드 레이어의 열화를 방지할 수 있고, 전력 소모를 줄일 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 명세서에서는 설명의 편의를 위하여, 제1에지와 제2에지를 왼쪽에 위치하는 에지와 오른쪽에 위치하는 에지로 각각 가정하였으나, 이에 한정되는 것은 아니다.
도 1은 본 발명의 제1실시예에 따른 불휘발성 메모리 장치를 나타내는 도면이다.
본 발명의 제1실시예에 따른 불휘발성 메모리 장치는 반도체 기판(110), 제1차지 트랩 레이어(150), 패드 옥사이드 레이어(160) 및 제2차지 트랩 레이어(170)를 구비한다. 제1차지 트랩 레이어(150), 패드 옥사이드 레이어(160), 및 제2차지 트랩 레이어(170)는 반도체 기판(110)상에 순차적으로 적층된다. 즉, 패드 옥사이드 레이어(160)는 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170) 사이에 형성된다.
본 발명의 제1실시예에 따른 불휘발성 메모리 장치는, 패드 옥사이드 레이어(160)를 통하여 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170) 사이에서 전자를 이동시킨다.
나아가, 본 발명의 제1실시예에 따른 불휘발성 메모리 장치는, 프로그래밍 모드에서 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170)의 제1에지 사이와 제2에지 사이에서 전자를 개별적으로 이동시킬 수 있다. 좀 더 설명하면, 패드 옥사이드 레이어(160)를 통하여 제1차지 트랩 레이어(150)의 제1에지와 제2차지 트랩 레이어(170)의 제1에지 사이에서 전자를 이동시키거나, 또는 패드 옥사이드 레이 어(160)를 통하여 제1차지 트랩 레이어(150)의 제2에지와 제2차지 트랩 레이어(170)의 제2에지 사이에서 전자를 이동시킬 수 있다. 또는, 제1에지 사이와 제2에지 사이에서 모두 전자를 이동시킬 수도 있고, 제1에지 사이와 제2에지 사이에서 모두 전자를 이동시키지 않을 수도 있다.
이처럼, 제1에지 사이와 제2에지 사이에서 전자를 개별적으로 이동시킴으로써, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압을 개별적으로 조절할 수 있다. 좀 더 설명하면, 제1차지 트랩 레이어(150)의 제1에지와 제2차지 트랩 레이어(170)의 제1에지 사이에서 전자를 이동시키지 않음으로써, 제1차지 트랩 레이어(150)의 제1에지와 제2차지 트랩 레이어(170)의 제1에지에 전자가 모두 존재하는 경우, 제1에지 쪽의 문턱전압은 높아진다. 반면에, 제1차지 트랩 레이어(150)의 제1에지의 전자가 제2차지 트랩 레이어(170)의 제1에지로 이동함으로써, 제1차지 트랩 레이어(150)의 제1에지에 전자가 존재하지 않고 제2차지 트랩 레이어(170)의 제1에지에 전자가 존재하는 경우, 제1에지 쪽의 문턱전압은 낮아진다. 이와 유사하게, 제2에지 쪽의 문턱전압도 높은 상태와 낮은 상태를 선택적으로 가질 수 있다.
이하에서 도 2를 참조하여 본 발명에 따른 불휘발성 메모리 장치의 프로그래밍 동작을 설명한다.
도 2는 도 1의 불휘발성 메모리 장치의 프로그래밍 동작과 독출 동작을 설명하기 위한 도면이다.
도 2(a)는 제1에지 사이와 제2에지 사이에서 모두 전자를 이동시키지 않은 모습을 나타낸다. 이 경우, 제1차지 트랩 레이어(150)의 제1에지와 제2차지 트랩 레이어(170)의 제1에지에 전자가 모두 존재하기 때문에, 제1에지 쪽의 문턱전압은 높다. 또한, 제1차지 트랩 레이어(150)의 제2에지와 제2차지 트랩 레이어(170)의 제2에지에 전자가 모두 존재하기 때문에, 제2에지 쪽의 문턱전압은 높다. 즉, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압은 모두 높다.
도 2(b)는 제1에지와 제2에지 사이에서 모두 전자를 이동시킨 모습을 나타낸다. 이 경우, 제1차지 트랩 레이어(150)의 제1에지와 제2에지에는 전자가 존재하지 않고, 제2차지 트랩 레이어(170)의 제1에지와 제2에지에는 전자가 존재한다. 그에 따라, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압은 모두 낮다.
도 2(c)는 제1차지 트랩 레이어(150)의 제2에지로부터 제2차지 트랩 레이어(170)의 제2에지로 전자를 이동시키고, 제1에지 사이에서는 전자를 이동시키지 않은 모습을 나타낸다. 이 경우, 제1차지 트랩 레이어(150)의 제1에지와 제2차지 트랩 레이어(170)의 제1에지에 전자가 모두 존재하기 때문에, 제1에지 쪽의 문턱전압은 높다. 반면에, 제1차지 트랩 레이어(150)의 제2에지는 전자가 존재하지 않고, 제2차지 트랩 레이어(170)의 제2에지에는 전자가 존재하기 때문에, 제2에지 쪽의 문턱전압은 낮다.
도 2(d)는 제1차지 트랩 레이어(150)의 제1에지로부터 제2차지 트랩 레이어(170)의 제1에지로 전자를 이동시키고, 제2에지 사이에서는 전자를 이동시키지 않은 모습을 나타낸다. 이 경우, 제1차지 트랩 레이어(150)의 제1에지는 전자가 존재하지 않고, 제2차지 트랩 레이어(170)의 제1에지에는 전자가 존재하기 때문에, 제1에지 쪽의 문턱전압은 낮다. 반면에, 제1차지 트랩 레이어(150)의 제2에지와 제 2차지 트랩 레이어(170)의 제2에지에 전자가 모두 존재하기 때문에, 제2에지 쪽의 문턱전압은 높다.
이처럼, 본 발명의 제1실시예에 따른 불휘발성 메모리 장치는 제1에지 사이와 제2에지 사이에서 전자를 개별적으로 이동시킴으로써, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압을 개별적으로 조절할 수 있다. 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압은 각각 높은 상태와 낮은 상태를 선택적으로 가질 수 있으므로, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압의 논리 조합은 4가지이다. 그러므로, 본 발명의 제1실시예에 따른 불휘발성 메모리 장치는 4가지의 논리 조합을 이용하여 2비트의 데이터를 저장할 수 있다. 도 3에는 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압의 논리 조합 결과가 도시된다. 도 3의 4가지 논리 조합 결과들은, 데이터 (0, 0), (0, 1), (1, 0), (1, 1)에 각각 대응될 수 있다.
제1에지 사이와 제2에지 사이에서 전자를 개별적으로 이동시키기 위하여, 본 발명의 제1실시예에 따른 불휘발성 메모리 장치는 반도체 기판(110)상의 특정 위치에 제어 게이트 전압보다 낮은 제1전압을 인가할 수 있다. 제어 게이트 전압은 양의 값일 수 있고 제1전압은 접지 전압일 수 있으나, 다른 전압 레벨을 가질 수도 있다. 제어 게이트 전압보다 낮은 제1전압이 반도체 기판(110) 상에 인가되면, 제1전압이 인가된 위치와 제어 게이트 전압이 인가된 위치 사이에 전위차가 발생한다. 그에 따라, 제1전압이 인가된 위치에 존재하는 전자들이 하부로부터 상부로 이동한다.
제1전압이 인가되는 위치는, 반도체 기판(110)의 위치들 중에서 왼쪽 위치인 제1반도체 기판 위치, 반도체 기판(110)의 위치들 중에서 오른쪽 위치인 제2반도체 기판 위치와 반도체 기판(110)의 위치들 중에서 중앙 위치인 제3반도체 기판 위치일 수 있다.
반도체 기판(110)의 위치들 중에서 차지 트랩 레이어들(150, 170)의 제1에지에 대응되는 제1반도체 기판위치, 반도체 기판의 위치들 중에서 차지 트랩 레이어들(150, 170)의 제2에지에 대응되는 제2반도체 기판위치 및 반도체 기판(110)의 중앙에 대응되는 제3반도체 기판위치 중에서 하나의 위치에 제1전압을 인가할 수 있다.
제1반도체 기판위치는 제1도핑 영역(120a, 130a)일 수 있고, 제2반도체 기판위치는 제2도핑 영역(120b, 130b)일 수 있다. 도 1과 도 2를 참조하면, 제1도핑 영역(120a, 130a)은 차지 트랩 레이어들(150, 170)의 제1에지 쪽에 형성되고, 제2도핑 영역(120b, 130b)은 차지 트랩 레이어들(150, 170)의 제2에지 쪽에 형성된다. 제3반도체 기판위치는 반도체 기판(110)의 하단의 중앙 부근일 수 있다.
제1반도체 기판위치와 제2반도체 기판위치는 반드시 도핑 영역이어야 하는 것은 아니고, 반도체 기판 상에서 제1에지와 제2에지 쪽의 특정 위치일 수 있다. 다만, 이하에서는 설명의 편의를 위하여, 제1반도체 기판위치는 제1도핑 영역(120a, 130a)이고, 제2반도체 기판위치는 제2도핑 영역(120b, 130b)인 것으로 가정한다. 또한, 제1전압은 접지 전압인 것으로 가정한다.
도 2(a) 내지 도 2(d)를 참조하여, 제1전압을 반도체 기판의 특정 위치에 인가함으로써, 제1에지 사이와 제2에지 사이에서 전자를 개별적으로 이동시키는 동작 을 설명한다.
도 2(a)에는 제1전압이 반도체 기판 상에 인가되지 않는 모습이 도시된다. 이 경우, 제1차지 트랩 레이어(150)에 존재하는 전자들은 제2차지 트랩 레이어(170)로 이동하지 않는다.
도 2(b)에는 제1전압(접지전압)이 제3반도체 기판위치에 인가되는 모습이 도시된다. 제3반도체 기판위치는 반도체 기판의 중앙이므로, 반도체 기판의 중앙에 인가된 제1전압(접지전압)과 제어 게이트 전압 사이의 전위차에 기인하여, 제1차지 트랩 레이어(150)의 제1에지와 제2에지에 존재하는 전자들은 제2차지 트랩 레이어(170)의 제1에지와 제2에지로 이동한다.
도 2(c)에는 제1전압(접지전압)이 제2도핑 영역(120b, 130b)에 인가되는 모습이 도시된다. 이 경우, 제1차지 트랩 레이어(150)의 제2에지에 존재하는 전자들은 제2차지 트랩 레이어(170)의 제2에지로 이동한다. 반면에, 제1차지 트랩 레이어(150)의 제1에지에 존재하는 전자들은 제2차지 트랩 레이어(170)의 제1에지로 이동하지 않는다.
도 2(d)에는 제1전압(접지전압)이 제1도핑 영역(120a, 130a)에 인가되는 모습이 도시된다. 이 경우, 제1차지 트랩 레이어(150)의 제1에지에 존재하는 전자들은 제2차지 트랩 레이어(170)의 제1에지로 이동한다. 반면에, 제1차지 트랩 레이어(150)의 제2에지에 존재하는 전자들은 제2차지 트랩 레이어(170)의 제2에지로 이동하지 않는다.
본 발명에 따른 불휘발성 메모리 장치는, 제1전압이 인가되지 않는 위치들을 플로팅(floating) 시킬 수 있다. 예를 들어, 도 2(d)에서, 제1도핑 영역(120a, 130a)에 제1전압을 인가하고, 제2도핑 영역(120b, 130b)과 반도체 기판의 중앙 부근을 플로팅 시킬 수 있다.
제1도핑 영역(120a, 130a)은, 제1하이 도핑 영역(120a)과 제1로우 도핑 영역(130a)을 구비할 수 있다. 제2도핑 영역(120b, 130b)은, 제2하이 도핑 영역(120b)과 제2로우 도핑 영역(130b)을 구비할 수 있다. 이 경우, 제1전압은 제1로우 도핑 영역(130a)과 제2로우 도핑 영역(130b)으로 인가될 수 있다.
본 발명에 따른 불휘발성 메모리 장치는, 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170) 사이에서 전자를 이동시키기 위하여, 패드 옥사이드 레이어(160)를 통하여 전자를 터널링(tunneling)시킬 수 있다.
도 4는 도 2의 불휘발성 메모리 장치의 프로그래밍 동작에서 전자가 이동하는 모습을 나타내는 밴드 다이어그램이다.
도 4(a)를 참조하면, 제어 게이트 전압(Vg)이 0V로 유지되고 제1전압이 인가되지 않으면, 전자들이 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170)에 머물러 있다. 도 4(b)를 참조하면, 제어 게이트 전압(Vg)과 제1전압(V1)이 인가되면, 제1차지 트랩 레이어(150)에 존재하던 전자들이 패드 옥사이드 레이어(160)를 통하여 터널링한다. 그에 따라, 제1차지 트랩 레이어(150)에 존재하던 전자들은 제2차지 트랩 레이어(170)로 이동할 수 있다.
본 발명에 따른 불휘발성 메모리 장치는, 패드 옥사이드 레이어(160)를 통하여 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170) 사이에서 전자를 이동시 킨다. 즉, 패드 옥사이드 레이어(160)를 통한 전자 천이(charge transistion)을 이용하여 프로그래밍을 수행한다. 만약, Hot Electron Injection 또는 Hot Hole Injection을 이용하여 프로그래밍을 수행한다고 가정하면, 터널 옥사이드 레이어(140)가 빨리 열화되고, 전력 소모가 커진다. 반면에, 본 발명에 따른 불휘발성 메모리 장치는, Hot Electron Injection 또는 Hot Hole Injection을 이용하여 프로그래밍을 수행하지 않고, 패드 옥사이드 레이어를 통한 전자 천이(charge transistion)을 이용하여 프로그래밍을 수행한다. 그에 따라, 터널 옥사이드 레이어의 열화를 방지할 수 있고, 전력 소모를 줄일 수 있는 장점이 있다.
본 명세서에서는 반도체 기판(110)은 P타입 반도체 기판이고, 제1도핑 영역(120a, 130a) 및 제2도핑 영역(120b, 130b)은 N타입으로 도핑되는 것으로 기재되어있다. 그러나, 반도체 기판(110), 제1도핑 영역(120a, 130a) 및 제2도핑 영역(120b, 130b)은 상기 타입 이외의 다른 타입을 가질 수 있다.
본 발명에 따른 불휘발성 메모리 장치는, 블로킹 옥사이드 레이어(180)와 스페이서(190a, 190b)를 더 구비할 수 있다.
이하에서 도 2(a) 내지 도 2(d)와 도 3을 참조하여, 본 발명에 따른 불휘발성 메모리 장치의 독출 모드를 설명한다.
설명의 편의를 위하여, 이하에서는 제1방향을 제1에지부터 제2에지까지의 방향으로 가정하고, 제2방향을 제2에지부터 제1에지까지의 방향으로 가정한다. 그러나, 제1방향과 제2방향은 서로 바뀔 수 있다.
프로그래밍 된 데이터를 독출하는 독출 모드에서, 본 발명에 따른 불휘발성 메모리 장치는, 반도체 기판 상에서 제1방향으로 제1전류를 흐르게 한 다음에, 제1방향과 반대 방향인 제2방향으로 제2전류를 흐르게 한다. 그리고, 제1전류량과 제2전류량을 비교한 결과에 기초하여, 프로그래밍 된 데이터 값을 검출한다.
도 2(a)에서처럼, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압이 모두 높다면, 제1방향으로 흐르는 제1전류와 제2방향으로 흐르는 제2전류는 모두 낮은 전류량을 가진다.
도 2(b)에서처럼, 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압이 모두 낮다면, 제1방향으로 흐르는 제1전류와 제2방향으로 흐르는 제2전류는 모두 높은 전류량을 가진다.
도 2(c)에서처럼, 제1에지 쪽의 문턱전압은 높고 제2에지 쪽의 문턱전압은 낮다면, 제1에지로부터 제2에지로 흐르는 제1전류는 낮은 전류량을 가지고 제2에지로부터 제1에지로 흐르는 제2전류는 높은 전류량을 가진다.
도 2(d)에서처럼, 제1에지 쪽의 문턱전압은 낮고 제2에지 쪽의 문턱전압은 높다면, 제1에지로부터 제2에지로 흐르는 제1전류는 높은 전류량을 가지고 제2에지로부터 제1에지로 흐르는 제2전류는 낮은 전류량을 가진다.
도 3에는 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압에 따른 제1전류와 제2전류가 도시된다.
도 5는 도 1의 불휘발성 메모리 장치의 차지 트랩 레이어들(150, 170)에 전자를 주입하는 과정을 설명하기 위한 도면이다.
전자를 주입하기 위하여, 본 발명에 따른 불휘발성 메모리 장치는, 터널링 옥사이드 레이어(tunneling oxide layer ; 140)를 이용한다. 터널링 옥사이드 레이어(140)는 반도체 기판(110) 상에 형성되며 제1차지 트랩 레이어(150)의 아래에 형성된다.
프로그래밍 모드 이전의 초기 모드에서, 본 발명에 따른 불휘발성 메모리 장치는, 터널링 옥사이드 레이어(140)를 통하여, 반도체 기판(110)으로부터 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170)로 전자를 주입한다. 본 발명에 따른 불휘발성 메모리 장치는 CHEI(Channel Hot Electron Injection)을 이용하여 전자를 주입할 수 있다.
본 발명에 따른 불휘발성 메모리 장치는 반도체 기판(110)으로부터 제1 및 제2차지 트랩 레이어(150, 170)의 제2에지로 전자를 주입한 다음에, 반도체 기판(110)으로부터 제1 및 제2차지 트랩 레이어(150, 170)의 제1에지로 전자를 주입할 수 있다. 도 5(a)에는 제2에지로 전자를 주입하는 모습이 도시되고, 도 5(b)에는 제2에지에 전자가 주입된 상태에서 제1에지로 전자를 주입하는 모습이 도시된다. 다만, 제1에지에 전자를 주입한 다음에 제2에지에 전자를 주입할 수도 있을 것이다.
도 5(b)에 도시된 전자들이 모두 주입된 상태는 도 2(a)의 상태와 동일하다. 즉, 본 발명에 따른 불휘발성 메모리 장치는 프로그래밍 모드 이전의 초기 모드에서 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170)로 전자들을 주입한 다음에, 제1차지 트랩 레이어(150)와 제2차지 트랩 레이어(170) 사이에서 주입된 전자를 이동시킴으로써 프로그래밍을 수행할 수 있다.
본 발명의 제1실시예에 따른 불휘발성 메모리 장치는, 프로그래밍을 위하여 양의 값을 가지는 제어 게이트 전압을 인가할 수 있다. 반면에, 소거 동작을 수행하기 위하여 음의 값을 가지는 제어 게이트 전압을 인가할 수 있다. 제어 게이트 전압이 음의 값을 가지면, 제2차지 트랩 레이어(170)에 존재하던 전자가 제1차지 트랩 레이어(150)로 이동한다. 그 결과, 본 발명의 제1실시예에 따른 불휘발성 메모리 장치는, 도 2(a)와 도 5(b)에 도시된 프로그래밍 되기 이전 상태로 돌아간다.
도 6은 본 발명의 제2실시예에 따른 불휘발성 메모리 장치를 나타내는 도면이다.
본 발명의 제1실시예에 따른 불휘발성 메모리 장치는 2개의 차지 트랩 레이어들(150, 170)을 구비하고, 2개의 차지 트랩 레이어들(150, 170) 사이에 하나의 패드 옥사이드 레이어(160)를 구비한다.
그러나, 본 발명의 제2실시예에 따른 불휘발성 메모리 장치는 4개의 차지 트랩 레이어들(650, 652, 654, 656)을 구비하고, 4개의 차지 트랩 레이어들(650, 652, 654, 656) 사이에 각각 형성되는 3개의 패드 옥사이드 레이어들(660, 662, 664)을 구비한다.
본 발명의 제2실시예에 따른 불휘발성 메모리 장치에서, 상위에 배치되는 패드 옥사이드 레이어를 통한 전자의 이동확률은, 하위에 배치되는 패드 옥사이드 레이어를 통한 전자의 이동확률보다 낮을 수 있다. 이 경우, 하위에 배치되는 패드 옥사이드 레이어를 통하여 전자를 이동시키기 위해서는 상대적으로 낮은 제어 게이트 전압을 인가하면 되는 반면에, 상위에 배치되는 패드 옥사이드 레이어를 통하여 전자를 이동시키기 위해서는 상대적으로 높은 제어 게이트 전압을 인가해야 한다. 그에 따라, 제어 게이트 전압 레벨을 조절함으로써, 상위와 하위에 배치되는 패드 옥사이드 레이어를 통한 전자 이동을 개별적으로 조절할 수 있다.
상위에 배치되는 패드 옥사이드 레이어를 통한 전자의 이동확률을 낮추기 위하여, 상위에 배치되는 패드 옥사이드 레이어일수록, 패드 옥사이드 레이어의 두께를 두껍게 할 수 있다. 또한, 상위에 배치되는 패드 옥사이드 레이어일수록, 패드 옥사이드 레이어의 유전율을 낮출 수 있다.
본 발명의 제2실시예에 따른 불휘발성 메모리 장치는 각각 4개의 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압을 가질 수 있다. 그러므로, 본 발명에 따른 불휘발성 메모리 장치는 16비트의 데이터를 저장할 수 있다.
패드 옥사이드 레이어를 통하여 차지 트랩 레이어들 사이에서 전자들이 이동하는 동작은, 본 발명의 제1실시예에 따른 불휘발성 메모리 장치의 전자 이동과 유사하기 때문에, 이에 관한 자세한 설명은 생략된다.
도 7은 도 6의 불휘발성 메모리 장치의 프로그래밍 동작에서 전자가 이동하는 모습을 나타내는 밴드 다이어그램이다.
도 7(a)를 참조하면, 제어 게이트 전압(Vg)이 0V로 유지되고 제1전압이 인가되지 않으면, 전자들이 차지 트랩 레이어들(650, 652, 654, 656)에 머물러 있다. 도 7(b)를 참조하면, 제어 게이트 전압(Vg)과 제1전압(V1)이 인가되면, 제1차지 트랩 레이어(650)에 존재하던 전자들이 제1패드 옥사이드 레이어(660)를 통하여 터널링한다. 그에 따라, 제1차지 트랩 레이어(650)에 존재하던 전자들은 제2차지 트랩 레이어(652)로 이동할 수 있다. 도 7(c)를 참조하면, 제어 게이트 전압(Vg)을 상승시키면, 제2차지 트랩 레이어(652)에 존재하던 전자들이 제2패드 옥사이드 레이어(662)를 통하여 제3차지 트랩 레이어(654)로 터널링한다. 도 7(d)를 참조하면, 제어 게이트 전압(Vg)을 더 상승시키면, 제3차지 트랩 레이어(654)에 존재하던 전자들이 제3패드 옥사이드 레이어(664)를 통하여 제4차지 트랩 레이어(656)로 터널링한다.
나아가, 본 발명에 따른 불휘발성 메모리 장치의 개수는 2개와 4개에 한정되지 않는다. 본 발명에 따른 불휘발성 메모리 장치는 n(n은 자연수)개의 차지 트랩 레이어들과 n-1개의 패드 옥사이드 레이어들을 구비하고, 제i(i는 n-1이하의 자연수)패드 옥사이드 레이어를 통하여 제i차지 트랩 레이어의 제1에지(또는 제2에지)와 제i+1차지 트랩 레이어의 제1에지(또는 제2에지) 사이에서 전자를 이동시킬 수 있다. 이러한 방식에 따라, 인접하는 차지 트랩 레이어들의 제1에지 사이와 제2에지 사이에서 전자를 개별적으로 이동시킬 수 있다.
그에 따라, 본 발명에 따른 불휘발성 메모리 장치는, 각각 n개의 제1에지 쪽의 문턱전압과 제2에지 쪽의 문턱전압을 가질 수 있다. 그러므로, 본 발명에 따른 불휘발성 메모리 장치는 2n비트의 데이터를 저장할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 불휘발성 메모리 장치의 제1실시예를 나타내는 도면이다.
도 2는 도 1의 불휘발성 메모리 장치의 프로그래밍 동작과 독출 동작을 설명하기 위한 도면이다.
도 3은 도 2의 프로그래밍 결과와 독출 결과를 나타내는 도면이다.
도 4는 도 2의 불휘발성 메모리 장치의 프로그래밍 동작에서 전자가 이동하는 모습을 나타내는 밴드 다이어그램이다.
도 5는 도 1의 불휘발성 메모리 장치에 전자를 주입하는 과정을 설명하기 위한 도면이다.
도 6은 본 발명에 따른 불휘발성 메모리 장치의 제2실시예를 나타내는 도면이다.
도 7은 도 6의 불휘발성 메모리 장치의 프로그래밍 동작에서 전자가 이동하는 모습을 나타내는 밴드 다이어그램이다.

Claims (22)

  1. 반도체 기판;
    상기 반도체 기판 위에 위치하고, 전자(electron)를 저장할 수 있는 제1차지 트랩 레이어(charge trap layer);
    상기 제1차지 트랩 레이어의 위에 위치하는 패드 옥사이드 레이어(pad oxide layer); 및
    상기 패드 옥사이드 레이어 위에 위치하고, 전자를 저장할 수 있는 제2차지 트랩 레이어를 구비하고,
    데이터를 기입하는 프로그래밍 모드에서, 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제1에지와 상기 제2차지 트랩 레이어의 제1에지 사이에서 전자를 이동시키거나,
    또는 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제2에지와 상기 제2차지 트랩 레이어의 제2에지 사이에서 전자를 이동시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 값에 기초하여,
    상기 제1 및 제2차지 트랩 레이어 사이에서 전자를 이동시키지 않거나,
    상기 제1차지 트랩 레이어의 제1에지로부터 상기 제2차지 트랩 레이어의 제1 에지로 전자를 이동시키거나,
    상기 제1차지 트랩 레이어의 제2에지로부터 상기 제2차지 트랩 레이어의 제2에지로 전자를 이동시키거나,
    상기 제1차지 트랩 레이어의 제1에지와 제2에지로부터 상기 제2차지 트랩 레이어의 제1에지와 제2에지로 전자를 각각 이동시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 데이터 값에 기초하여, 상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제1에지에 대응되는 제1반도체 기판위치, 상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제2에지에 대응되는 제2반도체 기판위치 및 상기 반도체 기판의 중앙에 대응되는 제3반도체 기판위치 중에서 하나의 위치에 제1전압을 인가하고,
    상기 제1전압은, 제어 게이트 전압보다 낮은 전압인 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 게이트 전압은 양의 값을 가지고,
    상기 제1전압은 접지 전압이고,
    상기 제1 내지 제3반도체 기판위치 중에서, 상기 제1전압이 인가되지 않는 위치를 플로팅(floating)시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제1에지에 대응되는 제1반도체 기판위치에 형성되는 제1도핑 영역; 및
    상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제2에지에 대응되는 제2반도체 기판위치에 형성되는 제2도핑 영역을 더 구비하고,
    상기 제1차지 트랩 레이어의 제1에지로부터 상기 제2차지 트랩 레이어의 제1에지로 전자를 이동시키기 위하여, 상기 제1도핑 영역에 제어 게이트 전압보다 낮은 제1전압을 인가하고,
    상기 제1차지 트랩 레이어의 제2에지로부터 상기 제2차지 트랩 레이어의 제2에지로 전자를 이동시키기 위하여, 상기 제2도핑 영역에 상기 제1전압을 인가하고,
    상기 제1차지 트랩 레이어의 제1에지와 제2에지로부터 상기 제2차지 트랩 레이어의 제1에지와 제2에지로 전자를 각각 이동시키기 위하여, 상기 반도체 기판의 중앙에 대응되는 제3반도체 기판위치에 상기 제1전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제1전압은 접지 전압이고,
    상기 제1도핑 영역, 상기 제2도핑 영역 및 상기 제3반도체 기판위치 중에서, 상기 제1전압이 인가되지 않는 위치를 플로팅(floating)시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 제1도핑 영역은, 제1하이 도핑 영역과 제1로우 도핑 영역을 구비하며,
    상기 제2도핑 영역은, 제2하이 도핑 영역과 제2로우 도핑 영역을 구비하고,
    상기 제1로우 도핑 영역과 상기 제2로우 도핑 영역은, 상기 제1전압을 수신하거나 또는 플로팅되는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 제1차지 트랩 레이어와 상기 제2차지 트랩 레이어 사이에서 전자를 이동시키기 위하여, 상기 패드 옥사이드 레이어를 통하여 전자를 터널링(tunneling)시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 불휘발성 메모리 장치에 기입된 데이터를 독출하는 독출 모드에서,
    상기 반도체 기판 상에서 제1방향으로 흐르는 제1전류 및 상기 제1방향과 반대 방향인 제2방향으로 흐르는 제2전류를 비교한 결과에 기초하여, 상기 데이터 값을 검출하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 반도체 기판 상에 형성되며 상기 제1차지 트랩 레이어의 아래에 형성되는 터널링 옥사이드 레이어(tunneling oxide layer)를 더 구비하고,
    상기 프로그래밍 모드 이전의 초기 모드에서, 상기 터널링 옥사이드 레이어를 통하여, 상기 반도체 기판으로부터 상기 제1차지 트랩 레이어와 제2차지 트랩 레이어로 전자를 주입시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    CHEI(Channel Hot Electron Injection)을 이용하여, 상기 반도체 기판으로부터 상기 제1차지 트랩 레이어와 상기 제2차지 트랩 레이어로 전자를 주입하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제10항에 있어서,
    상기 반도체 기판으로부터 상기 제1 및 제2차지 트랩 레이어의 제2에지로 전자를 주입한 다음에, 상기 반도체 기판으로부터 상기 제1 및 제2차지 트랩 레이어의 제1에지로 전자를 주입하는 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 반도체 기판;
    상기 반도체 기판 상에 순차적으로 형성되고, 전자를 저장할 수 있는 제1 내지 제n(n은 자연수)차지 트랩 레이어; 및
    상기 제1 내지 제n차지 트랩 레이어들 사이에 각각 형성되는 제1 내지 제n-1패드 옥사이드 레이어를 구비하고,
    데이터를 기입하는 프로그래밍 모드에서, 제i(i는 n-1이하의 자연수)패드 옥사이드 레이어를 통하여 제i차지 트랩 레이어의 제1에지와 제i+1차지 트랩 레이어의 제1에지 사이에서 전자를 이동시키거나,
    또는 상기 제i패드 옥사이드 레이어를 통하여 상기 제i차지 트랩 레이어의 제2에지와 상기 제i+1차지 트랩 레이어의 제2에지 사이에서 전자를 이동시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제13항에 있어서,
    상위에 배치되는 패드 옥사이드 레이어일수록, 패드 옥사이드 레이어의 두께가 두꺼워지는 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 제13항에 있어서,
    상위에 배치되는 패드 옥사이드 레이어일수록, 패드 옥사이드 레이어의 유전율이 낮아지는 것을 특징으로 하는 불휘발성 메모리 장치.
  16. 반도체 기판 상에 형성되는 제1차지 트랩 레이어와 제2차지 트랩 레이어 사이에 패드 옥사이드 레이어를 구비하는 불휘발성 메모리 장치의 프로그래밍 방법에 있어서,
    초기 모드에서, 상기 반도체 기판으로부터 상기 제1 및 제2차지 트랩 레이어의 제1에지와 제2에지로 전자를 주입하는, 전자 주입 단계; 및
    프로그래밍 모드에서 데이터 값에 기초하여, 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제1에지의 전자를 상기 제2차지 트랩 레이어의 제1에지로 이동시키거나, 또는 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제2에지의 전자를 상기 제2차지 트랩 레이어의 제2에지로 이동시키는, 프로그래밍 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
  17. 제16항에 있어서, 상기 프로그래밍 단계는,
    상기 데이터 값에 기초하여,
    상기 제1 및 제2차지 트랩 레이어 사이에서 전자를 이동시키지 않거나,
    상기 제1차지 트랩 레이어의 제1에지로부터 상기 제2차지 트랩 레이어의 제1에지로 전자를 이동시키거나,
    상기 제1차지 트랩 레이어의 제2에지로부터 상기 제2차지 트랩 레이어의 제2에지로 전자를 이동시키거나,
    상기 제1차지 트랩 레이어의 제1에지와 제2에지로부터 상기 제2차지 트랩 레이어의 제1에지와 제2에지로 전자를 이동시키는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
  18. 제16항에 있어서, 상기 프로그래밍 단계는,
    상기 데이터 값에 기초하여, 상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제1에지에 대응되는 제1반도체 기판위치, 상기 반도체 기판의 위치들 중에서 상기 차지 트랩 레이어들의 제2에지에 대응되는 제2반도체 기판위치 및 상기 반도체 기판의 중앙에 대응되는 제3반도체 기판위치 중에서 하나의 위치에 제1전압을 인가하고,
    상기 제1전압은, 제어 게이트 전압보다 낮은 전압인 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
  19. 제18항에 있어서,
    상기 제어 게이트 전압은 양의 값을 가지고,
    상기 제1전압은 접지 전압이고,
    상기 제1 내지 제3반도체 기판위치 중에서, 상기 제1전압이 인가되지 않는 위치를 플로팅(floating)시키는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
  20. 제16항에 있어서, 상기 프로그래밍 단계는,
    상기 제1차지 트랩 레이어와 상기 제2차지 트랩 레이어 사이에서 전자를 이동시키기 위하여, 상기 패드 옥사이드 레이어를 통하여 전자를 터널링(tunneling)시키는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
  21. 제16항에 있어서, 상기 전자 주입 단계는,
    CHEI(Channel Hot Electron Injection)을 이용하여, 상기 반도체 기판으로부터 상기 제1 및 제2차지 트랩 레이어로 전자를 주입하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
  22. 제16항에 있어서,
    상기 반도체 기판 상의 양방향으로 전류를 흘려주고,
    상기 반도체 기판 상에서 제1방향으로 흐르는 제1전류 및 상기 제1방향과 반대 방향인 제2방향으로 흐르는 제2전류를 비교한 결과에 기초하여, 상기 프로그래밍 된 데이터를 검출하는, 독출 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그래밍 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013009067A2 (ko) * 2011-07-11 2013-01-17 한양대학교 산학협력단 플래시 메모리 소자

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120175696A1 (en) * 2010-11-09 2012-07-12 North Carolina State University Multilayer floating gate field-effect transistor (fet) devices and related methods
CN115064200A (zh) * 2020-04-29 2022-09-16 长江存储科技有限责任公司 存储器件及其编程方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2365859A1 (fr) * 1976-09-24 1978-04-21 Thomson Csf Memoire non volatile pour signaux rapides
US4717943A (en) * 1984-06-25 1988-01-05 International Business Machines Charge storage structure for nonvolatile memories
JP4615456B2 (ja) 1997-04-25 2011-01-19 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置
JP4697993B2 (ja) * 1999-11-25 2011-06-08 スパンション エルエルシー 不揮発性半導体メモリ装置の制御方法
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2004039965A (ja) 2002-07-05 2004-02-05 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004079602A (ja) * 2002-08-12 2004-03-11 Fujitsu Ltd トラップ層を有する不揮発性メモリ
US6897533B1 (en) 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
JP4040534B2 (ja) * 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
JP2005252034A (ja) * 2004-03-04 2005-09-15 Sony Corp 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置
US7098505B1 (en) * 2004-09-09 2006-08-29 Actel Corporation Memory device with multiple memory layers of local charge storage
US7474562B2 (en) * 2004-12-07 2009-01-06 Macronix International Co., Ltd. Method of forming and operating an assisted charge memory device
US7615821B2 (en) * 2005-02-03 2009-11-10 Seoul National University Industry Foundation Charge trap memory with avalanche generation inducing layer
DE602005019864D1 (de) * 2005-06-03 2010-04-22 Imec Verfahren zur Steuerung einen nichtflüchtigen Ladungshaftstellen-Speicheranordnungen und Verfahren zur Bestimmung der Programmier-/Löschparameter
KR100669089B1 (ko) * 2005-07-11 2007-01-16 삼성전자주식회사 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법
JP2007073969A (ja) * 2005-09-07 2007-03-22 Samsung Electronics Co Ltd 電荷トラップ型メモリ素子及びその製造方法
JP2008085196A (ja) * 2006-09-28 2008-04-10 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラム
US7512012B2 (en) * 2007-04-30 2009-03-31 Macronix International Co., Ltd. Non-volatile memory and manufacturing method and operating method thereof and circuit system including the non-volatile memory
KR100891407B1 (ko) * 2007-08-20 2009-04-02 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013009067A2 (ko) * 2011-07-11 2013-01-17 한양대학교 산학협력단 플래시 메모리 소자
WO2013009067A3 (ko) * 2011-07-11 2013-04-11 한양대학교 산학협력단 플래시 메모리 소자

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