WO2012077951A2 - 프린징 효과 및 정전차폐를 이용하는 플래시 메모리 - Google Patents

프린징 효과 및 정전차폐를 이용하는 플래시 메모리 Download PDF

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WO2012077951A2
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gate
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gate stack
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김태환
유주형
김성호
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한양대학교 산학협력단
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    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Definitions

  • the present invention relates to a flash memory, and more particularly, to a flash memory that minimizes interference between adjacent cells.
  • Flash memory is a representative nonvolatile memory, and is divided into NAND type and NOR type.
  • the high density of flash memory is in progress, which is realized by the scale-down of the cell transistor which is a basic structure.
  • the gap between cells is also reduced.
  • an interference effect between cells occurs and a threshold voltage of adjacent cells is changed to reduce the reliability of memory device operation.
  • a fringing field in the gate bias is used.
  • Techniques for controlling channels are also introduced.
  • the fringing field refers to an electric field leaking outward from an edge or an edge portion of a strip line. That is, when controlling the channel between adjacent cells, the channel is controlled by using an electric field leaked by the gate bias.
  • the technique using the fringing field has a disadvantage in that the channel is not sufficiently opened because the strength of the electric field applied to the channel portion is weak, so that a high resistance is formed. Therefore, even if an operating voltage such as a read voltage is applied, it is difficult to obtain a desired amount of current. As such, the technology using the present fringing field has lower operating characteristics of the device compared to the existing device, and the amount of electrons injected into the trap layer is low due to the low coupling ratio, thereby limiting the smooth program operation. .
  • An object of the present invention for solving the above problems is to provide a flash memory that can minimize the interference between adjacent gates while using the fringing effect.
  • the present invention for achieving the above object is a tunneling insulating film formed on a substrate; A first gate stack formed on the tunneling insulating film; And a second gate stack spaced apart from the first gate stack and the inter-gate insulating film, and formed on the tunneling insulating film, wherein the first gate stack and the second gate stack extend to an upper portion of the tunneling insulating film.
  • a flash memory having a gate electrode is provided.
  • the tunneling insulating film formed on the substrate A first gate stack formed on the tunneling insulating film; And a second gate stack formed on the tunneling insulating layer, wherein the second gate stack is adjacent to the first gate stack, wherein the channel region of the separation space between the first gate stack and the second gate stack is controlled by a fringing effect,
  • Each of the gate stacks is also achieved through the provision of a flash memory, characterized in that mutual interference is excluded by electrostatic shielding.
  • the gate electrode is formed to extend to the side of the charge trap layer. This effectively controls the channel region corresponding to the spacing between the gate stacks by the fringing field, which is an electric field applied at the end of the gate electrode.
  • the electrostatic shielding is generated by the gate electrode composed of a conductor, the interference phenomenon by the adjacent gate stack is minimized.
  • FIG. 1 is a cross-sectional view showing a flash memory according to a preferred embodiment of the present invention.
  • FIG. 2 to 6 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 1 according to a preferred embodiment of the present invention.
  • FIG. 7 is a conceptual diagram illustrating an electric field applied to a cell transistor when the gate electrode is not extended to the side of the charge trap layer according to the related art.
  • FIG. 8 is a conceptual diagram illustrating an electric field applied to a cell transistor when the gate electrode extends to the side of the charge trap layer according to a preferred embodiment of the present invention.
  • FIG. 9 is a graph illustrating electric field characteristics of the flash memories illustrated in FIGS. 7 and 8 according to an exemplary embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a flash memory according to a preferred embodiment of the present invention.
  • a first gate stack 150 and a second gate stack 160 are formed on a substrate 100.
  • the first gate stack 150 and the second gate stack 160 are formed adjacent to each other on the tunneling insulating layer 110.
  • the tunneling insulating layer 110 may be formed through a thermal oxidation process, and is a portion where tunneling of charges occurs. Therefore, it can be composed of an oxide film having an appropriate thickness in accordance with the applied voltage.
  • the first gate stack 150 includes a first charge trap layer 121, a first blocking insulating layer 131, and a first gate electrode 141.
  • the first charge trap layer 121 may be composed of stoichiometric silicon nitride (Si 3 N 4 ) or non-stoichiometric silicon nitride (Si x N y ).
  • the first charge trap layer 121 may be formed as a stacked structure of stoichiometric silicon nitride and non-stoichiometric silicon nitride. In the case of non-stoichiometric silicon nitride, silicon may have a richer configuration.
  • First blocking insulating layers 131 are provided on upper and side surfaces of the first charge trap layer 121. That is, the first blocking insulating layer 131 is formed to surround the upper and side surfaces of the first charge trap layer 121.
  • the first blocking insulating layer 131 prevents charge trapped in the first charge trap layer 121 from moving to the first gate electrode 141. Therefore, the first blocking insulating layer 131 may be formed of a silicon oxide film, and preferably made of a high-k material. Accordingly, the first blocking insulating layer 131 may include Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3, or Y 2 O 3 . Can be.
  • the first gate electrode 141 is disposed on the upper and side surfaces of the first charge trap layer 121.
  • the first gate electrode 141 is conductive and is composed of doped polycrystalline silicon or metal. If the first gate electrode 141 is formed of a metal material, TiN, TaN, or W are included.
  • the first gate electrode 141 is formed by covering the first charge trap layer 121 and the first blocking insulating layer 131 to the upper and side surfaces thereof.
  • the first gate electrode 141 surrounds the side surface of the first blocking insulating layer 131 and is formed on the tunneling insulating layer 110.
  • the first gate electrode 141 may be in direct contact with the tunneling insulating layer 110, and may penetrate to a predetermined region of the first blocking insulating layer 131.
  • the second gate stack 160 includes a second charge trap layer 123, a second blocking insulating layer 133, and a second gate electrode 143. Each element constituting the second gate stack 160 is substantially the same in material and shape as the element constituting the first gate stack 150. In addition, the first gate stack 150 and the second gate stack 160 are separated by the inter-gate insulating layer 135.
  • the inter-gate insulating layer 135 is made of the same material as the first blocking insulating layer 131 and the second blocking insulating layer 133.
  • FIG. 2 to 6 are cross-sectional views illustrating a method of manufacturing the flash memory shown in FIG. 1 according to a preferred embodiment of the present invention.
  • the tunneling insulating layer 110 and the charge trap layer 120 are sequentially formed on the substrate 100.
  • the tunneling insulating layer 110 may be formed through a thermal oxidation process, and the charge trap layer 120 may be formed through a conventional deposition method.
  • the charge trap layer 120 is made of the same material as the first charge trap layer 121 and the second charge trap layer 123 shown in FIG.
  • the first charge trap layer 121 and the second charge trap layer 123 are formed by performing selective etching on the charge trap layer 120 shown in FIG. 2.
  • a photoresist is coated on the charge trap layer 120 of FIG. 2, and a photoresist pattern is formed using a conventional photolithography process.
  • the first charge trap layer 121 and the second charge trap layer 123 are formed by etching the photoresist pattern as an etching mask until the lower tunneling insulating layer 110 is exposed.
  • the blocking insulating layer 130 is formed on the first charge trap layer 121 and the second charge trap layer 123 by using a conventional deposition method.
  • the formed blocking insulating layer 130 fills the tunneling insulating layer 110, the first charge trap layer 121, and the second charge trap layer 123 exposed by etching.
  • the blocking insulating layer 130 has the same material as the first blocking insulating layer 131 and the second blocking insulating layer 133 as shown in FIG. 1.
  • selective etching of the blocking insulating layer 130 of FIG. 3 is performed using a conventional photolithography process.
  • a portion of the blocking insulating layer 130 is etched, and a portion of the tunneling insulating layer 110 below is exposed.
  • a portion of the tunneling insulating layer 130 may be removed by selective etching, so that the tunneling insulating layer 110 may be removed from the etching region, or a portion thereof may remain.
  • a part of the blocking insulating layer 130 on the tunneling insulating layer 110 may remain due to the etching of the etching region.
  • the first blocking insulating layer 131 is formed to surround the first charge trap layer 121 at the top and the side
  • the second blocking insulating layer 133 surrounds the second charge trap layer 123 at the top and the side. Is formed.
  • the inter-gate insulating layer 135 is disposed between the first blocking insulating layer 131 and the second blocking insulating layer 133 and partitions each gate structure.
  • the electrode layer 140 is formed on the structure illustrated in FIG. 4.
  • the electrode layer 140 has the same material as the gate electrodes 141 and 143 shown in FIG. 1.
  • the electrode layer 140 is formed through a conventional method of forming an inorganic material or a metal.
  • the electrode layer 140 is formed by filling a region etched toward the tunneling insulating layer 110 by the etching disclosed in FIG. 4. That is, the space between the first blocking insulating layer 131 and the inter-gate insulating layer 135 is filled with the electrode layer 140, and the space between the second blocking insulating layer 131 and the inter-gate insulating layer 135 is formed.
  • the electrode layer 140 is buried and formed.
  • a photoresist pattern is formed on the electrode layer 140 of FIG. 5 using a conventional photolithography process. Subsequently, etching is performed using the photoresist pattern as an etching mask. The etching is selectively performed on a portion of the formed electrode layer 140.
  • the surface of the inter-gate insulating layer 135 is exposed, the first gate electrode 141 is formed on the first blocking insulating layer 131, and the second gate electrode 143 is formed on the second blocking insulating layer 133. Is formed.
  • FIG. 7 is a conceptual diagram illustrating an electric field applied to a cell transistor when the gate electrode is not extended to the side of the charge trap layer according to the related art.
  • the tunneling insulating film 210 on the substrate 200 has a material of a silicon oxide film and its thickness is set to 4 nm. Also, charge trap layers 221 and 223 made of silicon nitride are disposed thereon. The thickness of the charge trap layers 221 and 223 is set to 5 nm. In particular, the widths of the charge trap layers 221 and 223 are set to 42 nm. The width between each of the charge trap layers 221, 223 is 14 nm.
  • a blocking insulating film (A) is formed on the charge trap layers 221 and 223, and the blocking insulating film 230 is made of silicon oxide.
  • the blocking insulating layer 230 has a thickness of 6 nm.
  • the gate electrodes 241 and 243 formed on the blocking insulating layer 230 are made of aluminum metal.
  • FIG. 8 is a conceptual diagram illustrating an electric field applied to a cell transistor when the gate electrode extends to the side of the charge trap layer according to a preferred embodiment of the present invention.
  • the flash memory of the present invention disclosed in FIG. 1 is provided.
  • the gate electrodes 141 and 143 extend to the side surfaces of the respective charge trap layers 121 and 123.
  • the first gate electrode 141 and the second gate electrode 143 extend to side surfaces of the first charge trap layer 121 and the second charge trap layer 123, respectively, and extend to the upper portion of the tunneling insulating layer 110. Are arranged.
  • the thickness of the tunneling insulating film 110 shown in FIG. 8 is 4 nm, and the thicknesses of the first charge trap layer 121 and the second charge trap layer 123 are set to 5 nm.
  • the thickness of the first blocking insulating layer 131 and the second blocking insulating layer 133 is 6 nm, and the first gate electrode 141 and the second gate electrode 143 are made of aluminum metal.
  • the materials of the tunneling insulating layer 110, the first and second charge trap layers 121 and 123, and the first and second blocking insulating layers 131 and 133 are the same as those described with reference to FIG. 7.
  • each gate electrode 141, 143 is extended to the side of the charge trap layers 121, 123
  • the width of the terminal portions of the gate electrodes 141 and 143 in the situation is set to 2 nm.
  • An electric field is concentrated at the terminal portions of the first gate electrode 141 and the second gate electrode 143 that extend to the upper portion of the tunneling insulating layer 110.
  • the electric field is strongly concentrated from the end portions of the gate electrodes 141 and 143 to the spaced space between the gate stacks 150 and 160. Accordingly, a sufficiently strong electric field may be applied to the channel region during the program operation, and the channel may be easily formed in the space between the gate stacks 150 and 160 during the read operation.
  • interference effects that may be generated in the adjacent gate stacks 150 and 160 may be reduced by shielding effects in the gate electrodes 141 and 143.
  • FIG. 9 is a graph illustrating electric field characteristics of the flash memories illustrated in FIGS. 7 and 8 according to an exemplary embodiment of the present invention.
  • the flash memory shown in FIG. 7 and the flash memory shown in FIG. 8 are in an erased state.
  • the dotted line represents the intensity of the electric field for each region of the flash memory shown in FIG. 7, and the solid line represents the intensity of the electric field for each region of the flash memory illustrated in FIG. 8.
  • the first charge trap layers 121 and 221 are in an erased state, and the second charge trap layers 123 and 223 are set in a program state, and the gate electrodes 141, 143, 241 and 243 are set to pass voltages. Apply 5V each and measure the strength of the electric field in the channel region.
  • the strength of the electric field of the flash memory illustrated in FIG. 7 will be described, which indicates the strength of the high electric field under the first charge trap layer 221 by the erase operation. This means that charges are concentrated on the lower end of the first charge trap layer 221 by the erase operation. In addition, the strength of the electric field decreases at a distance of 0.06 um or more, and a very low field strength appears at 0.9 um or more. This is due to the program operation of the second charge trap layer 223. That is, since the charge at the bottom of the second charge trap layer 223 has moved to the second charge trap layer 223, the charge of the channel region at the bottom thereof is lean so that the electric field strength is low.
  • relatively high charges are distributed in the channel under the first charge trap layer 121 that is about 0.05 ⁇ m by the erase operation.
  • a very high charge distribution is exhibited in the space apart from the first charge trap layer 121. This is due to the voltage applied to the spaced space between the first gate stack 150 and the second gate stack 160 at the end portions of the gate electrodes 141 and 143 extending to the tunneling insulating layer 110 in the previous erase operation or the like. .
  • the influence of the electric field is shielded between the gate stacks 150 and 160 by the gate electrodes 141 and 143, the influence of the electric charges distributed in the spaces between the gate stacks 150 and 160 is almost insignificant. Do. That is, it can be seen that there is little interference between adjacent gate stacks 150 and 160.
  • the intensity of the electric field decreases in the channel region at the bottom of the second gate stack 160, which is continuously programmed. This is due to the phenomenon that the charge in the lower channel region is reduced by the program operation in the second gate stack 160.
  • the electric field in the channel region in the space between the first gate stack 150 and the second gate stack 160 has a non-linear characteristic compared to the channel regions below the adjacent gate stacks. That is, it can be seen that the influence of the electric field or bias of adjacent gate stacks is blocked. That is, interference due to the adjacent gate stack is excluded by the electrostatic shielding of the gate electrode, which is a conductor.
  • the flash memory minimizes interference between gate stacks.
  • this may improve the selectivity of at least two gate stacks, and effectively control the state of the channel region under the gate stack.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

프린징 효과 및 정전차폐 기능을 이용하는 플래시 메모리가 개시된다. 인접한 게이트 스택 사이의 이격 공간은 프린징 효과에 의해 제어되며, 각각의 게이트 스택에서의 동작은 터널링 절연막까지 신장되어 형성된 게이트 전극에 의해 정전차폐된다. 따라서, 정전차폐를 통해 인접한 게이트 스택의 간섭현상은 최소화된다.

Description

프린징 효과 및 정전차폐를 이용하는 플래시 메모리
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 인접하는 셀들 사이의 간섭 현상을 최소화하는 플래시 메모리에 관한 것이다.
플래시 메모리는 대표적인 비휘발성 메모리이며, 낸드 타입과 노어 타입으로 구분된다. 특히, 플래시 메모리는 고집적화가 진행중이며, 이는 기본구조인 셀 트랜지스터의 소형화(scale-down)에 의해 실현된다.
셀 트랜지스터의 크기가 소형화되는 경우, 셀과 셀 사이의 간격도 줄어든다. 특히, 인접한 셀들이 스트링 구조로 연결된 낸드 타입의 플래시 메모리에서는 셀들 사이의 간섭 효과(coupling effect)가 발생하며, 인접 셀의 문턱 전압을 변경시켜 메모리 소자 동작의 신뢰성을 저하시키는 문제가 발생한다.
또한, 셀 트랜지스터의 크기가 줄어듬에 따라, 단채널 효과에 의해 실리콘 기판의 누설 전류가 증가한다.
최근에는 이러한 문제를 해결하기 위해 기존의 낸드 플래시 메모리의 스트링 구조에서 각 셀의 소스와 드레인 영역에 고농도 도핑을 수행하는 대신에 게이트 바이어스에서의 프린징 필드(fringing field)를 이용하여 인접 셀 사이의 채널을 제어하는 기술이 소개되기도 한다. 상기 프린징 필드라 함은 스트립 라인의 에지나 가장자리 부분에서 외부로 향해 누설되는 전계를 지칭한다. 즉, 인접한 셀들 사이의 채널의 제어시, 게이트 바이어스에 의한 누설되는 전계를 이용하여 채널을 제어하게 된다.
다만, 이러한 프린징 필드를 이용하는 기술은 채널 부분에 인가되는 전계의 세기가 약하므로 채널이 충분히 열리지 않아, 높은 저항이 형성되는 단점을 가진다. 따라서, 읽기 전압 등의 동작 전압이 인가되더라도, 원하는 전류량을 얻기 힘들다는 약점이 있다. 이처럼, 현재의 프린징 필드를 이용하는 기술은 기존 소자에 비해 소자의 동작 특성이 저하되고, 낮은 커플링 비율로 인해 트랩층에 주입되는 전자의 양도 적어서, 원활한 프로그램 동작을 수행하는데 한계가 있다 할 것이다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 프린징 효과를 이용하면서, 인접한 게이트 간의 간섭현상을 최소화할 수 있는 플래시 메모리를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 기판 상에 형성된 터널링 절연막; 상기 터널링 절연막 상에 형성된 제1 게이트 스택; 및 상기 제1 게이트 스택과 게이트간 절연막을 통해 이격되고, 상기 터널링 절연막 상에 형성된 제2 게이트 스택을 포함하고, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 터널링 절연막 상부까지 신장된 각각의 게이트 전극을 가지는 것을 특징으로 하는 플래시 메모리를 제공한다.
또한, 본 발명의 상기 목적은, 기판 상에 형성된 터널링 절연막; 상기 터널링 절연막 상에 형성된 제1 게이트 스택; 및 상기 터널링 절연막 상에 형성되고, 상기 제1 게이트 스택과 인접한 제2 게이트 스택을 포함하고, 상기 제1 게이트 스택 및 제2 게이트 스택 사이의 이격공간의 채널 영역은 프린징 효과에 의해 제어되고, 각각의 상기 게이트 스택은 정전차폐에 의해 상호간의 간섭이 배제되는 것을 특징으로 하는 플래시 메모리의 제공을 통해서도 달성된다.
상술한 본 발명에 따르면, 게이트 전극은 전하 트랩층의 측면까지 신장되어 형성된다. 이를 통해 게이트 스택 사이의 이격공간에 해당하는 채널 영역은 게이트 전극의 말단에서 인가되는 전계인 프린징 필드에 의해 효과적으로 제어된다. 또한, 도전체로 구성된 게이트 전극에 의해 정전차폐가 발생되므로, 인접한 게이트 스택에 의한 간섭현상은 최소화된다.
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리를 도시한 단면도이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 7은 종래 기술에 따라 게이트 전극이 전하 트랩층의 측면으로 신장되지 않은 경우, 셀 트랜지스터에 인가되는 전계를 도시한 개념도이다.
도 8은 본 발명의 바람직한 실시예에 따라 게이트 전극이 전하 트랩층의 측면까지 신장된 경우, 셀 트랜지스터에 인가되는 전계를 도시한 개념도이다.
도 9는 본 발명의 바람직한 실시예에 따라 상기 도 7 및 도 8에 도시된 플래시 메모리들의 전계 특성을 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 제1 게이트 스택(150) 및 제2 게이트 스택(160)이 형성된다. 제1 게이트 스택(150) 및 제2 게이트 스택(160)은 터널링 절연막(110) 상에 서로 인접하여 형성된다. 상기 터널링 절연막(110)은 열산화 공정 등을 통해 형성될 수 있으며, 전하의 터널링이 발생되는 부위이다. 따라서, 인가되는 전압에 따라 적절한 두께를 가진 산화막으로 구성될 수 있다.
상기 제1 게이트 스택(150)은 제1 전하 트랩층(121), 제1 블로킹 절연막(131) 및 제1 게이트 전극(141)으로 구성된다.
상기 제1 전하 트랩층(121)은 화학양론적인 실리콘 질화물(Si3N4) 또는 비화학양론적인 실리콘 질화물(SixNy)로 구성될 수 있다. 이외에도 상기 제1 전하 트랩층(121)은 화학양론적인 실리콘 질화물과 비화학양론적인 실리콘 질화물의 적층 구조로 형성될 수 있다. 비화학양론적인 실리콘 질화물의 경우, 실리콘이 더 풍부한 구성을 가질 수 있다.
제1 전하 트랩층(121)의 상부 및 측면에는 제1 블로킹 절연막(131)이 구비된다. 즉, 제1 블로킹 절연막(131)은 제1 전하 트랩층(121)의 상부 및 측면에서 감싸는 형상으로 형성된다. 상기 제1 블로킹 절연막(131)은 제1 전하 트랩층(121)에 트랩된 전하가 제1 게이트 전극(141)으로 이동하는 것을 방지한다. 따라서, 제1 블로킹 절연막(131)은 실리콘 산화막으로 구성될 수 있으며, high-k 물질로 구성됨이 바람직하다. 따라서, 상기 제1 블로킹 절연막(131)은 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3을 포함할 수 있다.
제1 전하 트랩층(121) 상부 및 측면에는 제1 게이트 전극(141)이 배치된다. 상기 제1 게이트 전극(141)은 도전성이며, 도핑된 다결정 실리콘 또는 금속물로 구성된다. 만일, 금속물로 제1 게이트 전극(141)이 형성되는 경우, TiN, TaN 또는 W이 포함된다. 상기 제1 게이트 전극(141)은 제1 전하 트랩층(121) 및 제1 블로킹 절연막(131)을 상부 및 측면으로 감싸면서 형성된다. 또한, 상기 제1 게이트 전극(141)은 제1 블로킹 절연막(131)의 측면을 감싸되, 터널링 절연막(110)의 상부에 형성된다. 예컨대, 제1 게이트 전극(141)은 터널링 절연막(110)과 직접 접촉될 수 있으며, 제1 블로킹 절연막(131)의 소정영역까지 침투하여 형성될 수 있다.
제2 게이트 스택(160)은 제2 전하 트랩층(123), 제2 블로킹 절연막(133) 및 제2 게이트 전극(143)으로 구성된다. 제2 게이트 스택(160)을 구성하는 각각의 요소는 상기 제1 게이트 스택(150)을 구성하는 요소와 그 재질 및 형상이 실질적으로 동일하다. 또한, 제1 게이트 스택(150)과 제2 게이트 스택(160)은 게이트간 절연막(135)으로 분리된다. 상기 게이트간 절연막(135)은 제1 블로킹 절연막(131) 및 제2 블로킹 절연막(133)과 동일 재질이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 터널링 절연막(110) 및 전하 트랩층(120)을 순차적으로 형성한다. 상기 터널링 절연막(110)은 열산화 공정을 통해 형성함이 바람직하며, 상기 전하 트랩층(120)은 통상의 증착 방법을 통해 형성할 수 있다. 특히, 상기 전하 트랩층(120)은 도 1에 개시된 제1 전하 트랩층(121) 및 제2 전하 트랩층(123)과 동일 재질로 구성된다.
도 3을 참조하면, 도 2에 도시된 전하 트랩층(120)에 대해 선택적 식각을 수행하여 제1 전하 트랩층(121) 및 제2 전하 트랩층(123)을 형성한다. 먼저, 도 2의 전하 트랩층(120) 상부에 포토레지스트를 코팅하고, 통상의 포토리소그래피 공정을 이용하여 포토레지스트 패턴을 형성한다. 형성된 포토레지스트 패턴을 식각 마스크로 하여 하부의 터널링 절연막(110)이 노출될 때 까지 식각을 수행하여 제1 전하 트랩층(121) 및 제2 전하 트랩층(123)을 형성한다.
이어서, 제1 전하 트랩층(121) 및 제2 전하 트랩층(123) 상부에 통상의 증착 방법을 이용하여 블로킹 절연막(130)을 형성한다. 형성된 블로킹 절연막(130)은 식각에 의해 노출된 터널링 절연막(110), 제1 전하 트랩층(121) 및 제2 전하 트랩층(123)을 매립한다. 또한, 블로킹 절연막(130)은 상기 도 1에 도시된 바와 같이 제1 블로킹 절연막(131) 및 제2 블로킹 절연막(133)과 동일한 재질을 가진다.
도 4를 참조하면, 통상의 포토리소그래피 공정을 이용하여 도 3의 블로킹 절연막(130)에 대한 선택적 식각을 수행한다. 선택적 식각에 의해 블로킹 절연막(130)의 일부 영역은 식각되며, 하부의 터널링 절연막(110)의 일부가 노출된다. 또는, 선택적 식각에 의해 터널링 절연막(130)의 일부가 제거되어, 식각영역에서 터널링 절연막(110)이 제거될 수 있거나, 일부가 잔류할 수도 있다. 또한, 식각영역에 대한 식각에 의해 터널링 절연막(110) 상부의 블로킹 절연막(130) 일부가 잔류할 수도 있다.
블로킹 절연막(130)에 대한 선택적 식각을 통해 제1 블로킹 절연막(131), 제2 블로킹 절연막(133) 및 게이트간 절연막(135)은 정의된다. 제1 블로킹 절연막(131)은 제1 전하 트랩층(121)을 상부 및 측면에서 감싸는 형상으로 형성되고, 제2 블로킹 절연막(133)은 제2 전하 트랩층(123)을 상부 및 측면에서 감싸는 형상으로 형성된다. 또한, 게이트간 절연막(135)은 제1 블로킹 절연막(131)과 제2 블로킹 절연막(133) 사이에 배치되고, 각각의 게이트 구조물을 구획한다.
도 5를 참조하면, 도 4에 도시된 구조물의 상부에 전극층(140)을 형성한다. 상기 전극층(140)은 도 1에 도시된 게이트 전극(141, 143)과 동일 재질을 가진다. 또한, 무기 재료 또는 금속물의 통상적인 형성방법을 통해 상기 전극층(140)은 형성된다. 상기 전극층(140)은 도 4에 개시된 식각에 의해 터널링 절연막(110)을 향해 식각된 영역을 매립하며 형성된다. 즉, 제1 블로킹 절연막(131) 및 게이트간 절연막(135) 사이의 이격공간을 상기 전극층(140)은 매립하고, 제2 블로킹 절연막(131) 및 게이트간 절연막(135) 사이의 이격공간을 상기 전극층(140)은 매립하며 형성된다.
도 6을 참조하면, 통상의 포토리소그래피 공정을 이용하여 도 5의 전극층(140)의 상부에 포토레지스트 패턴을 형성한다. 이어서, 포토레지스트 패턴을 식각마스크로 하여 식각을 수행한다. 상기 식각은 형성된 전극층(140)의 일부 영역에 대해 선택적으로 수행된다.
따라서, 게이트간 절연막(135)의 표면은 노출되고, 제1 블로킹 절연막(131) 상부에는 제1 게이트 전극(141)이 형성되고, 제2 블로킹 절연막(133) 상부에는 제2 게이트 전극(143)이 형성된다.
도 7은 종래 기술에 따라 게이트 전극이 전하 트랩층의 측면으로 신장되지 않은 경우, 셀 트랜지스터에 인가되는 전계를 도시한 개념도이다.
도 7을 참조하면, 기판(200) 상에 터널링 절연막(210)은 실리콘 산화막의 재질을 가지며 그 두께는 4nm로 설정된다. 또한, 상부에는 실리콘 질화물로 구성된 전하 트랩층(221, 223)이 배치된다. 전하 트랩층(221, 223)의 두께는 5nm로 설정된다. 특히, 전하 트랩층(221, 223)의 폭은 42nm로 설정된다. 각각의 전하 트랩층들(221, 223) 사이의 폭은 14nm이다.
또한, 전하 트랩층들(221, 223)의 상부에는 블로킹 절연막()이 형성되며, 상기 블로킹 절연막(230)의 재질은 실리콘 산화물이다. 상기 블로킹 절연막(230)의 두께는 6nm이다. 블로킹 절연막(230) 상부에 형성되는 게이트 전극들(241, 243)의 재질은 알루미늄 금속물이다.
상술한 설정 조건하에서 전압이 채널 영역에 인가되는 경우, 인접한 전하 트랩층들(221, 223) 사이의 채널 영역에는 약한 전계가 인가된다. 이는 게이트 전극(241, 243)이 블로킹 절연막(230) 상부에 형성되어 상대적으로 먼 거리에서 전계가 인가되는 현상에 기인한다.
도 8은 본 발명의 바람직한 실시예에 따라 게이트 전극이 전하 트랩층의 측면까지 신장된 경우, 셀 트랜지스터에 인가되는 전계를 도시한 개념도이다.
도 8을 참조하면, 상기 도 1에 개시된 본 발명의 플래시 메모리가 구비된다. 특히, 게이트 전극들(141, 143)은 각각의 전하 트랩층들(121, 123)의 측면까지 신장되어 형성된다. 예컨대, 제1 게이트 전극(141) 및 제2 게이트 전극(143)은 각각 제1 전하 트랩층(121) 및 제2 전하 트랩층(123)의 측면까지 신장되며, 터널링 절연막(110) 상부까지 신장되게 배치된다.
상기 도 8에 도시된 터널링 절연막(110)의 두께는 4nm이며, 제1 전하 트랩층(121) 및 제2 전하 트랩층(123)의 두께는 5nm로 설정된다. 또한, 제1 블로킹 절연막(131) 및 제2 블로킹 절연막(133)의 두께는 6nm이며, 제1 게이트 전극(141) 및 제2 게이트 전극(143)은 알루미늄 금속 재질이다. 또한, 터널링 절연막(110), 제1 및 제2 전하 트랩층(121, 123) 및 제1 및 제2 블로킹 절연막(131, 133)의 재질은 각각 상기 도 7에서 설명된 바와 동일하다.
또한, 제1 전하 트랩층(121)과 제2 전하 트랩층(123) 사이는 14nm로 설정되며, 각각의 게이트 전극들(141, 143)이 전하 트랩층들(121, 123) 측면까지 신장되는 상황에서의 게이트 전극들(141, 143)의 말단부의 폭은 2nm로 설정된다.
터널링 절연막(110) 상부까지 신장된 제1 게이트 전극(141) 및 제2 게이트 전극(143)의 말단부에는 전계가 집중된다. 또한, 프린징 효과에 의해 상기 게이트 전극들(141, 143)의 말단부로부터 게이트 스택들(150, 160) 사이의 이격 공간으로 전계는 강하게 집중된다. 따라서, 프로그램 동작 시에 충분히 강한 전계를 채널 영역에 인가할 수 있으며, 읽기 동작 시에 게이트 스택들(150, 160) 사이의 이격공간에 용이하게 채널을 형성할 수 있는 잇점이 있다.
또한, 게이트 스택(150, 160)에 특정의 바이어스가 인가되는 경우, 게이트 전극(141, 143)에서의 차폐효과에 의해 인접한 게이트 스택(150, 160)에서 발생될 수 있는 간섭효과는 감소된다.
도 9는 본 발명의 바람직한 실시예에 따라 상기 도 7 및 도 8에 도시된 플래시 메모리들의 전계 특성을 도시한 그래프이다.
도 9를 참조하면, 도 7에 도시된 플래시 메모리와 도 8에 도시된 플래시 메모리는 소거 상태이다. 또한, 점선은 도 7에 도시된 플래시 메모리의 영역별 전계의 세기를 나타내며, 실선은 도 8에 도시된 플래시 메모리의 영역별 전계의 세기를 나타낸다.
측정조건은 제1 전하 트랩층(121, 221)은 소거 상태이며, 제2 전하 트랩층(123, 223)은 프로그램 상태로 설정하고, 게이트 전극(141, 143 ,241, 243)에 패스 전압으로 각각 5V를 인가하고, 채널 영역에서 전계의 세기를 측정한다.
먼저, 도 7에 도시된 플래시 메모리의 전계의 세기를 설명하면, 소거 동작에 의해 제1 전하 트랩층(221) 하단의 높은 전계의 세기를 나타낸다. 이는 소거 동작에 의해 제1 전하 트랩층(221) 하단에 전하가 집중된 것을 의미한다. 또한, 0.06um 이상의 거리에서는 전계의 세기가 감소하며, 0.9um 이상에서는 매우 낮은 전계의 세기가 나타난다. 이는 제2 전하 트랩층(223)의 프로그램 동작에 기인한다. 즉, 제2 전하 트랩층(223) 하단의 전하는 제2 전하 트랩층(223)으로 이동한 상태이므로 하단의 채널 영역의 전하는 희박한 상태이므로 전계의 세기는 낮게 나타난다.
특히, 제1 전하 트랩층(221)과 제2 전하 트랩층(223) 사이의 이격공간에서는 양 채널 사이의 간섭 현상으로 인해 전하가 선형적으로 분포한다. 이는 양 전하 트랩층들(221, 223) 사이에서 전하가 불안하게 분포하는 상황을 나타낸다.
도 8에 도시된 플래시 메모리의 경우, 소거 동작에 의해 약 0.05um인 제1 전하 트랩층(121) 하단의 채널에서는 비교적 높은 전하가 분포한다. 또한, 제1 전하 트랩층(121)을 벗어난 이격 공간에서는 매우 높은 전하 분포를 보인다. 이는 이전의 소거 동작 등에서 터널링 절연막(110)까지 신장된 게이트 전극(141, 143)의 말단부가 제1 게이트 스택(150) 및 제2 게이트 스택(160) 사이의 이격 공간에 인가된 전압에 기인한다. 다만, 게이트 스택들(150, 160) 사이는 게이트 전극들(141, 143)에 의해 전계의 영향력이 차폐되므로 게이트 스택들(150, 160) 사이의 이격 공간에 분포된 전하에 의한 영향력은 거의 미미하다. 즉, 인접한 게이트 스택들(150, 160) 사이의 간섭현상은 거의 없는 것을 알 수 있다.
계속해서 프로그램 상태인 제2 게이트 스택(160) 하단의 채널 영역에서는 전계의 세기가 감소한다. 이는 제2 게이트 스택(160)에서의 프로그램 동작에 의해 하단의 채널 영역의 전하가 감소한 현상에 기인한다.
특히, 제1 게이트 스택(150)과 제2 게이트 스택(160) 사이의 이격공간에서의 채널 영역에서의 전계는 인접한 게이트 스택들 하단의 채널 영역에 비해 비선형적인 특성을 가진다. 즉, 인접한 게이트 스택들의 전계 또는 바이어스에 의한 영향은 차단됨을 알 수 있다. 즉, 도전체인 게이트 전극의 정전차폐에 의해 인접한 게이트 스택에 따른 간섭현상은 배제된다.
상술한 구조를 통해 플래시 메모리는 게이트 스택들 사이의 간섭 현상은 최소화된다. 또한, 이를 통해 적어도 2개의 게이트 스택들에 대한 선택성을 향상시킬 수 있고, 효과적으로 게이트 스택 하단의 채널 영역의 상태를 제어할 수 있다.

Claims (7)

  1. 기판 상에 형성된 터널링 절연막;
    상기 터널링 절연막 상에 형성된 제1 게이트 스택; 및
    상기 제1 게이트 스택과 게이트간 절연막을 통해 이격되고, 상기 터널링 절연막 상에 형성된 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 터널링 절연막 상부까지 신장된 각각의 게이트 전극을 가지는 것을 특징으로 하는 플래시 메모리.
  2. 제1항에 있어서, 상기 제1 게이트 스택은,
    상기 터널링 절연막 상에 형성된 제1 전하 트랩층;
    상기 제1 전하 트랩층의 측면과 상면을 감싸면서 형성된 제1 블로킹 절연막; 및
    상기 제1 블로킹 절연막의 측면과 상면을 감싸면서 형성된 제1 게이트 전극을 포함하는 것을 특징으로 하는 플래시 메모리.
  3. 제2항에 있어서, 상기 제1 게이트 전극은 상기 제1 전하 트랩층의 측면까지 신장되고, 상기 제1 전하 트랩층을 차폐하는 것을 특징으로 하는 플래시 메모리.
  4. 제2항에 있어서, 상기 제1 게이트 전극은 프린징 효과를 이용하여 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 이격공간에서의 채널영역을 제어하는 것을 특징으로 하는 플래시 메모리.
  5. 제1항에 있어서, 상기 제2 게이트 스택은,
    상기 터널링 절연막 상에 형성된 제2 전하 트랩층;
    상기 제2 전하 트랩층의 측면과 상면을 감싸면서 형성된 제2 블로킹 절연막; 및
    상기 제2 블로킹 절연막의 측면과 상면을 감싸면서 형성된 제2 게이트 전극을 포함하는 것을 특징으로 하는 플래시 메모리.
  6. 제5항에 있어서, 상기 제1 게이트 전극은 상기 제1 전하 트랩층의 측면까지 신장되고, 상기 제1 전하 트랩층을 차폐하는 것을 특징으로 하는 플래시 메모리.
  7. 기판 상에 형성된 터널링 절연막;
    상기 터널링 절연막 상에 형성된 제1 게이트 스택; 및
    상기 터널링 절연막 상에 형성되고, 상기 제1 게이트 스택과 인접한 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택 및 제2 게이트 스택 사이의 이격공간의 채널 영역은 프린징 효과에 의해 제어되고, 각각의 상기 게이트 스택은 정전차폐에 의해 상호간의 간섭이 배제되는 것을 특징으로 하는 플래시 메모리.
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