JP2010003951A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】電荷蓄積膜の中央部と端部における電子及び正孔の注入効率の違いを低減し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０２と、複数のトンネル絶縁膜１０２上に形成された複数の電荷蓄積膜１０３と、複数のトンネル絶縁膜１０２の間の半導体基板表面部に形成された溝を埋め込み、上面が半導体基板１０１の上面より高く形成された素子分離領域１０４と、電荷蓄積膜１０３及び素子分離領域１０４上に第１の方向に沿って帯状に形成され、第１の方向に直交する第２の方向の端部の膜厚が中央部の膜厚より小さいブロック絶縁膜１０５と、ブロック絶縁膜１０５上に形成されたポリシリコン膜１０６及びシリサイド層１０７を含むゲート電極ＧＥと、を備える。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関するものである。

ＮＡＮＤ型不揮発性半導体記憶装置では、素子の微細化に伴い、隣接するセル間の干渉効果の増大が問題となっている。この干渉効果は、隣接するメモリセルの対向面積を小さくすることで低減することができる。しかし、順に積層されたトンネル絶縁膜、浮遊ゲート電極、インターポリ絶縁膜、及び制御ゲート電極を有する、いわゆるフローティングゲート型のメモリセルでは、対向面積を低減することが困難であった。

そのため、対向面積を低減できる構造として、順に積層されたトンネル絶縁膜、電荷蓄積膜としてのシリコン窒化膜、ブロック絶縁膜、及びゲート電極を有するＭＯＮＯＳ（metal Oxide nitride oxide semiconductor）構造のメモリセルが注目されている（例えば特許文献１参照）。一般に、ブロック絶縁膜にはシリコン酸化膜よりリーク電流を抑制できる高誘電率膜が使用され、トンネル絶縁膜やメモリセル間の層間膜にはシリコン酸化膜が使用される。ＭＯＮＯＳ構造は、シリコン基板からトンネル絶縁膜を介して電荷蓄積膜に電子や正孔を注入して閾値を制御し、メモリとして機能する。

このようなＭＯＮＯＳ構造のメモリセルでは、ゲート電極端部において、いわゆるフリンジ効果の影響により、電界がゲート電極側壁面より外側に発散しやすいという特性がある。

それに伴い、電荷蓄積膜端部への電子及び正孔の注入効率が低下し、閾値の制御が困難になり、メモリの信頼性を低下させるという問題があった。
特開２００７−２８７８５６号公報

本発明は、電荷蓄積膜の中央部と端部における電子及び正孔の注入効率の違いを低減し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積膜と、前記複数のトンネル絶縁膜の間の前記半導体基板表面部に形成された溝を埋め込み、上面が前記半導体基板の上面より高く形成された素子分離領域と、前記電荷蓄積膜及び前記素子分離領域上に前記第１の方向に沿って帯状に形成され、前記第１の方向に直交する第２の方向の端部の膜厚が中央部の膜厚より小さいブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極と、を備えるものである。

本発明の一態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に電荷蓄積膜となる第２の絶縁膜を形成し、所定間隔を空けて第１の方向に沿って前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成し、前記第１の溝内に上面が前記半導体基板上面より高くなるように素子分離絶縁膜を埋め込み、前記第２の絶縁膜及び前記素子分離絶縁膜上に第３の絶縁膜を形成し、前記第３の絶縁膜上に電極層を形成し、所定間隔を空けて前記第１の方向に直交する第２の方向に沿って前記電極層及び所定量の前記３の絶縁膜をエッチングして複数の第２の溝を形成し、前記第２の溝の側壁部にポリシリコン膜を形成し、前記第２の溝の下方の前記第３の絶縁膜及び前記第２の絶縁膜を除去し、前記第２の溝の側壁を酸化し、前記第２の溝を埋め込むように層間絶縁膜を形成するものである。

本発明によれば、電荷蓄積膜の中央部と端部における電子及び正孔の注入効率の違いを低減できる。

以下、本発明の実施の形態を図面に基づいて説明する。

（第１の実施形態）図１に本発明の第１の実施形態に係る不揮発性半導体記憶装置の上面図を示す。図中上下方向に沿って複数のワード線ＷＬ１〜ＷＬｎが所定間隔を空けて形成されている。ワード線ＷＬ１〜ＷＬｎの両端には選択線ＳＧ１、ＳＧ２が形成されている。また、図中左右方向に沿って複数のビット線ＢＬが所定間隔を空けて形成されている。

ビット線ＢＬとワード線ＷＬ１〜ＷＬｎとが交差する箇所にメモリセルトランジスタＧＣ１〜ＧＣｎが形成される。また、ビット線ＢＬと選択線ＳＧ１、ＳＧ２とが交差する箇所に選択トランジスタＳＧｔｒ１、ＳＧｔｒ２が形成される。

メモリセルトランジスタＧＣ１〜ＧＣｎは直列に接続されており、一端が選択トランジスタＳＧｔｒ１を介してビット線に接続され、他端が選択トランジスタＳＧｔｒ２を介してソース線に接続される。

図１におけるＡ−Ａ線に沿った縦断面を図２（ａ）、Ｂ−Ｂ線に沿った縦断面を図２（ｂ）に示す。図２（ａ）に示すように、シリコン基板１０１上にはメモリセルトランジスタＧＣがビット線方向に沿って所定間隔を空けて形成されている。メモリセルトランジスタは順に積層されたトンネル絶縁膜１０２、電荷蓄積膜１０３、ブロック絶縁膜１０５、及びゲート電極ＧＥを備える。

トンネル絶縁膜１０２は例えばシリコン酸化膜であり、電荷蓄積膜１０３は例えばシリコン窒化膜である。ブロック絶縁膜１０５は高誘電率膜であり、例えばアルミニウム、ハフニウム、ランタン等を含む酸化物からなる。ゲート電極ＧＥはポリシリコン膜１０６及びシリサイド層１０７を有する。シリサイド層１０７は例えばニッケルシリサイドやコバルトシリサイドである。

メモリセルトランジスタＧＣ間には層間絶縁膜１０８が形成されている。層間絶縁膜１０８は例えばシリコン酸化膜である。

図２（ｂ）に示すように、ワード線方向に沿ってシリコン基板１０１に所定間隔を空けて複数の埋め込み型の素子分離絶縁膜１０４が形成される。素子分離絶縁膜１０４の間のシリコン基板１０１上にはトンネル絶縁膜１０２が形成され、トンネル絶縁膜１０２上には上面の高さが素子分離絶縁膜１０４の上面より高い電荷蓄積膜１０３が形成されている。

電荷蓄積膜１０３及び素子分離絶縁膜１０４の上にブロック絶縁膜１０５が形成されている。ブロック絶縁膜１０５は下層の電荷蓄積膜１０３及び素子分離絶縁膜１０４の表面形状に応じた凹凸のある形状になっている。

このブロック絶縁膜１０５の上にはポリシリコン膜１０６及びシリサイド層１０７を含むゲート電極ＧＥが形成されている。ポリシリコン膜１０６の下面は、下層のブロック絶縁膜１０５の表面形状に応じた凹凸のある形状になっている。

図２（ａ）に示すように、ブロック絶縁膜１０５は端部の膜厚が小さくなっている。ここで端部とはビット線方向の側部をいう。言い換えれば、ゲート電極ＧＥのポリシリコン膜１０６の下面は、中央部より端部の方がシリコン基板１０１との距離が短くなっている。

メモリセルトランジスタＧＣの端部（図２（ａ）における破線丸印で囲まれた部分）の拡大図を図３に示す。図中の破線矢印はゲート電極ＧＥに電圧を印加した際の電気力線であり、電界の向きを示す。また、電気力線の粗密は電界の強さを表す。ゲート電極ＧＥはシリコン基板１０１から見て端部も中央部もほぼ等電位である。

ゲート電極ＧＥの端部はシリコン基板１０１までの距離が短いため、電気力線の外側（層間絶縁膜１０８側）への発散を抑制することができ、トンネル絶縁膜１０２の中央部と端部とでかかる電界の違いが小さくなる。そのため、電荷蓄積膜１０３の中央部と端部とで、電子及び正孔の注入効率の違いを低減でき、閾値の制御が容易になり信頼性を高めることができる。

ブロック絶縁膜１０５の端部の膜厚を薄くする程、端部にかかる電界を強くすることができるが、ブロック絶縁膜１０５の薄膜化に伴い電荷蓄積膜１０３のデータ保持特性が低下する。図４に、ブロック絶縁膜の膜厚と、ゲート電極端部下方における電界強度及び電荷蓄積膜のデータ保持特性との関係を示す。ここでは一例としてブロック絶縁膜を比誘電率１０、中央部の膜厚が１５ｎｍの高誘電率絶縁膜、電荷蓄積膜を比誘電率７、膜厚５ｎｍのシリコン窒化膜、トンネル絶縁膜を比誘電率３．９、膜厚５ｎｍのシリコン酸化膜とした。

グラフの横軸は電荷蓄積膜の端部の膜厚を示す。すなわち、例えば膜厚１５ｎｍは端部と中央部の膜厚が同じであり、膜厚１２ｎｍは端部が中央部より３ｎｍ膜厚が薄いことを示す。中央部の電界強度は約１４（ＭＶ／ｃｍ）であった。

グラフから分かるように、ブロック絶縁膜の端部の膜厚が１５ｎｍ、つまり中央部と端部の膜厚が同じとき、端部の電界強度は約１３（ＭＶ／ｃｍ）であった。端部の膜厚を薄くしていくに伴い電界強度は増加し、膜厚１２ｎｍで中央部と同程度となった。

一方、電荷保持特性はブロック絶縁膜の膜厚が１０ｎｍ程度まで薄くなると大きく低下する。従って、図４に示す例ではブロック絶縁膜の中央部の膜厚１５ｎｍに対して、端部の膜厚を１１〜１３ｎｍ程度にすることが好適であることが分かる。つまり、端部の膜厚を中央部の膜厚の７０％以上とすることが好適であり、さらに好適には７０〜８０％程度である。

このような不揮発性半導体記憶装置の製造方法を図５〜図１４を用いて説明する。各図において（ａ）、（ｂ）は図２と同じ方向での縦断面を示す。

図５に示すように、シリコン基板１０１上に熱酸化法を用いて例えば膜厚５ｎｍのトンネル絶縁膜となるシリコン酸化膜１０２を形成する。そしてシリコン酸化膜１０２上にＬＰＣＶＤ（低圧化学気相成長法）を用いて例えば膜厚５ｎｍの電荷蓄積膜となるシリコン窒化膜１０３を形成する。

続いて、シリコン窒化膜１０３上にＬＰＣＶＤ法を用いて順にシリコン酸化膜１１１、シリコン窒化膜１１２、シリコン酸化膜１１３を形成する。シリコン酸化膜１１１はシリコン窒化膜１０３とシリコン窒化膜１１２の分離膜となる。

そして、シリコン酸化膜１１３上にフォトレジスト１１４を塗布し、リソグラフィ法を用いて素子分離パターンに加工する。

図６に示すように、フォトレジスト１１４をマスクとしてシリコン酸化膜１１３をＲＩＥ（反応性イオンエッチング）法により加工する。そしてフォトレジスト１１４を剥離し、シリコン酸化膜１１３をマスクとしてシリコン窒化膜１１２、シリコン酸化膜１１１、シリコン窒化膜１０３、シリコン酸化膜１０２、及びシリコン基板１０１をＲＩＥ加工し、溝Ｔ１を形成する。

図７に示すように、溝Ｔ１を埋め込むように素子分離絶縁膜となるシリコン酸化膜１０４を例えばＣＶＤ法により形成し、シリコン窒化膜１１２をストッパとしてＣＭＰ（化学的機械研磨）法により平坦化する。

続いて、ＲＩＥ又はフッ酸等を用いてシリコン酸化膜１０４を所望の高さになるように除去し、ホット燐酸を用いてシリコン窒化膜１１２を除去する。そして、フッ酸を用いて再度シリコン酸化膜１０４を所望の高さになるように除去する。例えばシリコン酸化膜１０４の上面がシリコン酸化膜１０２の上面より高く、シリコン窒化膜１０３の上面より低くなるようにする。この時シリコン酸化膜１１１も除去され、シリコン窒化膜１０３の表面が露出される。

図８に示すように、シリコン窒化膜１０３及びシリコン酸化膜１０４上に例えば膜厚１５ｎｍのブロック絶縁膜となる高誘電率膜１０５を形成する。そして高誘電率膜１０５上にゲート電極となるポリシリコン膜１０６ａを形成する。続いてポリシリコン膜１０６ａ上にシリコン酸化膜１１５を形成する。

図９に示すように、シリコン酸化膜１１５上にフォトレジストを塗布し（図示せず）、リソグラフィ法を用いてワード線パターンに加工する。そしてフォトレジストをマスクとしてシリコン酸化膜１１５をＲＩＥ加工し、フォトレジストを剥離する。

続いて、シリコン酸化膜１１５をマスクとしてポリシリコン膜１０６ａをＲＩＥ加工し、高誘電率膜１０５の上面が露出する溝Ｔ２を形成する。

図１０に示すように、シリコン酸化膜１１５をマスクとしてＲＩＥ法を用いて、高誘電率膜１０５を所望の膜厚となるように加工する。例えば高誘電率膜１０５を４ｎｍ除去し、溝Ｔ２下方の高誘電率膜１０５の膜厚を１１ｎｍにする。

図１１に示すように、溝Ｔ２の内壁を覆うようにＣＶＤ法により例えば膜厚５ｎｍのポリシリコン膜１０６ｂを形成する。

図１２に示すように、シリコン酸化膜１１５の上面及び高誘電率膜１０５の表面が露出するように、ポリシリコン膜１０６ｂを垂直方向にＲＩＥ加工する。これにより、ポリシリコン膜１０６ｂはポリシリコン膜１０６ａの側壁部にスペーサー状に形成される。

ここで、ポリシリコン膜１０６ｂの上面がシリコン酸化膜１１５上面より低く、ポリシリコン膜１０６ａ上面の高さに近付くようにＲＩＥ加工することが好適である。

図１３に示すように、シリコン酸化膜１１５をマスクとして高誘電率膜１０５及びシリコン窒化膜１０３をＲＩＥ法で除去する。そして不純物を注入してシリコン基板１０１の表面部に拡散層（図示せず）を形成する。

図１４に示すように、溝Ｔ２を埋め込むようにＬＰＣＶＤ法を用いて層間絶縁膜となるシリコン酸化膜１０８を形成する。そして、ポリシリコン膜１０６ａをストッパとしてＣＭＰ法により平坦化処理を行い、シリコン酸化膜１１５を除去してポリシリコン膜１０６ａの表面を露出させる。図１２に示すポリシリコン膜１０６ｂのＲＩＥ加工の際にポリシリコン膜１０６ｂの上面をポリシリコン膜１０６ａの上面に近付けておくことで、ＣＭＰによりポリシリコン膜１０６ａの表面を露出し易くなる。

続いて、コバルトやニッケル等の金属膜をスパッタリングで成膜し、ＲＴＡ（Rapid Thermal Annealing）等で熱処理を行い、ポリシリコン膜１０６ａ、１０６ｂの少なくとも一部をシリサイド化し、シリサイド層１０７を形成する
このようにして、（ビット線方向の）端部の膜厚が中央部より薄いブロック絶縁膜を有するメモリセルを形成することができる。

（比較例）比較例による不揮発性半導体記憶装置について図１５を用いて説明する。図１５（ａ）はメモリセルのビット線方向に沿った縦断面を示す。メモリセルは半導体基板１２１上にトンネル絶縁膜１２２、電荷蓄積膜（シリコン窒化膜）１２３、ブロック絶縁膜（高誘電率膜）１２５、及びゲート電極１２６が順に積層された構造である。メモリセル間には例えばシリコン酸化膜からなる層間絶縁膜１２８が形成されている。

ブロック絶縁膜１２５の上面はシリコン基板１２１からの高さが一様な平面となっている。従って、ゲート電極１２６のシリコン基板１２１からの距離は端部も中央部も等しい。

図１５（ｂ）中の破線矢印は電気力線であり、電界の向きを示す。また、電気力線の粗密は電界の強さを表す。メモリセルの端部では、フリンジ効果により電界が外側（層間絶縁膜１２８側）に発散する。

従って、トンネル絶縁膜１２２にかかる電界はメモリセルの中央部に比べて端部が弱くなる。それに伴い、メモリセルの端部においてトンネル絶縁膜１２２を介した電荷蓄積膜１２３への電子及び正孔の注入効率が低下し、閾値の制御が困難になる。

一方、上記実施形態では、ゲート電極の端部を中央部よりシリコン基板に近づけることで電界が外側へ発散することを抑制し、トンネル絶縁膜１０２の中央部と端部とでかかる電界の違いを抑制して、セル全体の電界強度の均一性を高める。

そのため、電荷蓄積膜１０３の中央部と端部とで、電子及び正孔の注入効率の差が低減され、閾値の制御が容易となり、信頼性を高くすることができる。

（第２の実施形態）図１６に本発明の第２の実施形態に係る不揮発性半導体記憶装置の縦断面図を示す。本実施形態に係る不揮発性半導体記憶装置の上面図は図１に示す上記第１の実施形態と同様であり、図１６（ａ）、（ｂ）はそれぞれ図１におけるＡ−Ａ線、Ｂ−Ｂ線に沿った縦断面に相当する。

図１６（ａ）に示すように、シリコン基板２０１上にはメモリセルトランジスタＧＣがビット線方向に沿って所定間隔を空けて形成されている。メモリセルトランジスタは順に積層されたトンネル絶縁膜２０２、電荷蓄積膜２０３、ブロック絶縁膜２０５、及びゲート電極ＧＥを備える。

トンネル絶縁膜２０２は例えばシリコン酸化膜であり、電荷蓄積膜２０３は例えばシリコン窒化膜である。ブロック絶縁膜２０５は高誘電率膜であり、例えばアルミニウム、ハフニウム、ランタン等を含む酸化物からなる。

ゲート電極ＧＥはＴａＮ膜２０６、シリサイド層２０７、及びポリシリコン膜２０８を有する。シリサイド層２０７は例えばニッケルシリサイドやコバルトシリサイドである。ポリシリコン膜２０８はＴａＮ膜２０６の側壁部に形成され、下端部はＴａＮ膜２０６の下面よりシリコン基板２０１に近くなっている。

メモリセルトランジスタＧＣ間には層間絶縁膜２０９が形成されている。層間絶縁膜２０９は例えばシリコン酸化膜である。

図１６（ｂ）に示すように、ワード線方向に沿ってシリコン基板２０１に所定間隔を空けて複数の埋め込み型の素子分離絶縁膜２０４が形成される。素子分離絶縁膜２０４の間のシリコン基板２０１上にはトンネル絶縁膜２０２が形成され、トンネル絶縁膜２０２上には上面の高さが素子分離絶縁膜２０４の上面より高い電荷蓄積膜２０３が形成されている。

電荷蓄積膜２０３及び素子分離絶縁膜２０４の上にブロック絶縁膜２０５が形成されている。ブロック絶縁膜２０５は下層の電荷蓄積膜２０３及び素子分離絶縁膜２０４の表面形状に応じた凹凸のある形状になっている。

このブロック絶縁膜２０５の上にはゲート電極ＧＥが形成されている。ゲート電極ＧＥの下面は、下層のブロック絶縁膜２０５の表面形状に応じた凹凸のある形状になっている。

図１６（ａ）に示すように、ブロック絶縁膜２０５は端部の膜厚が小さくなっている。ここで端部とはビット線方向の側部をいう。言い換えれば、ゲート電極ＧＥのポリシリコン膜２０６の下面は、中央部より端部の方がシリコン基板２０１との距離が短くなっている。

メモリセルトランジスタＧＣの端部（図１６（ａ）における破線丸印で囲まれた部分）の拡大図を図１７に示す。図中の破線矢印はゲート電極ＧＥに電圧を印加した際の電気力線であり、電界の向きを示す。また、電気力線の粗密は電界の強さを表す。ゲート電極ＧＥはシリコン基板２０１から見て端部も中央部も等電位である。

上記第１の実施形態で説明したのと同様に、ゲート電極ＧＥの端部はシリコン基板２０１までの距離が短いため、電気力線の外側（層間絶縁膜２０９側）への発散を抑制することができ、トンネル絶縁膜２０２の中央部と端部とでかかる電界の違いが小さくなる。そのため、電荷蓄積膜２０３の中央部と端部とで、電子及び正孔の注入効率の違いを低減でき、閾値の制御が容易になり信頼性を高めることができる。

また、図１７に示すように、ポリシリコン膜２０８の下端部は角が丸まっている。そのため、電界が端部に集中することを緩和し、劣化を防止することができる。

なお、上記第１の実施形態と同様に、トンネル絶縁膜には比誘電率が約４、膜厚が２〜５ｎｍのシリコン酸化膜、電荷蓄積膜には比誘電率が７〜１０、膜厚が１〜５ｎｍのシリコン窒化膜、ブロック絶縁膜には比誘電率が７〜１５、中央部の膜厚が１０〜２０ｎｍ、端部の膜厚が中央部の５０〜７０％の高誘電率膜を用いることが好適である。

このような不揮発性半導体記憶装置の製造方法を図１８〜図２５に示す工程断面図を用いて説明する。シリコン基板２０１上にトンネル絶縁膜となるシリコン酸化膜２０２、電荷蓄積膜となるシリコン窒化膜２０３を形成し、素子分離絶縁膜２０４を形成する工程までは上記第１の実施形態（図５〜図７）と同様であるため、説明を省略する。

図１８に示すように、膜厚５ｎｍのシリコン窒化膜２０３及びシリコン酸化膜２０４上に膜厚１５ｎｍのブロック絶縁膜となる高誘電率膜２０５を形成する。そして高誘電率膜２０５上にゲート電極となるＴａＮ膜２０６をＬＰＣＶＤ法で形成する。続いてＴａＮ膜２０６上にポリシリコン膜２１７を形成し、ポリシリコン膜２１７上にシリコン酸化膜２１５を形成する。

図１９に示すように、シリコン酸化膜２１５上にフォトレジストを塗布し（図示せず）、リソグラフィ法を用いてワード線パターンに加工する。そしてフォトレジストをマスクとしてシリコン酸化膜２１５をＲＩＥ加工し、フォトレジストを剥離する。

続いて、シリコン酸化膜２１５をマスクとしてポリシリコン膜２１７、ＴａＮ膜２０６をＲＩＥ加工し、高誘電率膜２０５の上面が露出する溝Ｔ２を形成する。

図２０に示すように、シリコン酸化膜２１５をマスクとしてＲＩＥ法を用いて、高誘電率膜２０５を所望の膜厚となるように加工する。例えば溝Ｔ２下方の高誘電率膜２０５を４ｎｍ除去して膜厚を１１ｎｍとなるようにする。

図２１に示すように、溝Ｔ２の内壁を覆うようにポリシリコン膜２０８を形成する。

図２２に示すように、シリコン酸化膜２１５の上面及び高誘電率膜２０５の表面が露出するように、ポリシリコン膜２０８を垂直方向にＲＩＥ加工する。これにより、ポリシリコン膜２０８はＴａＮ膜２０６及びポリシリコン膜２１７の側壁部にスペーサー状に形成される。

図２３に示すように、シリコン酸化膜１１５をマスクとして高誘電率膜２０５及びシリコン窒化膜２０３を除去する。そして不純物を注入してシリコン基板２０１の表面部に拡散層（図示せず）を形成する。

続いて、ＲＩＥ加工によるダメージの回復のため、溝Ｔ２の内壁部の酸化処理を行う。このとき、ポリシリコン膜２０８の一部が酸化され、図２４に示すように、ポリシリコン膜２０８の下端部の角が丸まる。また、ポリシリコン膜２０８が設けられていることで、ＴａＮ膜２０６の酸化を防止することができる。

図２５に示すように、溝Ｔ２を埋め込むようにＬＰＣＶＤ法を用いて層間絶縁膜となるシリコン酸化膜２０９を形成する。そして、ポリシリコン膜２１７をストッパとしてＣＭＰ法により平坦化処理を行い、シリコン酸化膜２１５を除去してポリシリコン膜２１７の表面を露出させる。

続いて、コバルトやニッケル等の金属膜をスパッタリングで成膜し、ＲＴＡ等で熱処理を行い、ポリシリコン膜２１７及びポリシリコン膜２０８をシリサイド化し、シリサイド層２０７を形成する。ポリシリコン膜２１７は部分シリサイドでもフルシリサイドでもよい。

このようにして、（ビット線方向の）端部の膜厚が中央部より薄いブロック絶縁膜を有するメモリセルを形成することができる。ゲート電極の端部が中央部よりシリコン基板に近づくため、電界が外側へ発散することを抑制し、トンネル絶縁膜の中央部と端部とでかかる電界の違いを抑制される。

そのため、電荷蓄積膜の中央部と端部とで、電子及び正孔の注入効率の差が低減され、閾値の制御が容易となり、信頼性を高くすることができる。

また、ゲート電極の端部の下方向先端部が丸まっているため、電界が集中することが緩和され、劣化を防止できる。また、ＲＩＥダメージを回復させる後酸化工程（図２３）においてＴａＮ膜２０６の酸化を防止できるため、信頼性をさらに高めることができる。

上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の上面図である。 同第１の実施形態に係る不揮発性半導体記憶装置の縦断面図である。 ゲート電極への電圧印加時の電気力線を示す図である。 データ保持特性及びメモリセルトランジスタ端部における電界とブロック絶縁膜の膜厚との関係を示すグラフである。 同第１の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。 図１１に続く工程断面図である。 図１２に続く工程断面図である。 図１３に続く工程断面図である。 比較例による不揮発性半導体記憶装置のゲート電極に電圧を印加した時の電気力線を示す図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の縦断面図である。 ゲート電極への電圧印加時の電気力線を示す図である。 同第２の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する工程断面図である。 図１８に続く工程断面図である。 図１９に続く工程断面図である。 図２０に続く工程断面図である。 図２１に続く工程断面図である。 図２２に続く工程断面図である。 ゲート電極端部の縦断面の拡大図である。 図２３に続く工程断面図である。

符号の説明

１０１ シリコン基板
１０２ トンネル絶縁膜
１０３ 電荷蓄積膜
１０４ 素子分離絶縁膜
１０５ ブロック絶縁膜
１０６ ポリシリコン膜
１０７ シリサイド層
１０８ 層間絶縁膜

Claims (5)

1. 半導体基板と、
   前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、
   前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積膜と、
   前記複数のトンネル絶縁膜の間の前記半導体基板表面部に形成された溝を埋め込み、上面が前記半導体基板の上面より高く形成された素子分離領域と、
   前記電荷蓄積膜及び前記素子分離領域上に前記第１の方向に沿って帯状に形成され、前記第１の方向に直交する第２の方向の端部の膜厚が中央部の膜厚より小さいブロック絶縁膜と、
   前記ブロック絶縁膜上に形成されたゲート電極と、
   を備える不揮発性半導体記憶装置。
2. 前記ゲート電極はＴａＮ膜と、
   前記ＴａＮ膜の前記第２の方向の側壁部に、下端部の位置が前記ＴａＮ膜の下面より低く形成されたポリシリコン膜と、
   前記ＴａＮ膜及び前記ポリシリコン膜上に形成されたシリサイド層と、
   を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ブロック絶縁膜は、前記端部の膜厚が前記中央部の膜厚の７０％以上であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 半導体基板上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に電荷蓄積膜となる第２の絶縁膜を形成し、
   所定間隔を空けて第１の方向に沿って前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成し、
   前記第１の溝内に上面が前記半導体基板上面より高くなるように素子分離絶縁膜を埋め込み、
   前記第２の絶縁膜及び前記素子分離絶縁膜上に第３の絶縁膜を形成し、
   前記第３の絶縁膜上に電極層を形成し、
   所定間隔を空けて前記第１の方向に直交する第２の方向に沿って前記電極層及び所定量の前記３の絶縁膜をエッチングして複数の第２の溝を形成し、
   前記第２の溝の側壁部にポリシリコン膜を形成し、
   前記第２の溝の下方の前記第３の絶縁膜及び前記第２の絶縁膜を除去し、
   前記第２の溝の側壁を酸化し、
   前記第２の溝を埋め込むように層間絶縁膜を形成する不揮発性半導体記憶装置の製造方法。
5. 前記電極層の形成では、前記第３の絶縁膜上にＴａＮ膜を形成し、前記ＴａＮ膜上にポリシリコン膜を形成することを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。

Images