CN205643619U - 用于监控ldd掺杂区电阻的测试版图及测试结构 - Google Patents

Abstract

本实用新型提供一种用于监控LDD掺杂区电阻的测试版图及测试结构，所述测试版图包括具有不同的源漏极区外延生长遮挡区的第一测试版图区、第二测试版图区以及第三测试版图区，利用所述测试版图能够对应制造出具有不同源漏极区外延生长情况的第一测试结构、第二测试结构和第三测试结构三种测试子结构，从而可以通过测试并获取这三种测试子结构中的电阻值，来确定LDD掺杂区的单位电阻，进而可以监控在器件区域分别形成外延生长层的同时进行原位掺杂而获得LDD掺杂区的工艺是否满足要求，以及时调整外延生长工艺中的原位掺杂工艺参数。

Description

用于监控LDD掺杂区电阻的测试版图及测试结构

技术领域

本实用新型涉及半导体器件制造技术领域，尤其涉及一种用于监控LDD掺杂区电阻的测试版图及测试结构。

背景技术

随着CMOS半导体器件集成度的不断提高，特征尺寸逐渐减小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，如图1所示，包括一个垂直于体硅衬底10的Fin 11，Fin 11被称为鳍、鳍片或鳍状半导体柱，在该Fin 11内限定有源极区、漏极区和沟道区，不同的FinTET被STI结构(未图示)分割开来，栅极绝缘层和栅极层形成的栅极堆叠12在侧面和顶面包围Fin 11，从而使得FinFET具有极佳的特性。然而随着半导体器件的元件密度和集成度的提高，对FinFET器件的性能提出了更高的要求，其中提高FinFET器件的性能的关键目标之一是提高器件沟道内的迁移率并对流过器件沟道的漏电流进行控制，目前主要通过引入轻掺杂漏极(Light Doped Drain，LDD)掺杂区以及向沟道区引入应力的方法，来提高载流子迁移率，避免或抑制导电沟道长度缩短引起源极和漏极之间的漏电流，进而提高晶体管的性能。

现有的FinFET器件的LDD掺杂区通常不再执行LDD离子源漏注入的步骤，而是通过在所述FinFET器件的NMOS以及PMOS区域中分别外延生长SiGe层和SiC层，并在外延所述SiGe层和SiC层的同时进行原位掺杂，并对掺杂元素进行原位激活来实现LDD掺杂区以及向沟道区引入相应的应力。具体的制造方法通常包括：请参考图2A，在体硅Si或者SOI衬底10中刻蚀形成多个平行的沿第一方向(如图1中的X方向)延伸的鳍片11和沟槽；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI)13；请参考图2B，在鳍片11顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1nm～5nm)栅极绝缘层(未图示)，在栅极绝缘层上沉积通常为多晶硅、非晶硅的栅极层(未图示)，刻蚀栅极层和栅极绝缘层，形成沿第二方向(Y)延伸的栅极堆叠12，其中第二方向(如图1中的Y方向)优选地垂直于第一方向；请继续参考图2B，在栅极堆叠12的沿第一方向的两侧沉积并刻蚀形成栅极侧墙14，以栅极堆叠12和栅极侧墙14为掩模，对栅极侧墙14两侧的鳍片11(即MOS管的源极区和漏极区)进行LDD口袋注入(pocket imlant，如图2B中箭头所示)；请参考图2C，在栅极侧墙14的沿第一方向的两侧的鳍片11上外延生长(selective epitaxialgrowth，SEG)应力材料，并在外延生长应力材料的同时对应力材料及其下方鳍片11进行LDD离子原位掺杂(insitu dope)，之后进行退火激活以形成LDD掺杂区以及源极区和漏极区，并将应力施加并引入到沟道区，用来改善载流子的迁移率，进一步提升晶体管的性能，例如，于栅极侧墙12的沿第一方向的两侧的鳍片11上外延形成硅锗(silicon germanium，SiGe)外延结构151，同时采用B(硼)或In(铟)等P型离子对SiGe外延结构151及其下方的鳍片11进行原位掺杂，并通过激活退火工艺使得这些P型离子扩散，从而形成PMOS晶体管的LDD掺杂区、源极区和漏极区，鳍片11上的硅和外延结构151的Ge之间晶格失配对PMOS晶体管的沟道区产生压缩应力，可以提高PMOS晶体管沟道区中的载流子迁移率，进而提高FinFET器件的性能；相应地，于栅极侧墙12的沿第一方向的两侧的鳍片11上外延形成硅碳(silicon carbide，SiC)外延结构152，同时采用P(磷)或As(砷)等N型离子对SiC外延结构152及其下方的鳍片11进行原位掺杂，并通过退火工艺使得这些N型离子扩散，从而形成NMOS晶体管的LDD掺杂区、源极区和漏极区，鳍片11上的硅和外延结构152的C之间晶格失配对NMOS晶体管的沟道区产生伸张应力，可以提高NMOS晶体管沟道区中的载流子迁移率，从而提高FinFET器件的性能。

为了保证FinFET器件性能，形成的LDD掺杂区的方块电阻要尽可能的小，因此本领域的工艺人员在研究如何形成浅结LDD掺杂区的同时，还需要研究如何监控和测试形成的LDD掺杂区的电阻，以检测LDD掺杂工艺是否满足要求，而在对LDD掺杂区进行方块电阻测量时，需要先形成LDD掺杂区的测试结构。因此，需要一种新的用于LDD掺杂区的测试版图及其测试结构，能够对这种在形成源漏极区外延生长层的同时进行原位掺杂而获得的LDD掺杂区的电阻进行监控和测试。

实用新型内容

本实用新型的目的在于提供一种用于监控LDD掺杂区电阻的测试版图及测试结构，能够对在形成源漏极区外延生长层的同时进行原位掺杂而获得的LDD掺杂区的电阻进行监控和测试。

为解决上述问题，本实用新型提出一种用于监控LDD掺杂区电阻的测试版图，包括：

第一测试版图区，所述第一测试版图区包括：两个第一测试端子区、平行设置在所述两个测试端子区之间的多条条状外延层遮挡区、平行设置在所述两个第一测试端子区之间且与所有的条状外延层遮挡区垂直相交的第一条状有源区，每条所述的第一条状有源区的两端分别延伸至所述两个第一测试端子区，相邻两条所述条状外延层遮挡区之间设有间隔，所述间隔中的每条所述的第一条状有源区的源极区部分、漏极区部分分别为外延层生长区；

第二测试版图区，所述第二测试版图区包括：两个第二测试端子区、铺满所述两个第二测试端子区之间的有效区域的块状外延层遮挡区、平行设置在所述有效区域内的多条第二条状有源区，每条所述的第二条状有源区的两端分别延伸至所述两个第二测试端子区；以及

第三测试版图区，所述第三测试版图区包括：两个第三测试端子区、平行设置在所述两个第三测试端子区之间的多条第三条状有源区，每条所述的第三条状有源区的两端分别延伸至所述两个第三测试端子区，每条所述的第三条状有源区的源极区和漏极区为外延层生长区。

进一步的，所述第一条状有源区、第二条状有源区、第三条状有源区具有相同的宽度、高度以及相同的间隔。

进一步的，所述第一测试版图区中，所有的第一条状有源区均匀分布，所有的条状外延层遮挡区均匀分布；所述第二测试版图区中，所有的第二条状有源区均匀分布；所述第三测试版图区中，所有的第三条状有源区均匀分布。

进一步的，所述第一条状有源区、第二条状有源区、第三条状有源区均为FinFET器件鳍条区，所述FinFET器件鳍条区定义有源极区、漏极区以及位于所述源极区和漏极区之间的沟道区。

进一步的，所述第一测试版图区中的条状外延层遮挡区与所述第二测试版图区的块状外延层遮挡区具有相同高度。

进一步的，所述第一测试版图区中的条状外延层遮挡区与所述两个第一测试端子区位于同一层，且均处于所述第一条状有源区下方；所述第二测试版图区中的块状外延层遮挡区与所述两个第二测试端子区位于同一层，且均处于所述第二条状有源区下方；所述第三测试版图区中的两个第三测试端子区处于所述第三条状有源区下方。

进一步的，所述条状外延层遮挡区、所述块状外延层遮挡区、所述两个第一测试端子区、所述两个第二测试端子区、所述两个第三测试端子区位于同一层，所述第一条状有源区、所述第二条状有源区和所述第三条状有源区位于同一层且均设置于所述条状外延层遮挡区所在层上方。

本实用新型还提供一种利用上述的用于监控LDD掺杂区电阻的测试版图制造的测试结构，包括形成在同一半导体衬底或者不同半导体衬底上的：

第一测试结构，所述第一测试结构包括：两个第一测试端子、平行设置在所述两个测试端子之间并与两个第一测试端子分别电连接的多条第一条状有源区、多个间隔分布在每条所述第一条状有源区的源极区上的外延块以及多个间隔分布在每条所述第一条状有源区的漏极区上的外延块，每个外延块中形成有LDD掺杂区；

第二测试结构，所述第二测试结构包括：两个第二测试端子、平行设置在所述两个第二测试端子之间并与两个第二测试端子分别电连接的多条第二条状有源区；以及

第三测试结构，所述第三测试结构包括：两个第三测试端子、平行设置在所述两个第三测试端子之间并与两个第三测试端子分别电连接的多条第三条状有源区、分别外延生长在每条所述第三条状有源区的源极区和漏极区上的外延层，所述外延层中形成有LDD掺杂区。

进一步的，所述第一条状有源区、第二条状有源区、第三条状有源区均为FinFET器件的鳍条，每条鳍条被其中的器件隔离结构定义出多个FinFET的源极区、漏极区以及位于所述源极区和漏极区之间的沟道区。

进一步的，每个FinFET的沟道区上横跨有栅极结构。

进一步的，每条第一条状有源区、第二条状有源区、第三条状有源区均设置有多个MOS晶体管，所述多个MOS晶体管均为NMOS晶体管，或均为PMOS晶体管，或包括NMOS晶体管和PMOS晶体管。

进一步的，当所述MOS晶体管为NMOS晶体管时，所述第一条状有源区上的外延块以及所述第三条状有源区上的外延层均为SiC，所述外延块中的LDD掺杂区以及所述外延层中的LDD掺杂区中的原位掺杂离子为P、As或Sb中的一种或几种；当所述MOS晶体管为PMOS晶体管时，所述第一条状有源区上的外延块以及所述第三条状有源区上的外延层均为SiGe，所述外延块中的LDD掺杂区以及所述外延层中的LDD掺杂区中的原位掺杂离子为B、Ga或In中的一种或几种。

进一步的，所述第一条状有源区、第二条状有源区、第三条状有源区具有相同的宽度、高度以及相同的间隔。

进一步的，所有的第一条状有源区均匀分布，每条所述的第一条状有源区的漏极区和源极区上的外延块分别均匀分布；所有的第二条状有源区均匀分布；所有的第三条状有源区均匀分布。

进一步的，所述第一测试结构中的外延块与所述第三测试结构的外延层具有相同高度。

进一步的，所述第一测试结构中的外延块与所述第三测试结构的外延层均位于同一层，所述第一条状有源区、所述第二条状有源区和所述第三条状有源区位于同一层。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

1、利用本实用新型的用于监控LDD掺杂区电阻的测试版图中的第一测试版图区、第二测试版图区以及第三测试版图区，能够对应制造出具有不同外延生长情况的第一测试结构、第二测试结构和第三测试结构这三种测试子结构，从而可以通过测试并获取这三种测试子结构中的电阻值，来确定LDD掺杂区的单位电阻，进而可以监控在器件区域分别形成外延生长层的同时进行原位掺杂而获得LDD掺杂区的工艺是否满足要求，以及时调整外延生长工艺中的原位掺杂工艺参数。

2、利用本实用新型的用于监控LDD掺杂区电阻的测试版图制造用于监控LDD掺杂区电阻的测试结构的工艺，能够和器件制造工艺或者其它测试结构制造工艺同时进行，不会额外增加的工艺和步骤。

附图说明

图1是现有技术中一种典型的FinFET的结构示意图；

图2A至2C是现有技术中的一种FinFET器件的制造方法中的器件结构剖面示意图；

图3A至3C分别是本实用新型具体实施例的用于监控LDD掺杂区电阻的测试版图的第一测试版图区、第二测试版图区、第三测试版图区的结构示意图；

图4A至4C分别是本实用新型具体实施例的用于监控LDD掺杂区电阻的测试结构的第一测试结构、第二测试结构、第三测试结构的剖面示意图。

具体实施方式

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图3A至3C，本实用新型提出一种用于监控LDD掺杂区电阻的测试版图，包括用于实现在栅极结构两侧的源、漏极区上分别进行间隔性外延生长的外延应力材料的第一测试版图区31、用于避免在栅极结构两侧的源、漏极区上外延生长外延应力材料的第二测试版图区32以及用于实现在栅极结构两侧的源、漏极区上全面外延生长的外延应力材料的第二测试版图区33。

请参考图3A和4A，所述第一测试版图区31包括：两个第一测试端子区311、平行设置在所述两个测试端子区311之间的多条条状外延层遮挡区312、平行设置在所述两个第一测试端子区311之间且与所有的条状外延层遮挡区312垂直相交的第一条状有源区313，每条所述的第一条状有源区313的两端分别延伸至所述两个第一测试端子区311。所述两个第一测试端子区311用于定义和制造图4A所示的第一测试结构41中的两个第一测试端子(未图示)，通过所述两个第一测试端子向外引线，从而可以实现图4A所示的第一测试结构41的电阻测试和测量。条状外延层遮挡区312的延伸方向与两个第一测试端子区311的延伸方向一致，并与第一条状有源区313的延伸方向垂直，且相邻两条所述条状外延层遮挡区312之间设有间隔，优选的，所有条状外延层遮挡区312均匀分布，即间隔相同。条状外延层遮挡区312用于对第一条状有源区31的源极区、漏极区进行部分遮挡，因此在制造图4A所示的第一测试结构41时，条状外延层遮挡区312遮挡的第一条状有源区313位置上不会形成原位掺杂的外延应力材料，即在图4A所示的第一条状有源区413的源、漏极区上外延生长SiGe层、SiC层等应力材料，以及在外延所述应力材料的同时进行原位掺杂来实现LDD掺杂区(未图示)和向沟道区引入相应的应力的过程中，条状外延层遮挡区312对应的第一条状有源区413的源、漏极区位置处无应力材料和LDD掺杂，由此在第一条状有源区413的源、漏极区上形成了间隔分布的多个含有LDD掺杂区的外延块4151、4152。显然，图3A所示的条状外延层遮挡区312形成的间隔中的每条所述的第一条状有源区313的源极区部分、漏极区部分分别为外延层生长区。

请参考图3B和图4B，所述第二测试版图区32包括：两个第二测试端子区321、铺满所述两个第二测试端子区321之间的有效区域(即用于制作图4B所示的第二测试结构42的区域)的块状外延层遮挡区322、平行设置在所述有效区域内的多条第二条状有源区323，每条所述的第二条状有源区323的两端分别延伸至所述两个第二测试端子区321。所述两个第二测试端子区321用于定义和制造图4B所示的第二测试结构42中的两个第二测试端子(未图示)，通过所述两个第二测试端子向外引线，从而可以实现图4B所示的第二测试结构42的电阻测试和测量。块状外延层遮挡区322用于对第二条状有源区323的源极区、漏极区进行全面遮挡，因此在制造图4B所示的第二测试结构42时，块状外延层遮挡区322可以避免在第二条状有源区323上形成原位掺杂的外延应力材料，即在图4B所示的第二条状有源区413的源、漏极区上不会外延生长SiGe层、SiC层等应力材料，进而不会通过对外延的应力材料进行原位掺而形成LDD掺杂区(未图示)。

请参考图3C和图4C，所述第三测试版图区33包括：两个第三测试端子区331、平行设置在所述两个第三测试端子区331之间的多条第三条状有源区333，每条所述的第三条状有源区333的两端分别延伸至所述两个第三测试端子区331。所述两个第三测试端子区331用于定义和制造图4C所示的第三测试结构43中的两个第三测试端子(未图示)，通过所述两个第三测试端子向外引线，从而可以实现图4C所示的第三测试结构43的电阻测试和测量。由于所述第三测试版图区33中不再包含用于在源漏极区外延生长应力材料工艺中对第三条状有源区333的源、漏极区进行遮挡的版图层，因此利用所述第三测试版图区33制造第三测试结构43时，可以在图4C所示的第三条状有源区433的源、漏极区上外延生长SiGe层、SiC层等应力材料来，且在外延所述应力材料的同时进行原位掺杂，来形成外延抬升的含有LDD掺杂区的源极区和漏极区，即含有LDD掺杂区的外延层4351、4352。因此，在第三测试版图区33中，每条所述的第三条状有源区的源极区全部表面和漏极区全部表面均为外延层生长区。

优选的，所述第一条状有源区313、第二条状有源区323、第三条状有源区333具有相同的宽度、高度以及相同的间隔。进一步的，所述第一测试版图区31中的条状外延层遮挡区312与所述第二测试版图区32的块状外延层遮挡区322具有相同高度。

优选的，所述第一测试版图区31中，所有的第一条状有源区313均匀分布，所有的条状外延层遮挡区312均匀分布；所述第二测试版图区32中，所有的第二条状有源区323均匀分布；所述第三测试版图区33中，所有的第三条状有源区333均匀分布；所述第一测试版图区31中的条状外延层遮挡区312与所述两个第一测试端子区311位于同一层，且均处于所述第一条状有源区313下方；所述第二测试版图区32中的块状外延层遮挡区322与所述两个第二测试端子区321位于同一层，且均处于所述第二条状有源区323下方；所述第三测试版图区33中的两个第三测试端子区331处于所述第三条状有源区333下方。进一步的，所述条状外延层遮挡区312、所述块状外延层遮挡区322、所述两个第一测试端子区311、所述两个第二测试端子区321、所述两个第三测试端子区331位于同一层，所述第一条状有源区313、所述第二条状有源区323和所述第三条状有源区333位于同一层且均设置于所述条状外延层遮挡区312所在层上方。

本实用新型的用于监控LDD掺杂区电阻的测试版图适用于具有外延源漏极区和通过原位掺杂所述外延源漏极区而成的LDD掺杂区的MOS器件或者CMOS器件的LDD掺杂区电阻测试，特别适用于FinFET器件的LDD掺杂区电阻测试。当本实用新型的用于监控LDD掺杂区电阻的测试版图为FinFET器件的测试版图时，其中的第一条状有源区、第二条状有源区、第三条状有源区均对应于FinFET器件鳍条区，所述FinFET器件鳍条区定义有源极区、漏极区以及位于所述源极区和漏极区之间的沟道区。

请参考图4A至4C，本实用新型还提供一种利用图3A至图3C所示的用于监控LDD掺杂区电阻的测试版图而制造的测试结构，包括形成在同一半导体衬底或者不同半导体衬底410、420、430上的第一测试结构41、第二测试结构41和第三测试结构43。

请参考图4A，所述第一测试结构41通过图3A所示的第一测试版图区31形成，包括：两个第一测试端子(未图示)、平行设置在所述两个测试端子之间并与两个第一测试端子分别电连接的多条第一条状有源区411、多个间隔分布在每条所述第一条状有源区411的源极区和漏极区上的外延块，每个外延块中形成有LDD掺杂区。通过两个第一测试端子外接测试线，可以对第一测试结构41进行电阻测量和监控。本实施例中，每条第一条状有源区411通过器件隔离结构定义出多个用于制作MOS晶体管的区域，这些MOS晶体管可以均为NMOS晶体管，也可以均为PMOS晶体管，还可以包括NMOS晶体管和PMOS晶体管，每个制作MOS晶体管的区域包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区，且源极区上分布有多个相互间隔的外延块，漏极区上分布有多个相互间隔的外延块，每个MOS晶体管的LDD掺杂区均是在源极区和漏极区外延生长应力材料以形成外延块的过程中，同时对外延块进行原位掺杂并激活而形成的。其中，当所述MOS晶体管为NMOS晶体管时，所述第一条状有源区411上的外延块4151可以为SiC，所述外延块4151中的LDD掺杂区中的原位掺杂离子为P、As或Sb中的一种或几种；当所述MOS晶体管为PMOS晶体管时，所述第一条状有源区411上的外延块4152可以为SiGe，所述外延块4152中的LDD掺杂区中的原位掺杂离子为B、Ga或In中的一种或几种。优选的，上述这些MOS晶体管均为FinFET，此时，第一条状有源区411为直立于半导体衬底410上的鳍条，每个FinFET的沟道区上横跨有栅极结构412，栅极结构两侧包围有侧墙414，侧墙414两侧下方的鳍条对应为该FinFET的源极区和漏极区。

请参考图4B，所述第二测试结构42通过图3B所示的第二测试区版图形成，包括：两个第二测试端子(未图示)、平行设置在所述两个第二测试端子之间并与两个第二测试端子分别电连接的多条第二条状有源区421，每条第二条状有源区421的源极区和漏极区上无外延材料，因而也就无原位掺杂形成的LDD掺杂区。通过两个第二测试端子外接测试线，可以对第二测试结构42进行电阻测量和监控。同样地，本实施例中，每条第二条状有源区421可以通过器件隔离结构定义出多个用于制作MOS晶体管的区域，这些MOS晶体管可以均为NMOS晶体管，也可以均为PMOS晶体管，还可以包括NMOS晶体管和PMOS晶体管，每个制作MOS晶体管的区域包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区，且源极区和漏极区上均无外延材料。优选的，上述这些MOS晶体管均为FinFET，此时，第二条状有源区421为直立于半导体衬底420上的鳍条，每个FinFET的沟道区上横跨有栅极结构422，栅极结构两侧包围有侧墙424，侧墙424两侧下方的鳍条对应为该FinFET的源极区和漏极区。

所述第三测试结构43通过图3C所示的第三测试版图区形成，包括两个第三测试端子(未图示)、平行设置在所述两个第三测试端子之间并与两个第三测试端子分别电连接的多条第三条状有源区431、分别外延生长在每条所述第三条状有源区的源极区和漏极区上的外延层，所述外延层中形成有LDD掺杂区。通过两个第三测试端子外接测试线，可以对第三测试结构43进行电阻测量和监控。本实施例中，每条第三条状有源区431通过器件隔离结构定义出多个用于制作MOS晶体管的区域，这些MOS晶体管可以均为NMOS晶体管，也可以均为PMOS晶体管，还可以包括NMOS晶体管和PMOS晶体管，每个制作MOS晶体管的区域包括源极区、漏极区以及位于所述源极区和漏极区之间的沟道区，且源极区上覆盖有连续的外延层，漏极区上覆盖有连续的外延层，每个MOS晶体管的LDD掺杂区均是在源极区和漏极区外延生长应力材料以形成外延层的过程中，同时对外延层进行原位掺杂并激活而形成的。其中，当所述MOS晶体管为NMOS晶体管时，所述第三条状有源区431上的外延块4351可以为SiC，所述外延层4351中的LDD掺杂区中的原位掺杂离子为P、As或Sb中的一种或几种；当所述MOS晶体管为PMOS晶体管时，所述第三条状有源区431上的外延层4352可以为SiGe，所述外延层4152中的LDD掺杂区中的原位掺杂离子为B、Ga或In中的一种或几种。优选的，上述这些MOS晶体管均为FinFET，此时，第三条状有源区431为直立于半导体衬底430上的鳍条，每个FinFET的沟道区上横跨有栅极结构432，栅极结构两侧包围有侧墙434，侧墙434两侧下方的鳍条对应为该FinFET的源极区和漏极区。

本实施例中，所述第一条状有源区411、第二条状有源区421、第三条状有源区431具有相同的宽度、高度以及相同的间隔。

优选的，所有的第一条状有源区411均匀分布，每条所述的第一条状有源区411的漏极区和源极区上的外延块分别均匀分布；所有的第二条状有源区421均匀分布；所有的第三条状有源区431均匀分布。

进一步的，所述第一测试结构41中的外延块与所述第三测试结构43的外延层具有相同高度。

当所述第一测试结构41、第二测试结构42和第三测试结构43形成在同一半导体衬底上时，所述第一测试结构41中的外延块与所述第三测试结构43的外延层均位于同一层，所述第一条状有源区411、所述第二条状有源区421和所述第三条状有源区431位于同一层。

下面以用于监控FinFET器件LDD掺杂区电阻的测试结构为例，来详细说明本实用新型的用于监控LDD掺杂区电阻的测试结构的制造方法。

请参考图4A至4C，本实用新型的用于监控FinFET器件LDD掺杂区电阻的测试结构的制造过程如下：

首先，提供一个或多个半导体衬底，即图4A至4C中的半导体衬底410、420、430可以是同一半导体衬底的不同区域，也可以是不同的半导体衬底，所述半导体衬底的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底上形成的半导体器件选择所述半导体衬的类型，因此所述半导体衬底的类型不应限制本实用新型的保护范围。所述半导体衬底可以包括：NMOS区域和PMOS区域，所述NMOS区域用于在其内形成N型鳍式场效应晶体管，所述PMOS区域用于在其内形成P型鳍式场效应晶体管。所述NMOS区域内形成有P阱，所述PMOS区域内形成有N阱。

接着，在所述半导体衬底的PMOS区域和NMOS区域上分别形成鳍部，每条鳍部可以包括第一条状有源区411、第二条状有源区421和第三条状有源区431中的至少一种。具体地，采用图3A至图3C所示的测试版图在所述半导体衬底表面形成图形化掩膜层，所述图形化掩膜层定义出所述第一条状有源区411、第二条状有源区421和第三条状有源区431的位置和尺寸；以所述图形化掩膜层为掩膜，刻蚀所述半导体衬底，形成第一条状有源区411、第二条状有源区421和第三条状有源区431。

然后，在所述半导体衬底上形成用于器件隔离的隔离介质层413、423、433，所述隔离介质层413、423、433的表面低于所述鳍部的顶部表面。所述隔离介质层的材料可以是氧化硅、氮氧化硅、碳氧化硅等绝缘介质材料。形成所述隔离介质层413、423、433的方法包括：在半导体衬底表面沉积隔离介质材料，使所述隔离介质材料覆盖所述鳍部；以所述鳍部的表面为停止层，对所述隔离介质材料进行平坦化，形成隔离介质材料层，所述隔离介质材料层的表面与鳍部的表面齐平；对所述隔离介质材料层进行回刻蚀，使所述隔离介质材料层的表面低于所述鳍部的顶部表面，形成隔离介质层。所述隔离介质层413、423、433可以作为相邻的鳍部之间的隔离结构，还可以作为后续形成的栅极结构与半导体衬底之间的隔离结构。

然后，在所述隔离介质层413、423、433表面形成横跨所述鳍部的栅极结构412、422、432。所述栅极结构412、422、432包括位于所述隔离介质层413、423、433和鳍部表面的栅介质层和位于所述栅介质层表面的栅极。所述栅介质层的材料可以是SiO₂、HfO₂、La₂O₃、HfSiON、HfAlO₂。ZrO₂、Al₂O₃、HfSiO₄中的一种几种。所述栅极的材料可以是多晶硅、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或几种。在形成所述栅极结构413、423、433之后，在所述栅极结构413、423、433两侧形成侧墙414、424、434，以保护所述栅极结构413、423、433，侧墙414、424、434位于栅极结构413、423、433两侧的部分未被覆盖的鳍部作为后续形成源极区和漏极区。

然后，可以对所述NMOS区域和PMOS区域的栅极结构两侧的鳍部进行口袋离子注入。所述NMOS区域口袋离子注入的离子类型为N型离子，可以是P、As或Sb中的一种或几种；所述PMOS区域口袋离子注入的离子类型为P型离子，可以是B、Ga或In中的一种或几种。

接着，可以利用图3A至图3C所示的测试版图对上述器件结构的源极区和漏极区进行选择性外延生长外延材料，并在外延生长过程中对外延材料进行原位掺杂，进行退火处理以激活原位掺杂的离子在外延材料中扩散形成LDD掺杂区，进而形成图4A至图4C所示的第一测试结构41、第二测试结构42、第三测试结构43，使得第一测试结构41的源极区和漏极区上分别有间隔的外延块，第三测试结构的的源极区和漏极区上分别覆盖外延层。具体的，PMOS区域的选择性外延工艺生长的外延材料为锗化硅SiGe，具有压应力，可以对所述栅极结构下方的作为沟道区域的鳍部产生压应力作用，从而提高所述PMOS区域上形成的P型鳍式场效应晶体管的空穴载流子的迁移率，从而提高所述P型鳍式场效应晶体管性能；NMOS区域的选择性外延工艺生长的外延材料为碳化硅SiC，具有张应力，可以对所述栅极结构下方的作为沟道区域的鳍部产生张应力作用，从而提高所述NMOS区域上形成的N型鳍式场效应晶体管的电子载流子的迁移率，从而提高所述N型鳍式场效应晶体管性能。本实施例中，所述PMOS区域外延生长外延工艺的反应温度为200℃～800℃，压强为0.5托～400托，硅源气体是SiH₄或SiH₂Cl₂，锗源气体为GeH₄，还包括HCl气体以及H₂，其中硅源气体、锗源气体、HCl的流量均为5sccm～1000sccm，H₂的流量是0.5slm～50slm；在采用选择外延工艺形成SiGe的过程中，对SiGe进行原位掺杂的掺杂离子为P型离子，可以是B、Ga或In中的一种或几种离子，掺杂浓度为1E14atom/cm³～1E20atom/cm³，退火温度为1000℃～1700℃，使SiGe及其下方的鳍部作为所述PMOS区域上形成的P型鳍式场效应晶体管的源极区或漏极区。所述NMOS区域外延生长外延工艺的反应温度为200℃～600℃，压强为2托～200托，硅源气体是SiH₄或SiH₂Cl₂，碳源气体为CH₄，还包括HCl气体以及H₂，其中硅源气体、碳源气体、HCl的流量均为10sccm～1000sccm，H₂的流量是0.5slm～50slm。在采用选择性外延工艺形成SiC的过程中，对SiC进行原位掺杂的掺杂离子为N型离子，例如P、Ga或As中的一种或几种离子，所述N型离子的掺杂浓度为1E14atom/cm³～1E20atom/cm³，退火温度为1000℃～1500℃，使所述SiC及其下方的鳍部成为所述NMOS区域上形成的N型鳍式场效应晶体管的源极区和漏极区。

由于在上述选择性外延生长工艺中，采用的图3A至图3C所示的测试版图不同，因此在不同的鳍部上，即第一条形有源区、第二条形有源区和第三条形有源区上，外延情况不同，从而最终获得了图4A所示的源极区和漏极区上均有间隔分布的外延块的第一测试结构41、图4B所示的源极区和漏极区上均无外延材料的第二测试结构42以及源极区和漏极区上均全覆盖有外延层的第二测试结构43。由于，原位掺杂和外延生长工艺均可以降低电阻，因此原位掺杂和外延生长区域越大的测试结构，其电阻值越低。因此通过测得第一测试结构41、第二测试结构42以及第三测试结构43的单位电阻，就可以获得LDD掺杂区的单位电阻，从而可以很好地对相应器件的制造过程进行监控，尤其是能够很好地监控该器件的LDD掺杂区工艺是否满足要求。其中，获得LDD掺杂区的单位电阻的具体过程包括：

首先，对第一测试结构41、第二测试结构42以及第三测试结构43进行分别测试，进而获得三种测试子结构的电阻值；

接着，分别计算出第一测试结构41、第二测试结构42以及第三测试结构43的单位电阻R_S41、R_S42、R_S43；

然后，根据三个单位电阻计算出LDD掺杂区的单位电阻Rs＝R_S42+R_S43-2R_S41。

综上所述，利用本实用新型的用于监控LDD掺杂区电阻的测试版图中的第一测试版图区、第二测试版图区以及第三测试版图区，能够对应制造出第一测试结构、第二测试结构和第三测试结构这三种测试子结构，从而可以通过测试并获取这三种测试子结构中的电阻值，来确定LDD掺杂区的单位电阻，进而可以监控在器件区域分别形成外延生长层的同时进行原位掺杂而获得LDD掺杂区的工艺是否满足要求，以及时调整外延生长工艺中的原位掺杂工艺参数。此外，利用本实用新型的用于监控LDD掺杂区电阻的测试版图制造用于监控LDD掺杂区电阻的测试结构的工艺，能够和器件制造工艺或者其它测试结构制造工艺同时进行，不会额外增加的工艺和步骤。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (16)

1.一种用于监控LDD掺杂区电阻的测试版图，其特征在于，包括：

第一测试版图区，所述第一测试版图区包括：两个第一测试端子区、平行设置在所述两个测试端子区之间的多条条状外延层遮挡区、平行设置在所述两个第一测试端子区之间且与所有的条状外延层遮挡区垂直相交的第一条状有源区，每条所述的第一条状有源区的两端分别延伸至所述两个第一测试端子区，相邻两条所述条状外延层遮挡区之间设有间隔，所述间隔中的每条所述的第一条状有源区的源极区部分、漏极区部分分别为外延层生长区；

第二测试版图区，所述第二测试版图区包括：两个第二测试端子区、铺满所述两个第二测试端子区之间的有效区域的块状外延层遮挡区、平行设置在所述有效区域内的多条第二条状有源区，每条所述的第二条状有源区的两端分别延伸至所述两个第二测试端子区；以及

第三测试版图区，所述第三测试版图区包括：两个第三测试端子区、平行设置在所述两个第三测试端子区之间的多条第三条状有源区，每条所述的第三条状有源区的两端分别延伸至所述两个第三测试端子区，每条所述的第三条状有源区的源极区和漏极区为外延层生长区。

2.如权利要求1所述的测试版图，其特征在于，所述第一条状有源区、第二条状有源区、第三条状有源区具有相同的宽度、高度以及相同的间隔。

3.如权利要求1或2所述的测试版图，其特征在于，所述第一测试版图区中，所有的第一条状有源区均匀分布，所有的条状外延层遮挡区均匀分布；所述第二测试版图区中，所有的第二条状有源区均匀分布；所述第三测试版图区中，所有的第三条状有源区均匀分布。

4.如权利要求1所述的测试版图，其特征在于，所述第一条状有源区、第二条状有源区、第三条状有源区均为FinFET器件鳍条区，所述FinFET器件鳍条区定义有源极区、漏极区以及位于所述源极区和漏极区之间的沟道区。

5.如权利要求1所述的测试版图，其特征在于，所述第一测试版图区中的条状外延层遮挡区与所述第二测试版图区的块状外延层遮挡区具有相同高度。

6.如权利要求1所述的测试版图，其特征在于，所述第一测试版图区中的条状外延层遮挡区与所述两个第一测试端子区位于同一层，且均处于所述第一条状有源区下方；所述第二测试版图区中的块状外延层遮挡区与所述两个第二测试端子区位于同一层，且均处于所述第二条状有源区下方；所述第三测试版图区中的两个第三测试端子区处于所述第三条状有源区下方。

7.如权利要求6所述的测试版图，其特征在于，所述条状外延层遮挡区、所述块状外延层遮挡区、所述两个第一测试端子区、所述两个第二测试端子区、所述两个第三测试端子区位于同一层，所述第一条状有源区、所述第二条状有源区和所述第三条状有源区位于同一层且均设置于所述条状外延层遮挡区所在层上方。

8.一种利用权利要求1至7中任一项所述的用于监控LDD掺杂区电阻的测试版图制造的测试结构，其特征在于，包括形成在同一半导体衬底或者不同半导体衬底上的：

第一测试结构，所述第一测试结构包括：两个第一测试端子、平行设置在所述两个测试端子之间并与两个第一测试端子分别电连接的多条第一条状有源区、多个间隔分布在每条所述第一条状有源区的源极区上的外延块以及多个间隔分布在每条所述第一条状有源区的漏极区上的外延块，每个外延块中形成有LDD掺杂区；

第二测试结构，所述第二测试结构包括：两个第二测试端子、平行设置在所述两个第二测试端子之间并与两个第二测试端子分别电连接的多条第二条状有源区；以及

第三测试结构，所述第三测试结构包括：两个第三测试端子、平行设置在所述两个第三测试端子之间并与两个第三测试端子分别电连接的多条第三条状有源区、分别外延生长在每条所述第三条状有源区的源极区和漏极区上的外延层，所述外延层中形成有LDD掺杂区。

9.如权利要求8所述的测试结构，其特征在于，所述第一条状有源区、第二条状有源区、第三条状有源区均为FinFET器件的鳍条，每条鳍条被其中的器件隔离结构定义出多个FinFET的源极区、漏极区以及位于所述源极区和漏极区之间的沟道区。

10.如权利要求9所述的测试结构，其特征在于，每个FinFET的沟道区上横跨有栅极结构。

11.如权利要求8或9所述的测试结构，其特征在于，每条第一条状有源区、第二条状有源区、第三条状有源区均设置有多个MOS晶体管，所述多个MOS晶体管均为NMOS晶体管，或均为PMOS晶体管，或包括NMOS晶体管和PMOS晶体管。

12.如权利要求11所述的测试结构，其特征在于，当所述MOS晶体管为NMOS晶体管时，所述第一条状有源区上的外延块以及所述第三条状有源区上的外延层均为SiC，所述外延块中的LDD掺杂区以及所述外延层中的LDD掺杂区中的原位掺杂离子为P、As或Sb中的一种或几种；当所述MOS晶体管为PMOS晶体管时，所述第一条状有源区上的外延块以及所述第三条状有源区上的外延层均为SiGe，所述外延块中的LDD掺杂区以及所述外延层中的LDD掺杂区中的原位掺杂离子为B、Ga或In中的一种或几种。

13.如权利要求8所述的测试结构，其特征在于，所述第一条状有源区、第二条状有源区、第三条状有源区具有相同的宽度、高度以及相同的间隔。

14.如权利要求8所述的测试结构，其特征在于，所有的第一条状有源区均匀分布，每条所述的第一条状有源区的漏极区和源极区上的外延块分别均匀分布；所有的第二条状有源区均匀分布；所有的第三条状有源区均匀分布。

15.如权利要求8所述的测试结构，其特征在于，所述第一测试结构中的外延块与所述第三测试结构的外延层具有相同高度。

16.如权利要求8所述的测试结构，其特征在于，所述第一测试结构中的外延块与所述第三测试结构的外延层均位于同一层，所述第一条状有源区、所述第二条状有源区和所述第三条状有源区位于同一层。