CN100356577C - 载流子迁移率提高的双栅极晶体管 - Google Patents

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Abstract

本发明公开了一种装置，所述装置包括：应变衬底；位于应变衬底上方的器件，所述器件包括沟道，所述应变衬底在基本垂直于所述沟道中电流的方向的方向上使所述器件发生应变。

Description

载流子迁移率提高的双栅极晶体管
技术领域
本发明一般地涉及电路器件和电路器件的制造和结构。
背景技术
提高衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)的性能常常是在这些器件的设计、制造和操作过程中所要考虑的主要因素。例如，在例如那些在互补金属氧化物半导体(CMOS)中所使用的金属氧化物半导体(MOS)晶体管半导体器件的设计和制造或者形成过程中，人们常常希望提高电子在N型MOS器件(NMOS)沟道中的移动以及提高正电荷的空穴在P型MOS器件(PMOS)沟道中的移动。
美国专利No.6,335,233公开了被注入半导体衬底之中以形成阱区的第一导电杂质离子，其中栅电极被形成在所述阱区之上。第一非导电杂质在栅电极的两侧被注入到阱区中，以控制其中的衬底缺陷并形成至第一深度的沉淀区。第二导电杂质离子在栅电极的两侧被注入到阱区，以形成至第二深度的源/漏区，其中所述第二深度比第一深度相对更浅。第二非导电杂质被注入到源/漏区，以控制其中的衬底缺陷并形成第二沉淀区。
美国专利No.6,365,472公开了一种半导体器件，所述半导体器件包括轻度掺杂漏极(LDD)结构的MOS晶体管，其中由于在栅电极的侧壁边缘的离子注入所形成的缺陷被抑制。为了进行用于形成MOS晶体管的源和漏区域的离子注入，利用作为掩模被提供给栅电极的第一和第二侧壁来注入杂质离子，并随后在去除位于掺杂有高浓度的杂质离子的源漏区域附近的第二侧壁之后，进行用于杂质活化的热处理。通过在热处理之前去除第二侧壁，减小了施加到处于非晶态的高浓度杂质掺杂区域的边缘的应力。
美国专利No.6,395,621公开了一种工艺，利用这种工艺非晶硅或者多晶硅被沉积在半导体衬底上。然后，利用低温固相生长法来仅仅在半导体衬底的暴露部分上选择性地将非晶硅或者多晶硅形成为单晶硅。
美国专利No.6,455,364公开了一种用于制造半导体器件的方法，在所述半导体器件中，具有第一导电类型的集电极(collector)层被形成在夹在器件隔离物中间的半导体衬底区域中。形成穿过沉积在半导体衬底上的第一绝缘层的集电极开口，使得集电极开口的范围覆盖集电极层和器件隔离物的一部分。作为外部基极(external base)的具有第二导电类型的半导体层被形成在位于集电极开口内部的半导体衬底部分上，同时具有与外部基极相同导电类型的结漏电流防止层被形成在半导体衬底中。
美国专利No.6,455,871公开了一种利用金属氧化物膜制造SiGe器件的方法。该发明公开了通过低温工艺在硅衬底上生长硅缓冲层和SiGe缓冲层，使得由从硅衬底施加到外延层的晶格常数失配所导致的缺陷被限制在通过低温工艺所形成的缓冲层中。
美国专利No.6,465,283公开了利用闩锁(latch-up)注入以提高CMOS电路中的闩锁抗扰性的结构和制造方法。
美国专利申请公布No.2002/0140031公开了一种绝缘体上的应变硅(SOI)结构，及其制造方法，其中，应变硅层直接位于绝缘体层上，这与应变Si层直接位于应变引入(例如，SiGe)层上的以前的要求相反。该方法通常需要在应变引入层上形成硅层，以形成多层结构，其中应变引入层具有与硅不同的晶格常数，以使硅层由于与应变引入层的晶格失配而发生应变。随后多层结构被结合到衬底上，使得绝缘层处在应变硅层和衬底之间，并且使得应变硅层直接接触绝缘层。随后应变引入层被去除，以暴露出应变硅层的表面，并产生绝缘体上的应变硅的结构，所述绝缘体上的应变硅的结构包含衬底、衬底上的绝缘层以及绝缘层上的应变硅层。
发明内容
本发明提供了一种装置，包括：具有衬底表面的应变衬底；以及位于所述衬底表面上的器件，所述器件包括器件主体，所述器件主体包括沟道和形成在所述器件主体的侧壁表面中的第一结区域和第二结区域；其中，所述衬底中的与所述应变衬底表面平行方向上的压缩应变和拉伸应变之一使所述器件主体发生应变，所述器件主体中发生的所述应变为沿与所述衬底表面平行的方向且沿基本垂直于所述沟道中电流方向的方向的、与所述压缩应变和拉伸应变之一相反类型的应变。
本发明还提供了一种器件，包括：应变衬底；位于所述衬底上的器件，所述器件包括栅电极和器件主体，所述器件主体包括邻近所述栅电极的、处于所述器件主体的侧壁表面中的第一结区域和第二结区域，并且所述应变衬底具有不同于所述器件主体的晶格间距的晶格间距，其中所述器件被调整，以具有基本垂直于所述应变衬底的表面的电流。
本发明还提供了一种方法，包括：在应变衬底表面上形成器件，所述器件包括栅电极以及器件主体，所述器件主体包括邻近栅电极的、处于所述器件主体的侧壁表面中的第一结区域和第二结区域，其中所述应变衬底的在与所述衬底表面平行方向上的应变导致所述器件主体中的在与所述衬底表面平行的第一方向上的相反类型的主应变和在第二方向上的相似类型的次应变，所述第二方向与所述衬底表面基本垂直；以及使电流在基本平行于所述第二方向的方向上流动。
附图说明
通过后面的详细描述、权利要求以及附图，本发明的各种特征、方面和优点将变得更加清楚，在所述附图中：
图1是体材料的一部分和少量材料的一部分的视图；
图2是体材料的一部分和少量材料的一部分的视图；
图3示出了小晶格间距的少量材料和体材料；
图4示出了小晶格间距的少量材料和体材料；
图5示出了大晶格间距的少量材料和体材料；
图6示出了大晶格间距的少量材料和体材料；以及
图7示出了II型双栅极器件。
具体实施方式
图1在“A”中示出了具有大晶格常数的体材料102，以及具有比体材料102的晶格常数小的晶格常数的少量材料104。少量材料104具有第一尺寸L1 108、第二尺寸L2 106和第三尺寸L3 110。
在一个实施例中，体材料102是具有50％硅和50％锗的锗化硅(SiGe)，少量材料104是硅(Si)，其中体材料102具有比少量材料104的晶格常数大2％的晶格常数。
图1在“B”中示出了体材料102和在已经与体材料102接触和键合之后的少量材料105。体材料102的较大晶格常数已经使少量材料105的小晶格常数发生应变。距离L2 106已经被应变(拉长)至距离L5 116，距离L3 110已经被应变至距离L6 120。此外，距离L1 108由于少量材料105的泊松比已经被压缩至距离L4 118。(为了示出应变的效果，少量材料105的外观被放大了)。
在一个其中体材料102是具有50％硅和50％锗的SiGe而少量材料105是硅Si的实施例中，距离L5 116比距离L2 106大2％，距离L6 120比距离L3 110大2％。假设少量材料105的泊松比为0.17，则距离L4 118比距离L1 108小0.34％。
应变的少量材料105可以被用于例如NMOS晶体管沟道区域中，在所述沟道区域中，电子可能在X 130方向上或者在Y 132方向上流动，其中与没有发生应变的少量材料104相比，在应变的少量材料105中在X 130和Y 132方向上的电子流动将被提高。或者，应变的少量材料105可以被用于例如PMOS晶体管沟道区域中，以便提高Z方向134上的空穴流动，因为Z方向134已经从距离L1 108应变到了更小的距离L4 118。
现在参考图2的“A”，示出了具有小晶格常数的体材料602和具有比体材料602的晶格常数大的晶格常数的少量材料604。少量材料604具有第一尺寸L1 608、第二尺寸L2 606和第三尺寸L3 610。
在一个实施例中，少量材料604是具有50％硅和50％锗的SiGe，体材料602是硅，其中少量材料604具有比体材料602的晶格常数大2％的晶格常数。
现在参考图2的“B”，示出了体材料602和应变的少量材料605。因为体材料602具有比未应变的少量材料604(在“A”处)更小的晶格常数，所以应变的少量材料605发生了应变。距离L2 606被减小至距离L5616，距离L3 610被减小至距离L6 620，而距离L1 608被增大至距离L4618(对于具有正泊松比的材料)。
在一个其中少量应变材料605是具有50％硅和50％锗的SiGe而体材料602是硅Si的实施例中，距离L5 616比距离L2 606小2％，距离L6620比距离L3 610小2％，并且对于具有0.17的泊松比的硅，距离L4 618比距离L1 608大0.34％。
应变的少量材料605可以被用作例如PMOS晶体管中的沟道区域，与没有发生应变的少量材料604相比，前者提高了在X方向630上或者在Y方向632上的空穴的流动。或者，应变的少量材料可以被用作NMOS晶体管中的沟道区域，与没有发生应变的少量材料604相比，前者提高了在Z方向634上的电子的流动。
图3示出了体材料202和少量材料204。在底部以x轴230、y轴240和z轴250图示了“xyz”轴。体材料202具有x-晶格间距d2 208和z-晶格间距d5 214，而少量材料204具有x-晶格间距d1 206和z-晶格间距d4212。如图所示，体材料202具有x-晶格间距d2 208和z-晶格间距d5214，其大于少量材料204所具有的x-晶格间距d1 206和z-晶格间距d4212。
现在参考图4，少量材料204例如通过外延生长、键合、热处理等已经与体材料202接触，使得少量材料204的晶格与体材料202的晶格相匹配。如图所示，x-晶格间距d2 208基本保持不变或者稍微减小，而x-晶格间距d3 210已经从x-晶格间距d1 206(见图3)增大了。
相反，z-晶格间距d5 214保持基本不变，而z-晶格间距d6 216已经从z-晶格间距d4 212(见图3)减小了。(这些图都没有按比例绘制，仅仅是为了图示的目的被示出)
如图3和4所示，d2 208保持基本不变，而x-晶格间距d1 206已经从图3中的d1 206增大到图4中的d3 210。
少量材料204的晶格在x方向上发生的应变可以由下式表示：
E x = d 3 - d 1 d 1 × 100 %
如图3和4所示，在图3和4中，d5 214保持基本不变，而少量材料204的z-晶格间距已经从图3中的d4 212减小到图4中的d6 216。
少量材料204的晶格在z方向上发生的应变可以由下式表示：
E z = d 6 - d 4 d 4 × 100 %
少量材料204的泊松比等于-Ez/Ex。
在一个实施例中，x方向和/或z方向上的应变小于约10％。在另一个实施例中，x方向和/或z方向上的应变小于约5％。在另一个实施例中，x方向和/或z方向上的应变小于约2％。在另一个实施例中，x方向和/或z方向上的应变小于约1％。
在一个实施例中，少量材料204是硅，体材料202是其x-晶格间距d2208比硅大约0.5％至约10％的材料。在一个实施例中，如果x-晶格间距d2208大于晶格间距d1 206超过约1 0％，则当少量材料204如图4所示与体材料202接触时，少量材料204可能发生显著的位错。
在另一个实施例中，体材料202可以由用铝、镓、锗、砷、铟、锡、锑、铊、铅和/或铋中的一种或多种进行掺杂的硅(Si)制成。为了补偿与各种掺杂剂相比的硅的相对尺寸差异，掺杂剂的量将需要被调节。例如，由于尺寸差异，与非常少量的铋相比，需要大量的铝来掺杂硅，以获得相同晶格间距。
在另一个实施例中，如图3中所示出的少量材料204在x-方向和/或z-方向上具有约0.5nm和约0.6nm的晶格间距，而体材料在x-方向和/或z-方向上具有比少量材料204更大的为约0.51和约0.61nm的晶格间距。
现在参考图5，在此示出了少量材料304和体材料302。还示出了xyz轴，即x轴330、y轴340和z轴350。少量材料304具有x-晶格间距d1306，和z-晶格间距d4 312。体材料302具有x-晶格间距d2 308和z-晶格间距d5 314。如图5所示，少量材料304的x-晶格间距d1 306大于体材料302的x-晶格间距d2 308。
现在参考图6，已经使少量材料304与体材料302接触，使得少量材料304的晶格与体材料302的晶格排齐。体材料的x-晶格间距d2 308和z-晶格间距d5 314从图5到图6基本保持不变，而少量材料304的x-晶格间距已经从图5中的d1 306减小到图6中的d3 310，并且少量材料304的z-晶格间距已经从图5中的d4 312增大到图6中的d6 316。
在一个实施例中，少量材料304使具有从约10％到约60％的Ge的SiGe，而体材料302是其x-晶格间距和/或z-晶格间距小于少量材料304的x-晶格间距和/或z-晶格间距的材料，体材料302例如为硅。
在另一个实施例中，适用于体材料302的材料包括用硼、碳、氮和/或磷中的一种或多种掺杂的硅。如上面所讨论的，为了使体材料302获得给定的晶格间距，考虑到它们的相对尺寸，所需的硼将少于磷。
在一个实施例中，少量材料304在x方向上从图5到图6发生的应变可以由下式表示：
E x = d 3 - d 1 d 1 × 100 %
在另一个实施例中，少量材料304在z方向上从图5到图6发生的应变可以由下式表示：
E z = d 6 - d 4 d 6 × 100 %
在一个实施例中，x方向和/或z方向的应变小于约10％。在另一个实施例中，x方向和/或z方向的应变小于约5％。在另一个实施例中，x方向和/或z方向的应变小于约2％。在另一个实施例中，x方向和/或z方向的应变小于约1％。
在一个实施例中，如果x方向和/或z方向的应变大于约10％，则当器件主体304与应变层302接触时，器件主体304中可能出现显著的晶格位错。
在另一个实施例中，器件主体304具有约0.5nm到0.6nm之间的晶格间距，而应变层302具有约0.49nm到约0.59nm之间的更小的晶格间距。
在一个实施例中，少量材料204和/或304的厚度和/或质量明显小于体材料202和/或302。在另一个实施例中，体材料202和/或302的厚度和/或质量比少量材料204和/或304大约十倍。
图7是半导体器件的横截面图。器件100包括应变衬底150，同时双栅极鳍形晶体管152从所述衬底150延伸出来。鳍形晶体管152包括P型阱105。例如通过将诸如硼和/或铟的掺杂剂引入鳍形晶体管152的主体154中来形成P型阱105。在主体154的第一表面136上形成第一栅极电介质120和第一栅电极130。
在主体154的第二表面236上形成第二栅极电介质220和第二栅电极230。在一个实施例中，栅极电介质是沉积或者生长形成的二氧化硅(SiO2)。在另一个实施例中，栅极电介质可以是沉积的高K电介质，例如ZrO2或HfO2。例如通过在栅极电介质120和220上的沉积(例如，化学气相沉积(CVD))可以形成栅电极130和230。栅电极130和230可以各自被沉积到例如约150到约2000的厚度。因此，栅电极130和230的厚度各自都是可伸缩的，并且可以基于涉及器件性能的集成问题进行选择或选定。代表性地，栅电极材料可以被沉积为覆盖层，接着图案化为相应的栅电极，然后进行掺杂以形成N型或者P型材料。在一个实施例中，栅电极130和230可以是N型的。
还示出了例如是NMOS结的结区域203和303，所述结区域203和303可以通过结注入(例如，对于N型结区域注入砷、磷和/或锑)来形成，并且很可能包括其它相应类型的末端注入(tip implant)。在一个实施例中，可以通过掺杂P型阱105的若干部分以形成这些结区域，来形成结区域203和303。代表性地，为了形成NMOS晶体管，诸如砷的掺杂剂被注入到栅电极130和230以及结区域203和303之中。图7示出了例如为NMOS沟道的沟道494和594。在一个实施例中，通过将沟道494和594置于拉伸应变状态可以提高沟道494和594的性能。
在另一个实施例中，应变衬底150可以将沟道494和594置于拉伸应变状态，其中所述应变衬底150具有比主体154更小的晶格间距。在一个实施例中，主体154是硅或者SiGe，适用于应变衬底的材料包括由硼、碳、氮和/或磷中的一种或多种掺杂的硅。如果应变衬底150具有比主体154更小的晶格间距，则主体154将在x方向和y方向上发生压缩应变，并由于硅的泊松比在z方向上发生拉伸应变。因此，电流将在与主应变平面基本正交或者基本垂直的次应变的方向上，流过沟道494和594。
在另一个实施例中，图7图示了具有PMOS沟道494和594的PMOS器件，所述PMOS沟道494和594的性能可以通过将沟道494和594置于压缩状态来提高。如果应变衬底150具有比主体154更大的晶格间距，则可以使沟道494和594处于压缩状态。在一个实施例中，主体154由硅制成，适用于应变衬底150的材料包括由铝、镓、锗、砷、铟、锡、锑、铊、铅和/或铋中的一种或多种进行掺杂的硅制成。在一个实施例中，如果应变衬底150具有大于主体154的晶格间距，则主体154将在x方向和y方向上发生拉伸应变，并由于泊松比在z方向上发生压缩应变。因此，电流将在与主应变平面基本正交或者基本垂直的次应变的方向上，流过沟道494和594。
在一个实施例中，应变衬底150包含锗化硅(SiGe)(例如，约20％至约60％的锗)，而主体154包含硅。在另一个实施例中，应变衬底150包含掺杂碳的硅，而主体154包含硅。
在另一个实施例中，应变衬底150包含具有第一晶格间距的第一材料，而主体154包含具有第二晶格间距的第二材料，其中第一晶格间距大于第二晶格间距。在一个实施例中，第一晶格间距比第二晶格间距大了约0.2％至约2％。
在另一个实施例中，应变衬底150包含具有第一晶格间距的第一材料，而主体154包含具有第二晶格间距的第二材料，其中第一晶格间距小于第二晶格间距。在一个实施例中，第一晶格间距比第二晶格间距小了约0.2％至约2％。
在另一个实施例中，可以用于体材料202和/或302、少量材料204和/或304、电极130和/或230、主体154和/或应变衬底150的合适材料包括下列材料中的一种或多种：硅(Si)、锗化硅(SiGe)、碳化硅(SiC)、掺杂碳的硅、硅化镍(NiSi)、硅化钛(TiSi2)、硅化钴(CoSi2)，并且可以有选择地由硼、铟和/或铝中的一种或者多种进行掺杂。
在另一个实施例中，可以通过选择性沉积、CVD沉积和/或外延沉积来形成或者沉积电极130和/或230。例如，单晶半导体膜的外延层可以被形成到单晶衬底上，其中外延层具有与衬底材料相同的结晶特性，但是掺杂剂的类型和浓度不同。在另一个实施例中，电极130和/或230可以通过选择性CVD沉积来形成，并且很可能包括单晶硅合金的外延沉积物，所述单晶硅合金的外延沉积物具有与所述结构被沉积于其上的材料相同的晶体结构(例如相似或者相同级别的晶面，诸如100、110等)。
用于形成或者生长硅和硅合金材料的合适的工艺包括硅块体的气相外延(VPE)、液相外延(LPE)或者固相外延(SPE)处理。例如，可应用于硅的VPE的一个这种CVD工艺包括：(1)将反应物运输到衬底表面；(2)反应物吸附在衬底表面上；(3)在表面上发生化学反应，导致反应产物和膜的形成；(4)反应产物从表面上解吸附；以及(5)将反应产物从表面上运走。
此外，硅和硅合金的适当形成方法包括本领域公知为Type1(第一类型)选择性外延沉积的选择性外延沉积、形成或生长。利用Type1沉积，硅合金沉积将仅仅发生在氧化物膜的开口之中的裸露的硅衬底上，既便在氧化物上生长的话，也极少。
适当的选择性外延形成方法还包括Type 2(第二类型)选择性外延沉积，其中沉积的选择性是非决定性的。利用Type 2沉积，硅合金的形成和生长发生在裸露的硅衬底上，也发生在氧化物膜上，因此当进行此类型的沉积时，在形成于裸露硅衬底上的硅合金外延层和形成于氧化物膜上的硅合金的多晶硅层之间产生界面。此界面相对于膜生长方向的角度取决于衬底的结晶取向。
在另一个实施例中，Type 1选择性外延沉积所使用的硅源包括适当温度下的下列材料中的一种或者多种：硅、锗化硅(SiGe)、碳化硅(SiC)、硅化镍(NiSi)、硅化钛(TiSi2)、硅化钴(CoSi2)、卤化物如SiCl4、SiHCl3、SiHBr3和SiBr4。此外，如果存在氯化氢(HCl)、氯气(Cl2)，则SiH2Cl2、SiH4也可以用作硅源。
在另一个实施例中，硅和/或硅合金材料可以如上所述地被沉积，然后根据所希望的NMOS或者PMOS器件的特性，对硅和/或硅合金材料进行掺杂以形成结区域。例如，在硅和/或硅合金材料的沉积之后，可以诸如通过掺杂那些材料(如上面对于掺杂所描述的那样)，来对上述材料的一种或者两种进行掺杂，以形成P型阱105的P型材料和/或N型阱115的N型材料。
适用于应变衬底150的材料包括例如具有与电极不同的晶格间距的硅、锗化硅、掺杂锗化硅、碳化硅、硅碳、掺杂碳的硅，它们可以通过利用CVD、外延沉积和/或选择性沉积中的一种或者多种的操作进行沉积。因此，对于NMOS器件，适用于应变衬底150的材料具有比鳍形晶体管152的晶格间距小的晶格间距，并可以用来在沟道494和594中提供拉伸应变。
另一方面，对于PMOS器件，适用于应变衬底150的材料具有比鳍形晶体管152的晶格间距大的晶格间距，所述材料可以用来在沟道494和594中导致压缩应变。
上面描述了各种实施例。但是，在不偏离所要求保护主题的更宽的范围和精神的情况下，可以对其进行各种修改和变化，这将是很明显的。因此，说明书和附图将被认为是说明性的，而不是限制性的。

Claims (20)

1.一种装置，包括：
具有衬底表面的应变衬底；以及
位于所述衬底表面上的器件，所述器件包括器件主体，所述器件主体包括沟道和形成在所述器件主体的侧壁表面中的第一结区域和第二结区域；
其中，所述衬底中的与所述应变衬底表面平行方向上的压缩应变和拉伸应变之一使所述器件主体发生应变，所述器件主体中发生的所述应变为沿与所述衬底表面平行的方向且沿基本垂直于所述沟道中电流方向的方向的、与压缩应变和拉伸应变的所述之一相反类型的应变。
2.如权利要求1所述的装置，其中，所述器件主体处在由所述应变衬底的晶格间距所引起的应变之下。
3.如权利要求1所述的装置，其中，所述器件主体包含具有第一晶格间距的材料，所述第一晶格间距包含与所述应变衬底的第二晶格间距不同的晶格间距。
4.如权利要求1所述的装置，其中，所述沟道处在由所述应变衬底所引起的压缩应变之下，所述应变衬底具有第一晶格间距，所述第一晶格间距是大于所述沟道的第二晶格间距的晶格间距。
5.如权利要求1所述的装置，其中，所述沟道处在由所述应变衬底所引起的拉伸应变之下，所述应变衬底具有第一晶格间距，所述第一晶格间距是小于所述沟道的第二晶格间距的晶格间距。
6.如权利要求1所述的装置，其中，所述应变衬底包含选自由硅、锗化硅、碳化硅、硅化镍、硅化钛和硅化钴所组成的组中的材料。
7.如权利要求1所述的装置，所述器件还包括处于所述沟道上的栅极电介质和位于所述电介质的表面上的硅化物材料层，其中所述硅化物材料层包含硅化镍、硅化钛和硅化钴中的一种。
8.如权利要求1所述的装置，其中所述器件主体中的与压缩应变和拉伸应变的所述之一相反类型的应变在基本平行于所述沟道中电流的方向上使所述沟道发生应变，所述沟道中的所述应变为与压缩应变和拉伸应变的所述之一相似类型的应变。
9.如权利要求1所述的装置，其中所述衬底应变中的压缩应变和拉伸应变之一利用与所述压缩应变和拉伸应变之一相似类型的应变，在垂直于所述衬底表面且基本平行于所述沟道中的电流方向的方向上使所述器件主体发生应变。
10.如权利要求9所述的装置，其中所述压缩应变和拉伸应变之一是压缩应变，相似类型的应变是压缩应变，并且所述器件主体的高度根据泊松比而减小。
11.如权利要求9所述的装置，其中所述压缩应变和拉伸应变之一是拉伸应变，相似类型的应变是拉伸应变，并且所述器件主体的高度根据泊松比而增大。
12.一种装置，包括：
应变衬底；以及
位于所述衬底上的器件，所述器件包括栅电极和器件主体，所述器件主体包括邻近所述栅电极的、处于所述器件主体的侧壁表面中的第一结区域和第二结区域，其中所述应变衬底具有与所述器件主体的晶格间距不同的晶格间距，其中所述器件被调整为具有基本垂直于所述应变衬底的表面的电流。
13.如权利要求12所述的装置，其中，所述应变衬底包含大于所述器件主体的晶格间距的晶格间距，适用于在所述电流方向上施加压缩应变。
14.如权利要求12所述的装置，其中，所述应变衬底的晶格间距小于所述器件主体的晶格间距，适用于在所述电流方向上施加拉伸应变。
15.如权利要求12所述的装置，其中，所述应变衬底包含其晶格间距大于所述器件主体的所述晶格间距的锗化硅，适用于在所述电流方向上施加压缩应变。
16.如权利要求12所述的装置，其中所述应变衬底在所述电流的方向上使所述器件主体产生应变，所述器件主体中的所述应变与在所述衬底中的与所述应变衬底的表面平行的方向上的应变类型类似。
17.一种方法，包括：
在应变衬底表面上形成器件，所述器件包括：
栅电极；以及
器件主体，所述器件主体包括邻近所述栅电极的、处于所述器件主体的侧壁表面中的第一结区域和第二结区域，
其中，所述应变衬底的在与所述衬底表面平行方向上的应变导致所述器件主体中的在与所述衬底表面平行的第一方向上的相反类型的主应变和在第二方向上的相似类型的次应变，所述第二方向与所述衬底表面基本垂直；以及
使电流在基本平行于所述第二方向的方向上流动。
18.如权利要求17所述的方法，其中，所述主应变是拉伸应变，所述次应变是压缩应变。
19.如权利要求17所述的方法，其中所述主应变是压缩应变，所述次应变是拉伸应变。
20.如权利要求17所述的方法，其中根据泊松比，所述次应变引起所述器件主体的高度改变。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US20070262377A1 (en) * 2004-11-10 2007-11-15 Gil Asa Transistor Structure and Method of Manufacturing Thereof
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
DE102005051994B4 (de) * 2005-10-31 2011-12-01 Globalfoundries Inc. Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
KR100855977B1 (ko) * 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
DE112008002387B4 (de) 2007-09-07 2022-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung,
US20090206405A1 (en) * 2008-02-15 2009-08-20 Doyle Brian S Fin field effect transistor structures having two dielectric thicknesses
US8129749B2 (en) * 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
KR101394157B1 (ko) * 2008-04-08 2014-05-14 삼성전자주식회사 수직 필러 트랜지스터, 이를 포함하는 디램 소자, 수직필러 트랜지스터 형성 방법 및 반도체 박막 형성 방법.
US7800166B2 (en) * 2008-05-30 2010-09-21 Intel Corporation Recessed channel array transistor (RCAT) structures and method of formation
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
CN102379046B (zh) 2009-04-02 2015-06-17 台湾积体电路制造股份有限公司 从晶体材料的非极性平面形成的器件及其制作方法
US8440998B2 (en) 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
CN103378147B (zh) * 2012-04-13 2015-12-16 南亚科技股份有限公司 双垂直沟道晶体管
KR20150020848A (ko) 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 동작 전류가 개선된 수직 채널 pmos 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 pmos 트랜지스터의 제조방법
US9466671B2 (en) 2013-08-19 2016-10-11 SK Hynix Inc. Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same
US9564373B2 (en) 2015-02-27 2017-02-07 International Business Machines Corporation Forming a CMOS with dual strained channels
US9741853B2 (en) * 2015-10-29 2017-08-22 Globalfoundries Inc. Stress memorization techniques for transistor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114725A (en) * 1997-01-22 2000-09-05 International Business Machines Corporation Structure for folded architecture pillar memory cell
US6319799B1 (en) * 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
US20020079507A1 (en) * 2000-12-27 2002-06-27 Shim Kyu Hwan SiGe MODFET with a metal-oxide film and method for fabricating the same
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5385853A (en) * 1992-12-02 1995-01-31 International Business Machines Corporation Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET)
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5963800A (en) * 1995-06-16 1999-10-05 Interuniversitair Micro-Elektronica Centrum (Imec Vzw) CMOS integration process having vertical channel
JPH10178172A (ja) 1996-12-17 1998-06-30 Toshiba Corp 半導体装置及びその製造方法
US5714777A (en) * 1997-02-19 1998-02-03 International Business Machines Corporation Si/SiGe vertical junction field effect transistor
US6071784A (en) * 1997-08-29 2000-06-06 Advanced Micro Devices, Inc. Annealing of silicon oxynitride and silicon nitride films to eliminate high temperature charge loss
KR100292818B1 (ko) 1998-07-02 2001-11-05 윤종용 모오스트랜지스터제조방법
DE60040812D1 (de) * 1999-03-15 2008-12-24 Matsushita Electric Ind Co Ltd Herstellungsverfahren für einen Bipolar-Transistor und ein MISFET Halbleiter Bauelement
US6346732B1 (en) 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
US6392271B1 (en) * 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
TW451423B (en) 2000-02-01 2001-08-21 Ind Tech Res Inst Latch-up structure for improving CMOS processing using latch-up ion implantation and the manufacturing method thereof
JP2002057329A (ja) * 2000-08-09 2002-02-22 Toshiba Corp 縦型電界効果トランジスタ及びその製造方法
US6445016B1 (en) * 2001-02-28 2002-09-03 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) transistor having partial hetero source/drain junctions fabricated with high energy germanium implantation
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US20020167048A1 (en) * 2001-05-14 2002-11-14 Tweet Douglas J. Enhanced mobility NMOS and PMOS transistors using strained Si/SiGe layers on silicon-on-insulator substrates
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114725A (en) * 1997-01-22 2000-09-05 International Business Machines Corporation Structure for folded architecture pillar memory cell
US6319799B1 (en) * 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US20020079507A1 (en) * 2000-12-27 2002-06-27 Shim Kyu Hwan SiGe MODFET with a metal-oxide film and method for fabricating the same
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Transactions on electron devices,Celisa K. Date,James D. Plummer,2684.2689,Suppression of the floating.body effect using SiGe layers inVertical surrounding.gate MOSFETs. 2001 *

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