TWI249852B - Double-gate transistor with enhanced carrier mobility - Google Patents
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1249852 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係相關於電路裝置及電路裝置的製造方法和糸± 構。 【先前技術】 在基底上的電路裝置(如、半導體(如、矽)基底上 的積體電路(1C )電晶體、電阻器、電容器等)之增加性 能通常是設計 '製造、及操作那些裝置時所考慮的主要因 素。例如’在設計及製造或形成諸如用於互補金氧半導體 (CMOS )中那些等金屬氧化半導體(MOS )電晶體半導 體裝置時,通常希望增加N型MOS裝置(NMOS)通道 中電子的移動並且增加P型MOS裝置(PMOS)通道中正 電荷電洞的移動。 U. S.專利戚碼6,335,233揭不被植入半導體基底以形 成閘極電極形成在其上的阱區之第一導電雜質離子。第一 不導電雜質被植入閘極電極兩側上的阱區以控制基底內的 缺陷並且形成第一沈澱物區到第一深度。第二導電雜質離 子被植入閘極電極兩側上的阱區,使得源極/吸極區被形 成到第二深度,第二深度比第一深度淺。第二不導電雜質 被植入源極/吸極區,以便控制基底內的缺陷並且形成第 二沈澱物區。 U. S.專利號碼653 6 5,4 7 2揭示包括微量摻雜吸極( LDD )結構MOS電晶體的半導體裝置,其中由於在閘極 1249852 (2) 電極的側牆邊緣之離子植入所形成的缺陷被抑制。爲了執 行形成Μ 0 S電晶體的源極及吸極區之離子植入,使用被 設置於閘極電極當作掩模的第一及第二側牆植入雜質離子 ’然後在去除接近ί爹雜有局濃度雜質離子的源極和吸極區 之第二側牆之後執行雜質活化的熱處理。藉由在熱處理之 前去除第二側牆’減少施加到非結晶狀態中的高濃度雜質 摻雜區之邊緣的應力。 U · S ·專利號碼6 5 3 9 5,6 2 1揭示非結晶矽或聚矽被澱積 在半導體基底上之處理。然後,使用低溫固相生長方法以 只在半導體基底的露出部位選擇性將非結晶矽或聚矽形成 單一結晶石夕。 u· S·專利號碼6,455,364揭示半導體裝置的製造方法 ,其中第一傳導性型的集極層被形成在被裝置絕緣所夾置 的半導體基底之區域。集極開口被形成穿過澱積在半導體 基底上的第一絕緣層,使得集極開口的範圍覆蓋集極層及 部分裝置絕緣。當作外部基座之第二傳導性型的半導體層 被形成在位於集極開口內部的一部分半導體基底上,而當 作外部基座之相同傳導性型的防漏層被形成在半導體基底 中 〇 U. S.專利號碼6,455,871揭示使用金屬氧化薄膜製造 Si Ge裝置之方法。其揭示有藉由低溫處理在矽基底上生 長砂緩衝層及S i G e緩衝層,使得由於施加到始於砂基底 的外延層之晶格常數的失配所導致的缺陷被限制在由低溫 處理所形成的緩衝層中。 -6 - 1249852 (3) U · S .專利號碼6,4 6 5,2 8 3揭示使用鎖上植入的結構和 製造方法以改良C Μ 0 S電路中的鎖上免除性。 U · S .專利申請案公佈號碼2 〇 〇 2 / 0 1 4 0 0 3 1揭不絕緣體 上的應變矽(so I )結構和其製造方法,其中應變矽層直 接位在絕緣體層上,與習知應變矽層直接位在應變感應( 如、S i Ge )層上的需求相反。該方法通常必須形成矽層在 應變感應層,多以便形成多層結構,其中應變感應層具有 與矽不同的晶格常數,使得具有應變矽層的晶格失配產生 應變矽層。然後,多層結構被黏接到基底,使得絕緣層位 在應變矽層與基底之間,也使得應變矽層直接接觸絕緣層 。然後,去除應變感應層以露出應變矽層的表面並且產生 應變矽在絕緣體上的結構,該結構包含基底、基底上的絕 緣層、及絕緣層上的應變矽層。 【實施方式】 圖1的”A”圖示具有大晶格常數的塊狀材料1〇2及具 有的晶格常數比塊狀材料1 0 2小之小型材料1 〇 4。小型材 料104具有第一尺寸L1 1〇8、第二尺寸L2 1〇6、及第三 尺寸L 3 1 1 0。 在一實施例中,塊狀材料102是具有50%矽及5〇%鍺 的鍺化矽(Side),及小型材料1〇4是矽(si),其中塊 狀材料!02 0勺晶格常數比小型材料1〇4的曰曰曰格常數大2% 1249852 (4) 圖1的”B”圖示塊狀材料102、及已經接觸或 材料102黏接的小型材料ι〇5。小型材料1〇5的小 數已被塊狀材料1 0 2的較大晶格常數應變。距離 已被應變(延長)成距離L5 116,距離L3 1]0已 成距離L6 120。此外,由於小型材料1〇5的p〇iss 所以距離L 1 1 〇 8已被壓縮成距離L 4丨丨8。(小 1 〇5的外觀已被放大以便顯示應變的效果。) 在一實施例中,塊狀材料1 〇 2是具有5 〇 % s i Ge的SiGe,而小型材料1〇5是Si,距離l5 116 L2 106大2%,距離L6 120比距離L3 n〇大2%。 型材料105的P〇isson比是〇17,則距離L4 118 離 Ll 1 〇8 小 0.3 4%。 例如,可在NM0S電晶體通道區可使用應變小 1〇5,電子可流動在X 130方向,或γ 132方向, 應變的小型材料1〇4比較,在χ 13〇或γ 132方向 小型材料105中可增加電子流。另外,例如,可在 電晶體通道區可使用應變小型材料丨〇5以增加ζ方 的電洞流,因爲Ζ方向134已自距離L1 1〇8被應 小距離L 4 1 1 8。 現在參照圖2的” A”,圖示有具有小晶格常數 材料602及具有的晶格常數比塊狀材料6〇2大之小 604。小型材料6〇4具有第—尺寸u 6〇8、第二尸 606、及第三尺寸L3 610。 在一實施例中,小型材料6 0 4 與塊狀 晶格常 L2 1 06 被應變 on比, 型材料 及5 0% 比距離 假設小 將比距 型材料 與未被 的應變 PMOS .向 13 4 變成較 的塊狀 型材料 3寸L2 是具有5 0 % S i及5 0 % 1249852 (5) 鍺的SiGe ’而塊狀材料6〇2是矽、其中小型材料Μ*的 晶格常數比塊狀材料6 0 2大2 %。 現在參照圖2的”B,,,塊狀材料6〇2與應變小型材料 605被圖示在-起。應變小型材料6〇5被應變,因爲塊狀 材料602的晶格常數比未應變小型材料6〇4(在,,△”中) 小。距離L2 606被減少成距離L5 616,距離L3 61〇被減
少成距離L6 620、及距離L1 6〇8被增加成距離U HU 就具有正P 0 i s S ο η比的材料而言)。 在一實施例中,小型應變材料605是具有5〇% si及 5〇=〜的SlGe ’而塊狀材料602是Si,距離L5 616比 距離 L2 606 /」、2 % j SB T z: c ^ f\ II nt— 距離L6 620比距離[3 610小2%, 及就具有〇·17的P〇iSS〇n比之砂而言,距離L4 618比距 離 L1 608 大 0.34%。 例如,可使用應變小型材料6〇5當作pM〇s電晶體中 的通道區,與未應變小型材料⑹4比較,其在χ方向63〇 用 方向6 3 2具有增加的電洞流。另外,可使用應變小 料田作NMOS電曰曰體中的通道區,與未應變小型材料 比較,其在Ζ方向6 3 4具有增加的電子流。 5圖3圖示塊狀材料202及小型材料2〇4。底部圖解 、”軸,具有X軸2 3 0、y軸24〇、及ζ軸25〇。塊狀材 乂 j02具有X晶格間隔d2 2〇8及ζ晶格間隔& 214,而 &材料2〇4具有X晶格間隔di 2〇6及z晶格間隔心 212°如圖示,塊狀材料202的乂晶格間隔^ 2〇8及z晶 ,,隔d 5 2 1 4大於小型材料2 04的X晶格間隔d 1 2 〇 6及 1249852 (6) z晶格間隔d 4 2 ] 2。 現在參照圖4,例如藉由外延生長、黏接、熱處理等 ,小型材料204已接觸塊狀材料2〇2,使得小型材料2〇4 的晶格本身已配對到塊狀材料2 〇 2的晶格。如圖示,X晶 格間隔d2 2 0 8大體上保持相同或稍微減少,而χ晶格間 隔d】2 0 6已增加成x晶格間隔d 3 2丨0 (見圖3 )。 相反地’ z晶格間隔屯2丨4大體上保持相同,而z晶 格間隔d4 2 1 2已減少成z晶格間隔^ 2 1 6 (見圖3 )。( 需注思追些圖式係按比例畫出,並且只用於圖解說明)。 如圖3及4所示’ d2 20 8大體上保持相同,而χ晶格 間隔ch 206已自圖3的d】206增加到圖4的d3 210。 位在小型材料2 0 4的晶格上之χ方向的應變可由下列 方程式加以表示: r, dj — d' = —~~~LX100% d\ 如圖3及4所示,在圖3及4中ds 214大體上保持 相同’而小型材料2〇4的z晶格間隔已自圖3的d4 21 2 減少成圖4的d6 216。 位在小型材料2 04的晶格上之z方向的應變可由下列 方程式加以表示: E^~d^^100%
UA 小型材料2〇4的p〇iss〇n比等於#
Ex 在一貫施例中,在X及/或Z方向的應變小於大約 -10- 1249852 (7) 1 Ο %。在另_ 5 %。在另一 2%。在另一 1 %。 在一實 是具有比矽 。在一實施 2 0 6大於大^ 狀材料202 在另一 鍺、砷、銦 之矽(S i ): 寸,需要調 比較,摻雜 在另一 /或z方向_ 狀材料在X 隔,大約是 現在參 。也圖示有 型材料304 。塊狀材料 3 1 4。如圖: 於塊狀材料 -貫施例中,在X及/或z方向的應變小於大約 貫施例中,在X及/或z方向的應變小於大約 貫施例中,在X及/或z方向的應變小於大約 施例中,小型材料2〇4是矽,及塊狀材料2〇 2 大約大0.5¾及10%之間的χ晶格間隔d2 2〇8 例中,若X晶格間隔d, 20 8比晶格間隔d】 句1 0 %,則當如圖4所示小型材料2 〇 4接觸塊 3寸’小型材料2 0 4可能會有明顯的位錯。 實施例中,塊狀材料202可由摻雜有鋁、鎵、 、錫、銻、鉈、鉛、及/或鉍的其中一或多個 製成。比較各種摻雜劑,爲了補償矽的相對尺 整摻雜劑量。例如,由於尺寸差異,與少量鉍 石夕需要大量鋁,以便達成相同的晶格間隔。 實施例中,如圖3所示的小型材料2〇4在χ及 r有大約〇 · 5及大約〇. 6 nm的晶格間隔,及塊 及/或z方向具有比小型材料2〇4大的晶格間 0.51 到 0.61nm〇 照圖5,圖解有小型材料3〇4及塊狀材料3〇2 xyZ 軸,X 軸 330、y 軸 34〇、及 2軸 35〇。小 具有χ晶格間隔d! 306及z晶格間隔心3 1 2 3〇2具有χ晶格間隔3〇8及z晶格間隔& ;所示,小型材料3 04的x晶格間隔d] 3〇6大 3 02的χ晶格間隔d2 3〇8。 -11 - 1249852 (8) 土參照圖 評丨刑封 丨’斗3〇4已接觸塊狀材料3〇2, 使得小型材料3〇4的晶格逛 ^ π 一塊狀材枓3 02的晶格成一直線 。自圖5到圖6,塊狀材料的 — J Χ日日格間隔d2 3 0 8及ζ晶格 間隔L 314大體上保持相同,而小型材料3。…晶格 間fe已自圖^ d, 3 06減少成圖“勺心η。,及小型材 請的z晶格間隔已自圖5的d4 3】2增加成圖“勺〜 3 16° 在-實施例中,小型材料3〇4是具有大約ι〇%到大約 60%的Ge之SiGe,而塊狀材料3〇2是χ及域z晶格間隔 小於小型材料的x及/或z晶格間隔之材料,如、矽。 在另一貫施例中,適當的塊狀材料3 〇 2材料包括摻雜 有棚、碳、氮、及/或磷的其中一或多個之矽。如上述, 爲了獲得塊狀材料3 02的指定晶格間隔,考慮到它們的相 對尺寸’需要的硼比磷少。 在一實施例中,自圖5到圖6的X方向中小型材料 3 04所經受的應變可由下列方程式加以表示:
Ex 在另一實施例中,自圖5到圖6的z方向中小型材料 3 0 4所經受的應變可由下列方程式加以表示: d. -12 - 1249852 ⑼ 在-實施例中,x力向及/或z方向的應變小於大約 10%。在另-實施例中,x方向及/或Z方向的應變小於大 約5%。在另一實施例中,χ方向及/或z方向的應變小於 大約2%。在另—實施例中,χ方向及/或z方向的應變小 於大約1 %。 在貫施例中,若X方向及/或z方向的應變大於大 約1 〇 /〇,則g裟置本體3 0 4接觸應變層3 〇 2時,在裝置本 體3 04中會有明顯的位錯。 在另一實施例中,裝置本體3〇4具有大約0.5 nm及 0.6 nm之間的晶格間隔,及應變層3〇2具有在大約〇 49 nm及大約〇 . 5 9 nm之間的較小晶格間隔。 在一貫施例中,小型材料2〇4及/或3 04的厚度及/或 質星大體上小於塊狀材料202及/或302。在另一實施例中 ’塊狀材料202及/或3 02的厚度及/或質量大約有小型材 料2 04及/或3 04的十倍大。 圖7爲半導體裝置的橫剖面圖。裝置1〇〇包括具有自 此延伸的雙閘極翼狀電晶體i 5 2之應變基底丨5 〇。翼狀電 晶體1 5 2包括p型阱丨〇 5。例如藉由導入諸如硼及/或銦 等摻雜劑到翼狀電晶體1 5 2的本體1 5 4內形成P型阱1 0 5 。第一閘極介電120及第一閘極電極130被形成在本體 154的第一表面136上。 第二閘極介電22 0及第二閘極電極2 3 0被形成在本體 1 5 4的第二表面2 3 6上。在一實施例中,閘極介電是被生 長或澱積的二氧化矽(Si 02 )。在另一實施例中,閘極介 -13- (10) 1249852 電可以是澱積的高K介電,如、Zr〇2或Hf〇2。可例如藉 由閘極介電1 2 0及2 2 0上的澱積(如、化學汽相澱積( CVD ))形成閘極電極130及23 0。閘極電極130及230 每一個都可被澱積到厚度例如大約150到大約2 000A。因 此,閘極電極130及230的厚度每一個都可被安排並且可 依據裝置性能的整合問題加以選擇。典型上,閘極電極材 料可被澱積當作敷層,然後被圖型化成各自閘極電極,然 後被摻雜以形成N型或P型材料。在一實施例中,閘極 電極130及230可以是N型。 諸如NMOS接合等接合區203及303也被圖示,其可 藉由接合植入(如、爲N行接合區植入諸如有砷、磷、 及/或銻等)並且可包括額外的對應型尖端植入。在一實 施例中,可藉由摻雜部分P型阱1 〇 5形成那些接合區以形 成接合區203及303。典型上,爲了形成NMOS電晶體, 諸如砷等摻雜劑被植入閘極電極1 3 0及2 3 0與接合區2 0 3 及303。例如,圖7圖解的通道494及594是NMOS通道 。在一實施例中,藉由將通道494及594處於抗拉應變中 以增加通道4 9 4及5 9 4的性能。 在另一實施例中,藉由具有比本體1 5 4小的晶格間隔 之應變基底150,通道494及594處於抗拉應變中。在一 實施例中,本體154是砂或SiGe’及適當的應變基底材 料包括摻雜有硼、碳、氮、及/或磷的其中一或多個之砂 。若應變基底1 5 0具有比本體1 5 4小的晶格間隔’則本體 ]54將在X及y方向中壓縮地應變,及由於砂的Poisson -14- 1249852 (11) 比將在Z方向中抗拉應變。因此,電流將在實際上垂直於 主要應變平面之次要應變方向中流經通道4 9 4及5 9 4。 在另一實施例中,圖7圖解具有可藉由壓縮通道4 94 及594增加性能的PMOS通道494及594之PMOS裝置。 若應變基底1 5 0具有比本體1 5 4大的晶格間隔,則通道 494及5 94可成壓縮狀態。在一實施例中,本體154由矽 製成,適當的應變基底材料包括摻雜有鋁、鎵、鍺 '砷、 銦、錫、銻、鉈、鉛、及/或鉍的其中一或多個之矽。在 一實施例中,若應變基底1 5 0具有大於本體1 5 4的晶格間 隔,則本體將在X及y方向中抗拉應變,及由於P 〇 i s s ο η 比將在ζ方向中壓縮地應變。因此,電流將在實際上垂直 於主要應變平面之次要應變方向中流經通道494及5 94。 在一實施例中,應變基底1 50包含鍺化矽(SiGe )( 例如、大約20%到大約60 %鍺)及本體154包含矽。在另 一實施例中,應變基底1 5 0包含摻雜碳的矽及本體1 5 4包 含砂。 在另一實施例中,應變基底1 5 0包含具有第一晶格間 隔的第一材料,及本體i 54包含具有第二晶格間隔的第二 材料’其中第一晶格間隔大於第二晶格間隔。在一實施例 中’第一晶格間隔是在大於第二晶格間隔的大約〇 . 2 %及 大約2 %之間。 在另一實施例中,應變基底1 5 0包含具有第一晶格間 隔的第一材料,及本體〗5 4包含具有第二晶格間隔的第二 材料,其中第一晶格間隔大於第二晶格間隔。在一實施例 -15- 1249852 (12) 中,第一晶格間隔是在大於第二晶格間隔的大約〇 . 2 %及 大約2 %之間。 在另一實施例中,可用於塊狀材料2 0 2及/或3 0 2、小 型材料204及/或304、電極130及/或230、本體154、及 /或應變基底1 5 0的適當材料包括下列的一或多個:砂( Si )、鍺化矽(SiGe )、碳化矽(SiC )、摻雜碳的矽、 矽化鎳(NiSi )、矽化鈦(TiSi2 )、矽化鈷(c〇Si2 ), 並且可以隨意摻雜有硼、銦、及/或鋁其中一或多個。 在另一實施例中,可藉由選擇性源積、CVD源積、 及/或外延激積加以形成或源積電極1 3 0及/或2 3 0。例如 ,單晶體半導體的外延層可形成在單晶體基底上,其中外 延層具有與基底材料相同的結晶特性,但摻雜劑的種類及 濃度不同。在另一實施例中,可藉由選擇性CVD澱積形 成電極1 3 0及/或2 3 0 ’並且可以包括具有與澱積結構的材 料相同結晶結構(如、諸如1 〇 〇,1 1 0等類似或相同等級 的結晶等級)之單晶體矽合金的外延澱積。 適當的形成或生長矽或矽合金材料處理包括汽相( VPE )、液相(LPE )、或固相(SPE )區段的矽處理。例 如,一可應用到矽的 VPE之此種CVD處理包括:(1 ) 運送反應物到基底表面;(2 )反應物被吸收在基底表面 上;(3 )在表面上的化學反應使得形成薄膜及反應產物 ·, ( 4 )反應產物離開該表面不被吸收;(5 )自表面將反 應產物運走。 此外’矽及矽合金的適當形成包含已在型i選擇性外 -16- 1249852 (13) 延澱積的技術中所知之選擇性外延澱積、形成、或生長。 使用型1澱積,矽合金澱積將只出現在氧化薄膜的開口內 之裸的砂基底上’若有的話,也是極少量生長在氧化物上 〇 適當的選擇性外延形成也包括澱積的選擇性並非最重 要之型2外延澱積。使用型2澱積,矽合金的形成及生長 發生在裸的矽基底上,與氧化薄膜上,如此,當進行此型 澱積時,形成在裸矽基底上的矽合金之外延層與形成在氧 化薄膜上的矽合金之聚矽層之間的介面被產生。此介面與 薄膜生長方向的角度視基底的結晶取向而定。 在另一實施例中,型1選擇性外延澱積所使用的矽源 包括下列的一或多個:在適當溫度中的矽、鍺化矽(S i G e )、碳化矽(SiC )、矽化鎳(NiSi )、矽化鈦(TiSi2 ) 、矽化鈷(CoSi2),鹵化物、siCl4、SiHCL3、SiHBr3、 及SiBr4。另外,若氯化氫(HC1 )、氯(Cl2 )出現,則 可使用SiH2Cl2、SiH4當作矽源。 在另一實施例中,如上述,矽及/或矽合金材料可被 澱積,然後根據想要的N Μ 0 S或P Μ 0 S裝置之特性加以摻 雜以形成接合區。例如,在澱積矽及/或矽合金材料之後 ,如上述有關摻雜以形成Ρ型阱1 0 5的Ρ型材料及/或ν 型阱1 1 5的Ν型材料,這些材料的一或二者可藉由摻雜 那些材料加以摻雜。 適當的應變基底1 0 5材料例如包括砂、鍺化砂、摻雜 矽的鍺、碳化矽、矽碳、具有不同於電極的晶格間隔之摻 -17- 1249852 (14) 雜碳的矽,並且可藉由使用CVD、外延澱積 '及/或選擇 性澱積的其中一或多個之操作加以澱積。如此,就NMO S 裝置而言’適當應變基底1 〇 5材料的晶格間隔小於翼狀電 晶體1 5 2的晶格間隔,並且可用於在通道4 9 4及5 9 4中提 供抗拉應變。
另一方面,就PMOS裝置而言,適當應變基底1〇5材 料的晶格間隔大於翼狀電晶體1 5 2的晶格間隔,並且可用 於在通道494及594產生壓縮應變。 上述各種實施例。然而,在不違背申請專利範圍的主 題之廣義精神及範圍之下可做各種修正及變化。因此,各 種規格及圖式應只視作圖解說明而非限制。 【圖式簡單說明】 自下面詳細說明、附錄於後的申請專利範圍、及附圖
將更#全面暸解本發明的各種特徵、觀點、及優點。附圖 中: Η 1爲一 ηβ分塊狀材料及一部分小型材料圖; 圖2爲一部分塊狀材料及一部分小型材料圖; 圖3爲小型晶格間隔小型材料及塊狀材料圖; 圖4爲小型晶格間隔小型材料及塊狀材料圖; 圖5爲大晶格間隔小型材料及塊狀材料圖; 圖6爲大晶格間隔小型材料及塊狀材料圖; 圖7爲型II雙閘極裝置圖。 -18- 1249852 (15) 主要元件 對 昭 J \ \\ 表 1 00 裝 置 1 02 塊 狀 材 料 1 04 小 型 材 料 105 小 型 材 料 1 05 P 型 阱 106 第 二 尺 寸 L2 108 第 一 尺 寸 L1 110 第 三 尺 寸 L3 116 距 離 L5 118 距 離 L4 120 距 離 L6 1 20 第 一 閘 極 介電 13 0 X 方 向 130 第 一 閘 極 電極 1 3 2 Y 方 向 134 Z 方 向 1 36 第 — 表 面 1 50 應 變 基 底 1 52 雙 閘 極 翼 狀電晶體 154 本 體 202 塊 狀 材 料 203 接 合 區 204 小 型 材 料 1249852 (16) 206 x晶格間隔 d] 208 X晶格間隔 d2 2 10 X晶格間隔 d3 2 12 z晶格間隔 d4 2 14 z晶格間隔 d5 2 16 Z晶格間隔 d6 220 第二閘極介電 23 0 X軸 23 0 第二閘極電極 236 第二表面 240 y軸 250 z軸 302 塊狀材料 3 02 應變層 303 接合區 3 04 小型材料 3 04 裝置本體 306 X晶格間隔 d] 308 X晶格間隔 d2 3 10 X晶格間隔 d 3 3 12 Z晶格間隔 d4 3 14 z晶格間隔 d5 3 16 z晶格間隔 d6 3 3 0 X軸 -20 1249852 (17) 3 4 0 y 軸 3 5 0 z 軸 494 通道 5 94 通道 602 塊狀材料 604 未應變的小型材料 60 5 應變小型材料 606 第二尺寸L2 60 8 第一尺寸L1 610 第三尺寸L 3 616 距離L 5 618 距離L 4 620 距離L 6 63 0 X方向 63 2 Y方向 63 4 Z方向
Claims (1)
12哪 52 ! I,〜 (1) 一一 拾、申請專利範圍 附件4Α : 第92 1 36429號專利申請案 中文申請專利範圍替換本 民國94年6月21日修正 1. 一種半導體裝置,包含: 具有一基底表面的一應變基底;
在該基底表面上的一構件,其包括一通道; 其中該應變基底中平行於該基底表面之方向的壓縮應 變與抗拉應變二者之一對該構件施加應變,以使該構件具 有該壓縮應變與抗拉應變之另一應變,其平行於該基底表 面且垂直於該通道中電流之方向。 2 .根據申請專利範圍第1項之半導體裝置,其中該構 件在應變基底的晶格間隔所產生的應變狀態下。
3 ·根據申請專利範圍第1項之半導體裝置,其中該構 件包含具有第一晶格間隔的材料,該第一晶格間隔不同於 應變基底的第二晶格間隔。 4·根據申請專利範圍第3項之半導體裝置,其中該通 道在具有該第二晶格間隔大於通道的該第一晶格間隔之應 變基底所產生的壓縮應變狀態下。 5 ·根據申請專利範圍第3項之半導體裝置,其中該通 道在具有該第二晶格間隔小於通道的該第一晶格間隔之應 變基底所產生的抗拉應變狀態下。 6 ·根據申請專利範圍第1項之半導體裝置,其中應變 1249852 ' (2) 基底的材料包含選自矽(s i )、鍺化矽(S i y _ x G e x )、碳 化矽(Siy-xCx )、矽化鎳(Ni Si )、矽化鈦(TiSi2 )、及 矽化鈷(c 0 s i 2 )。 7 .根據申請專利範圍第1項之半導體裝置,其中該構 件另外包含閘極電極及在閘極電極表面上的一層矽化物材 料,其中該層矽化物材料包含矽化鎳(Ni S i )、矽化鈦( TiSi2)、及矽化鈷(CoSi2)其中之一。
8 .根據申請專利範圍第7項之半導體裝置,另外包含 一層保角蝕刻停止材料在該層矽化物材料上,其中該層蝕 刻停止材料包含二氧化矽(Si02 )、磷矽酸鹽玻璃(PSG ,摻雜磷的Si02)、氮化矽(Si3N4)、及碳化矽(SiC)
9. 根據申請專利範圍第8項之半導體裝置,另外包含 一層介電材料在該層保角蝕刻停止材料上,其中該層介電 材料包含摻雜碳的二氧化物(CDO )、立方晶氮化硼( CBN )、二氧化矽(Si02 )、磷矽酸鹽玻璃(PSG )、氮 化矽(Si3N4 )、氟素矽酸鹽玻璃(FSG )、及碳化矽( SiC )。 10. —種半導體裝置,包含: 一應變基底; 在該基底上的一構件,包括閘極電極、及鄰近閘極電 極的第一接合區及第二接合區·,及 應變基底的晶格間隔不同於該構件的晶格間隔,其中 δ亥構件具有垂直於應變基底表面的電流。 1249852 L' . (3) 1 1.根據申請專利範圍第1 〇項之半導體裝置,其中應 變基底的晶格間隔大於該構件的晶格間隔,用於在電流方 向給予壓縮應變。 12.根據申請專利範圍第10項之半導體裝置,其中應 變基底的晶格間隔小於該構件的晶格間隔,用於在電流方 向給予抗拉應變。
1 3 ·根據申請專利範圍第1 0項之半導體裝置,其中應 變基底包含晶格間隔大於該構件的晶格間隔之鍺化砂,用 於在電流方向給予壓縮應變。 14· 一種製造半導體裝置之方法,包含: 在一應變基底表面上形成一構件,該構件包括: 一閘極電極; 鄰近該閘極電極第一接合區及第二接合區;及
其中該應變基底中平行於該基底表面之方向的一應變 在該構件中平行於該基底表面的第一方向產生第一應變且 該第一應變爲相對的主要應變,以及在垂直於該基底表面 的第二方向產生第二應變且該第二應變爲相似的次要應變 :及 在平行於第二方向的方向流動電流。 1 5 .根據申請專利範圍第1 4項之方法,其中第一應變 是抗拉及第二應變是壓縮。 16·根據申請專利範圍第14項之方法,其中第一應變 是壓縮及第二應變是抗拉。 17·根據申請專利範圍第1項之半導體裝置,其中該 1249852 (4) 應變基底中該壓縮應變與抗拉應變二者之一對該構件施加 應變,以使該構件具有相似於該壓縮應變與抗拉應變二者 之一的一應變,其垂直於該基底表面且平行於該通道中電 流之方向。 1 8 ·根據申請專利範圍第1 7項之半導體裝置,其中該 壓縮應變與抗拉應變二者之一爲一壓縮應變,該相似應變 爲一壓縮應變,且該構件的高度根據P 〇 i s s 〇 n比而減低。
19.根據申請專利範圍第17項之半導體裝置,其中該 壓縮應變與抗拉應變二者之一爲一抗拉應變,該相似應變 爲一'抗拉應變’且該構件的局度根據Ρ 〇 i s s ο η比而增加。
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