KR20060021386A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims description 90
- 229910052710 silicon Inorganic materials 0.000 claims description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 16
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910019001 CoSi Inorganic materials 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910008484 TiSi Inorganic materials 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 239000005360 phosphosilicate glass Substances 0.000 claims 3
- 229910052582 BN Inorganic materials 0.000 claims 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 229910021334 nickel silicide Inorganic materials 0.000 claims 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 claims 1
- 239000005368 silicate glass Substances 0.000 claims 1
- 150000004760 silicates Chemical class 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 239000013590 bulk material Substances 0.000 description 35
- 238000000151 deposition Methods 0.000 description 19
- 230000008021 deposition Effects 0.000 description 19
- 229910000676 Si alloy Inorganic materials 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000012010 growth Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 239000000376 reactant Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 229910052797 bismuth Inorganic materials 0.000 description 3
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 229910003691 SiBr Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 150000002366 halogen compounds Chemical class 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/1025—Channel region of field-effect devices
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- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Engineering & Computer Science (AREA)
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Abstract
변형 기판(150)과, 기판상의, 채널(594, 494)을 포함하는 디바이스를 포함하되, 변형 기판은 채널에서의 전류 흐름 방향에 실질적으로 수직인 방향으로 디바이스를 변형시키는 장치가 개시된다.
Description
본 발명은 회로 디바이스와, 회로 디바이스의 제조 및 구조에 관한 것이다.
기판상의 회로 디바이스(예를 들면, 반도체(예를 들면, 실리콘) 기판상의 집적 회로(IC) 트랜지스터, 저항기, 캐패시터 등)의 증가된 성능은, 그러한 디바이스의 설계, 제조 및 동작 동안의 주된 고려 요소이다. 예를 들어, CMOS(complementary metal oxide semiconductor)에서 이용되는 것과 같은 MOS(metal oxide semiconductor) 트랜지스터 반도체 디바이스의 설계 및 제조 또는 형성 동안, N 타입 MOS 디바이스(NMOS) 채널에서의 전자 이동을 증가시키고, P 타입 MOS 디바이스(PMOS) 채널에서의 양전하 홀의 이동을 증가시킬 것이 때때로 요망된다.
미국 특허 제 6,335,233 호는 게이트 전극이 형성되는 웰 영역을 형성하기 위해 반도체 기판내로 주입되는 제 1 도전성 불순물 이온을 개시하고 있다. 제 1 비도전성 불순물이, 게이트 전극의 두 측면상에서 웰 영역내로 주입되어, 그곳에서 의 기판 결함을 제어하고, 제 1 침전 영역을 제 1 깊이로 형성한다. 제 2 도전성 불순물 이온이 게이트 전극의 두 측면상에서 웰 영역내로 주입되어, 소스/드레인 영역이, 제 1 깊이보다 상대적으로 얕은 제 2 깊이로 형성되도록 한다. 제 2 비도전성 불순물이 소스/드레인 영역내로 주입되어, 그곳에서의 기판 결함을 제어하고, 제 2 침전 영역을 형성한다.
미국 특허 제 6,365,472 호는 게이트 전극의 측벽 에지에서의 이온 주입으로 인한 결함의 형성이 억제되는 LDD(lightly doped drain) 구조 MOS 트랜지스터를 포함하는 반도체 디바이스를 개시하고 있다. MOS 트랜지스터의 소스 및 드레인 영역을 형성하도록 이온 주입을 수행하기 위해, 게이트 전극에 대해 마스크로서 제공된 제 1 및 제 2 측벽을 이용하여 불순물 이온이 주입되고, 그 다음, 고농도 불순물 이온으로 도핑된 소스 및 드레인 영역 근처의 제 2 측벽을 제거한 후에, 불순물 활성화를 위한 열 처리가 수행된다. 열 처리 이전에 제 2 측벽을 제거함으로써, 비결정 상태에서 고농도 불순물 도핑 영역의 에지에 인가된 응력이 감소된다.
미국 특허 제 6,395,621 호는 비결정 실리콘 또는 폴리실리콘이 반도체 기판상에 증착되는 처리를 개시한다. 그 후, 저온 고체 상태 성장 방법을 이용하여, 비결정 실리콘 또는 폴리실리콘을, 반도체 기판의 노출된 부분상에서만, 단결정 실리콘내로 선택적으로 형성한다.
미국 특허 제 6,455,364 호는 반도체 디바이스를 제조하는 방법을 개시하고 있으며, 여기서, 디바이스 분리부에 의해 사이에 위치된 반도체 기판의 영역에 제 1 도전성 타입의 콜렉터층이 형성된다. 반도체 기판상에 증착된 제 1 절연층을 통 해 콜렉터 개구가 형성되어, 콜렉터 개구의 범위가 콜렉터층 및 디바이스 분리부의 부분을 커버하도록 한다. 외부 베이스로서의 제 2 도전성 타입의 반도체층이, 콜렉터 개구 내부에 위치된 반도체 기판의 일부분상에 형성되고, 외부 베이스로서의 동일 도전성 타입의 접합 누설 방지층이, 반도체 기판에 형성된다.
미국 특허 제 6,455,871 호는 금속 산화물막을 이용하여 SiGe를 제조하는 방법을 개시한다. 저온 프로세스에 의해 실리콘 기판상에 실리콘 버퍼층 및 SiGe 버퍼층을 성장시켜, 실리콘 기판으로부터 에피텍셜층에 적용되는 격자 상수의 미스매칭으로 인해 초래된 결함이, 저온 프로세스에 의해 형성된 층형 버퍼에서 한정되도록 한다.
미국 특허 제 6,465,283 호는 CMOS 회로에서의 래치업 면역성(latch-up immunity)을 향상시키기 위해, 래치업 주입을 이용한 구조 및 제조 방법을 개시한다.
미국 특허 출원 공개 제 2002/0140031 호는 변형된 SOI(silicon on insulator) 구조 및 그것을 제조하는 방법을 개시하고 있으며, 변형된 실리콘층은, 변형된 Si 층이 변형-유도(예를 들면, SiGe)층상에 직접 위치되도록 하는 종래의 요건과는 반대로, 절연체층상에 직접 위치된다. 일반적으로, 그러한 방법은 변형-유도층상에 실리콘층을 형성하여, 다층 구조를 형성할 것을 필요로 하며, 변형-유도층은 실리콘과는 상이한 격자 상수를 가져서, 변형-유도층과의 격자 미스매칭의 결과로서, 실리콘층이 변형되도록 한다. 그 후, 다층 구조가 기판에 본딩되어, 절연층이 변형된 실리콘층과 기판 사이에 위치되고, 변형된 실리콘층이 절연층과 직 접 접촉하도록 한다. 그 후, 변형-유도층이 제거되어, 변형된 실리콘층의 표면을 노출시키고, 기판과, 기판상의 절연층과, 절연층상의 변형된 실리콘층을 포함하는 변형된 SOI 구조를 제공한다.
이하의 상세한 설명, 첨부된 특허 청구 범위 및 첨부 도면으로부터, 다양한 특징, 양상 및 이점이 보다 명확해질 것이다.
도 1은 벌크 물질의 일부 및 소형 물질의 일부를 도시한다.
도 2는 벌크 물질의 일부 및 소형 물질의 일부를 도시한다.
도 3은 소형 물질 및 벌크 물질을 이격시키는 소형 격자를 도시한다.
도 4는 소형 물질 및 벌크 물질을 이격시키는 소형 격자를 도시한다.
도 5는 소형 물질 및 벌크 물질을 이격시키는 대형 격자를 도시한다.
도 6은 소형 물질 및 벌크 물질을 이격시키는 대형 격자를 도시한다.
도 7은 타입 II 이중 게이트 디바이스를 도시한다.
도 1은 "A"에서, 큰 격자 상수를 갖는 벌크 물질(102)과, 벌크 물질(102)보다 작은 격자 상수를 갖는 소형 물질(104)을 도시한다. 소형 물질(104)은 제 1 치수 L1(108)과, 제 2 치수 L2(106)와, 제 3 치수 L3(110)을 갖는다.
일실시예에서, 벌크 물질(102)은 50%의 실리콘과 50%의 게르마늄으로 된 SiGe이고, 소형 물질(104)은 실리콘(Si)이며, 벌크 물질(102)은 소형 물질(104)의 격자 상수보다 큰 격자 상수 2%를 갖는다.
도 1은 "B"에서, 벌크 물질(102)과, 벌크 물질(102)에 접촉되거나 본딩된 이후의 소형 물질(105)을 도시한다. 소형 물질(105)의 작은 격자 상수는 벌크 물질(102)의 큰 격자 상수에 의해 변형된다. 거리 L2(106)는 거리 L5(116)로 변형되었고(길어졌고), 거리 L3(110)은 거리 L6(120)으로 변형되었다. 또한, 거리 L1(108)은 소형 물질(105)의 푸아송비(Poisson's ratio)로 인해, 거리 L4(118)로 압축되었다. (변형의 효과를 보여주기 위해, 소형 물질(105)의 외관은 과장되었다.)
벌크 물질(102)은 50%의 Si와 50%의 Ge로 된 SiGe이고, 소형 물질(105)은 Si인 일실시예에서, 거리 L5(116)는 거리 L2(106)보다 2% 크고, 거리 L6(120)은 거리 L3(110)보다 2% 크다. 소형 물질(105)에 대해 0.17의 푸아송비를 가정하면, 거리 L4(118)는 거리 L1(108)보다 0.34% 작을 것이다.
변형된 소형 물질(105)은, 예를 들면, NMOS 트랜지스터 채널 영역에서 이용될 수 있으며, 채널 영역에서는, 전자가 X(130) 방향으로 또는 Y(132) 방향으로 흐를 수 있고, 전자 흐름은 변형되지 않은 소형 물질(104)에 비교하여, X(130) 및 Y(132) 방향으로 변형된 소형 물질(105)에서 향상될 것이다. 이와 달리, 변형된 소형 물질(105)은, 예를 들면, PMOS 트랜지스터 채널 영역에서, Z 방향(134)에서의 향상된 홀 흐름을 위해 이용될 수 있는데, 그 이유는, Z 방향(134)이 거리 L1(108)로부터 보다 작은 거리 L4(118)로 변형되었기 때문이다.
도 2를 참조하면, "A"에서, 작은 격자 상수를 갖는 벌크 물질(602) 및 벌크 물질(602)보다 큰 격자 상수를 갖는 소형 물질(604)이 도시된다. 소형 물질(604)은 제 1 치수 L1(608), 제 2 치수 L2(606) 및 제 3 치수 L3(610)을 갖는다.
일실시예에서, 소형 물질(604)은 50%의 Si와 50%의 게르마늄을 갖는 SiGe이고, 벌크 물질(602)은 실리콘이며, 소형 물질(604)은 벌크 물질(602)보다 2% 큰 격자 상수를 갖는다.
도 2를 참조하면, "B"에서, 벌크 물질(602)이 변형된 소형 물질(605)과 함께 도시된다. 변형된 소형 물질(605)은, 벌크 물질(602)이 비변형된 소형 물질(604)("A"에서)보다 작은 격자 상수를 갖기 때문에, 변형된다. 거리 L2(606)는 거리 L5(616)로 감소되고, 거리 L3(610)은 거리 L6(620)으로 감소되며, (양의 푸아송비를 갖는 물질에 대해) 거리 L1(608)은 거리 L4(618)로 증가된다.
소형 변형 물질(605)이 50%의 Si와 50%의 Ge를 갖는 SiGe이고, 벌크 물질(602)이 Si인 실시예에서, 거리 L5(616)는 거리 L2(606)보다 2% 작고, 거리 L6(620)은 거리 L3(610)보다 2% 작으며, 0.17의 푸아송비를 갖는 실리콘의 경우, 거리 L4(618)는 거리 L1(608)보다 0.34% 크다.
변형된 소형 물질(605)은, 예를 들면, 비변형 소형 물질(604)에 비해, X 방향(630) 및 Y 방향(632)으로 향상된 홀 흐름을 갖는 PMOS 트랜지스터에서의 채널 영역으로서 이용될 수 있다. 이와 달리, 변형된 소형 물질은, 비변형된 소형 물질(604)에 비해, Z 방향(634)으로 향상된 전자 흐름을 갖는 NMOS 트랜지스터에서의 채널 영역으로서 이용될 수 있다.
도 3은 벌크 물질(202) 및 소형 물질(204)을 도시한다. "XYZ" 축들이 바닥에 도시되는데, X 축(230), Y 축(240) 및 Z 축(250)으로 된다. 벌크 물질(202)은 x 격자 스페이싱 d2(208) 및 z 격자 스페이싱 d5(214)를 갖고, 소형 물질(204)은 x 격자 스페이싱 d1(206) 및 z 격자 스페이싱 d4(212)를 갖는다. 도시된 바와 같이, 벌크 물질(202)은, x 격자 스페이싱 d1(206) 및 z 격자 스페이싱 d4(212)를 갖는 소형 물질(204)보다 큰 x 격자 스페이싱 d2(208) 및 z 격자 스페이싱 d5(214)를 갖는다.
도 4를 참조하면, 소형 물질(204)은 예를 들면, 에피텍셜 성장, 본딩, 가열 처리 등에 의해 벌크 물질(202)과 접촉하도록 되어, 소형 물질(204)의 격자가 그 자신을 벌크 물질(202)의 격자에 매칭시킨다. 도시된 바와 같이, x 격자 스페이싱 d2(208)는 실질적으로 동일하거나 조금 감소된 채로 유지되지만, x 격자 스페이싱 d3(210)은 x 격자 스페이싱 d1(206)(도 3 참조)로부터 증가되었다.
반대로, z 격자 스페이싱 d5(214)는 실질적으로 동일하게 유지되지만, z 격자 스페이싱 d6(216)은 z 격자 스페이싱 d4(212)(도 3 참조)로부터 감소되었다. (모든 도면은 실제 축적으로 도시되지 않았으며, 단지 예시를 위해 도시된다.)
도 3 및 4에 도시된 바와 같이, d2(208)는 실질적으로 동일하게 유지되며, x 격자 스페이싱 d1(206)은 도 3에서의 d1(206)로부터 도 4에서의 d3(210)으로 증가되었다.
소형 물질(204)의 격자상에 위치된 x 방향에서의 변형은 다음 수학식에 의해 표현될 수 있다.
도 3 및 4에 도시된 바와 같이, d5(214)는 도 3 및 4에서 실질적으로 동일하게 유지되며, 소형 물질(204)에 대한 z 격자 스페이싱은 도 3에서의 d4(212)로부터 도 4에서의 d6(216)으로 감소되었다.
z 방향에서 소형 물질(204)의 격자상에 위치된 변형은 다음 수학식에 의해 표현될 수 있다.
소형 물질(204)에 대한 푸아송비는 
과 동일하다.
일실시예에서, x 및/또는 z 방향에서의 변형은 약 10% 미만이다. 다른 실시예에서, x 및/또는 z 방향에서의 변형은 약 5% 미만이다. 다른 실시예에서, x 및/또는 z 방향에서의 변형은 약 2% 미만이다. 다른 실시예에서, x 및/또는 z 방향에서의 변형은 약 1% 미만이다.
일실시예에서, 소형 물질(204)은 실리콘이고, 벌크 물질(202)은 실리콘보다 큰 약 0.5%와 약 10% 사이의 x 격자 스페이싱 d2(208)를 갖는 물질이다. 일실시예에서, x 격자 스페이싱 d2(208)가 격자 스페이싱 d1(206)에 비해 약 10%보다 더 크다면, 소형 물질(204)은, 소형 물질(204)이 도 4에 도시된 바와 같이 벌크 물질(202)과 접촉하게 되는 경우에, 커다란 위치 이탈을 겪을 수 있다.
다른 실시예에서, 벌크 물질(202)은 알루미늄, 갈륨, 게르마늄, 비소, 인듐, 주석, 안티몬, 탈륨, 납, 및/또는 비스무트 중 하나 이상으로 도핑된 실리콘(Si)으로 제조될 수 있다. 다양한 도펀트에 비교하여 실리콘의 상대적인 크기를 보상하기 위해, 도펀트의 양은 조절될 필요가 있을 것이다. 예를 들어, 크기 차이로 인해, 동일 격자 스페이싱을 달성하기 위해서는, 실리콘을 도핑하기 위해, 매우 소량의 비스무트에 비해 다량의 알루미늄이 필요하다.
다른 실시예에서, 도 3에 도시된 바와 같은 소형 물질(204)은 x 및/또는 z 방향에서 약 0.5 및 약 0.6 nm의 격자 스페이싱을 가지며, 벌크 물질은 x 및/또는 z 방향에서 소형 물질(204)보다 큰, 약 0.51 내지 약 0.61 nm의 격자 스페이싱을 갖는다.
도 5를 참조하면, 소형 물질(304) 및 벌크 물질(302)이 도시되어 있다. 또한, xyz 축, 즉 x 축(330), y 축(340) 및 z 축(350)이 도시되어 있다. 소형 물질(304)은 x 격자 스페이싱 d1(306) 및 z 격자 스페이싱 d4(312)를 갖는다. 벌크 물질(302)은 x 격자 스페이싱 d2(308) 및 z 격자 스페이싱 d5(314)를 갖는다. 도 5에 도시된 바와 같이, 소형 물질(304)의 x 격자 스페이싱 d1(306)은 벌크 물질(302)의 x 격자 스페이싱 d2(308)보다 크다.
도 6을 참조하면, 소형 물질(304)이 벌크 물질(302)과 접촉하도록 되어, 소형 물질(304)의 격자가 벌크 물질(302)의 격자와 정렬되도록 한다. 벌크 물질의 x 격자 스페이싱 d2(308) 및 z 격자 스페이싱 d5(314)는 도 5로부터 도 6으로 실질적으로 동일하게 유지되며, 소형 물질(304)의 x 격자 스페이싱은 도 5에서의 d1(306)로부터 도 6에서의 d3(310)으로 감소되었고, 소형 물질(304)의 z 격자 스페이싱은 도 5에서의 d4(312)로부터 도 6에서의 d6(316)으로 증가되었다.
일실시예에서, 소형 물질(304)은 약 10% 내지 약 60%의 Ge를 갖는 SiGe이고, 벌크 물질(302)은 소형 물질, 예를 들면, 실리콘보다 작은 x 및/또는 z 격자 스페이싱을 갖는 물질이다.
다른 실시예에서, 벌크 물질(302)을 위한 적절한 물질은 붕소, 탄소, 질소 및/또는 인 중 하나 이상으로 도핑된 실리콘을 포함한다. 전술한 바와 같이, 벌크 물질(302)에 대한 소정의 격자 스페이싱을 얻기 위해, 상대적인 크기가 주어지는 경우, 인보다 적은 붕소가 필요할 것이다.
일실시예에서, 도 5로부터 도 6으로 x 방향에서 소형 물질(304)이 겪는 변형은 다음 수학식과 같이 표현될 수 있다.
다른 실시예에서, 도 5로부터 도 6으로 z 방향에서 소형 물질(304)이 겪는 변형은 다음 수학식과 같이 표현될 수 있다.
일실시예에서, x 방향 및/또는 z 방향 변형은 약 10% 미만이다. 다른 실시예에서, x 방향 및/또는 z 방향 변형은 약 5% 미만이다. 다른 실시예에서, x 방향 및/또는 z 방향 변형은 약 2% 미만이다. 다른 실시예에서, x 방향 및/또는 z 방향 변형은 약 1% 미만이다.
일실시예에서, x 방향 및/또는 z 방향 변형이 약 10%보다 큰 경우, 변형층(302)과 접촉하게 될 때, 디바이스 몸체(304)에는 커다란 격자 위치 이탈이 존재할 수 있다.
다른 실시예에서, 디바이스 몸체(304)는 약 0.5 nm와 0.6 nm 사이의 격자 스페이싱을 갖고, 변형층(302)은 약 0.49 nm와 약 0.59 사이의 보다 작은 격자 스페이싱을 갖는다.
일실시예에서, 소형 물질(204 및/또는 304)은 벌크 물질(202 및/또는 302)보다 실질적으로 작은 두께 및/또는 질량을 갖는다. 다른 실시예에서, 벌크 물질(202 및/또는 302)은 소형 물질(204 및/또는 304)보다 약 10배 큰 두께 및/또는 질량을 갖는다.
도 7은 반도체 디바이스의 단면도이다. 디바이스(100)는 변형 기판(150) 및 그로부터 연장되는 이중 게이트 핀 트랜지스터(double-gate fin transistor)(152)를 포함한다. 핀 트랜지스터(152)는 P 타입 웰(105)을 포함한다. P 타입 웰(105)은 붕소 및/또는 인듐과 같은 도펀트를 핀 트랜지스터(152)의 몸체(154)내에 도입함으로써 형성된다. 몸체(154)의 제 1 표면(136)상에는 제 1 게이트 유전체(120) 및 제 1 게이트 전극(130)이 형성된다.
몸체(154)의 제 2 표면(236)상에는 제 2 게이트 유전체(220) 및 제 2 게이트 전극(230)이 형성된다. 일실시예에서, 게이트 유전체는, 성장되거나 증착된 실리콘 이산화물(SiO2)이다. 다른 실시예에서, 게이트 유전체는 증착된 높은 K 유전체, 예를 들면, ZrO2 또는 HfO2일 수 있다. 게이트 전극(130, 230)은 게이트 유전체(120, 220)상에서의 증착(예를 들면, CVD(chemical vapor deposition))에 의해 형성될 수 있다. 게이트 전극(130, 230)은 각각, 예를 들면, 약 150 내지 약 2000Å의 두께로 증착될 수 있다. 따라서, 게이트 전극(130, 230)의 두께는 각각 스케일러블하며, 디바이스 성능에 관련된 집적화(integration)에 근거하여 선택되거나 결정될 수 있다. 대표적으로, 게이트 전극 물질은 블랭킷층(blanket layer)으로서 증착되고, 각각의 게이트 전극으로 패터닝된 후, N 타입 또는 P 타입 물질을 형성하도록 도핑될 수 있다. 일실시예에서, 게이트 전극(130, 230)은 N 타입일 수 있다.
또한, 접합 영역(203, 303), 예를 들면, NMOS 접합이 도시되며, 이것은 접합 주입(예를 들면, N 타입 접합 영역에 대해 비소, 인, 및/또는 안티몬으로 주입)에 의해 형성될 수 있으며, 가능하게는, 추가적으로 대응하는 타입의 팁 주입(tip implants)을 포함한다. 일실시예에서, 접합 영역(203, 303)은 그러한 접합 영역을 형성하기 위해 P 타입 웰(105)의 부분들을 도핑함으로써 형성될 수 있다. 대표적으로, NMOS 트랜지스터를 형성하기 위해, 비소와 같은 도펀트가 게이트 전극(130, 230) 및 접합 영역(203, 303)내로 주입된다. 도 7은 채널(494, 594), 예를 들면, NMOS 채널을 도시한다. 일실시예에서, 채널(494, 594)의 성능은 채널(494, 594)을 신장성 변형부(tensile strain)에 위치시킴으로써 증가된다.
다른 실시예에서, 채널(494, 594)은 몸체(154)보다 작은 격자 스페이싱을 갖는 변형 기판(150)에 의해 신장성 변형부에 위치될 수 있다. 일실시예에서, 몸체(154)는 실리콘 또는 SiGe이며, 변형 기판을 위한 적절한 물질에는, 붕소, 탄소, 질소 및/또는 인 중 하나 이상으로 도핑된 실리콘이 포함된다. 변형 기판(150)이 몸체(154)보다 작은 격자 스페이싱을 갖는다면, 몸체(154)는 x 및 y 방향으로 압축적으로 변형될 것이며, 실리콘의 푸아송비로 인해 z 방향에서 신장성 변형된다. 따라서, 1차 변형의 평면에 대해 실질적으로 직교하거나 또는 실질적으로 수직인 2차 변형의 방향에서, 채널(494, 594)을 통해 전류가 흐를 것이다.
다른 실시예에서, 도 7은 PMOS 채널(494, 594)을 갖는 PMOS 디바이스를 도시하며, 그 성능은 채널(494, 594)을 압축하여 놓음으로써 증가될 수 있다. 채널(494, 594)은, 변형 기판(150)이 몸체(154)보다 큰 격자 스페이싱을 갖는 경우에, 압축되어 놓여질 수 있다. 일실시예에서, 몸체(154)는 실리콘으로 제조되며, 변형 기판(150)을 위한 적절한 물질에는, 알루미늄, 갈륨, 게르마늄, 비소, 인듐, 주석, 안티몬, 납 및/또는 비스무트 중 하나 이상으로 도핑된 실리콘이 포함된다. 일실시에에서, 변형 기판(150)이 몸체(154)보다 큰 격자 스페이싱을 갖는다면, 몸체(154)는 x 및 y 방향에서 신장성 변형될 것이며, 푸아송비로 인해 z 방향에서 압축적으로 변형된다. 따라서, 1차 변형의 평면에 대해 실질적으로 직교하거나 또는 실질적으로 수직인 2차 변형의 방향에서, 채널(494, 594)을 통해 전류가 흐를 것이다.
일실시예에서, 변형 기판(150)은 SiGe(예를 들면, 약 20% 내지 약 60%의 게르마늄)를 포함하고, 몸체(154)는 실리콘을 포함한다. 다른 실시예에서, 변형 기판(150)은 탄소 도핑된 실리콘을 포함하고, 몸체(154)는 실리콘을 포함한다.
다른 실시예에서, 변형 기판(150)은 제 1 격자 스페이싱을 갖는 제 1 물질을 포함하고, 몸체(154)는 제 2 격자 스페이싱을 갖는 제 2 물질을 포함하는데, 제 1 격자 스페이싱은 제 2 격자 스페이싱보다 크다. 일실시예에서, 제 1 격자 스페이싱은 제 2 격자 스페이싱보다 약 0.2% 내지 약 2% 크다.
다른 실시예에서, 변경 기판(150)은 제 1 격자 스페이싱을 갖는 제 1 물질을 포함하고, 몸체(154)는 제 2 격자 스페이싱을 갖는 제 2 물질을 포함하는데, 제 1 격자 스페이싱은 제 2 격자 스페이싱보다 작다. 일실시예에서, 제 1 격자 스페이싱은 제 2 격자 스페이싱보다 약 0.2% 내지 약 2% 작다.
다른 실시예에서, 벌크 물질(202 및/또는 302), 소형 물질(204 및/또는 304), 전극(130 및/또는 230), 몸체(154) 및/또는 변형 기판(150)을 위해 이용될 수 있는 적절한 물질에는, Si, SiGe, SiC(silicon carbide), 탄소 도핑된 실리콘, NiSi(nkckel silicide), TiSi2(titanium silicide), CoSi2(cobalt silicide) 중 하나 이상이 포함될 수 있으며, 탄소, 인듐 및/또는 알루미늄 중 하나 이상으로 선택적으로 도핑될 수 있다.
다른 실시예에서, 전극(130 및/또는 230)은 선택적 증착, CVD 증착 및/또는 에피텍셜 증착에 의해 형성되거나 증착될 수 있다. 예를 들어, 단결정 반도체막의 에피텍셜층은 단결정 기판상에 형성될 수 있는데, 에피텍셜층은 기판 물질과 동일한 결정학적 특성을 갖지만, 도펀트의 타입 또는 농도가 상이하다. 다른 실시예에서, 전극(130 및/또는 230)은 선택적 CVD 증착에 의해 형성될 수 있으며, 구조물이 증착되는 물질의 결정 구조와 동일한 결정 구조(예를 들면, 100, 110 등과 같은 유사하거나 동일한 등급 결정 등급)를 갖는 단결정 실리콘 합금의 에피텍셜 증착을 포함할 수도 있다.
실리콘 및 실리콘 합금 물질의 형성 또는 성장을 위한 적절한 처리에는, 실리콘 처리의 VPE(vapor phase), LPE(liquid phase), 또는 SPE(solide phase) 블록들이 포함된다. 예를 들어, 실리콘의 VPE에 적용가능한 한 가지의 그러한 CVD 처리에는, (1) 기판 표면에 대한 수송 반응물, (2) 기판 표면상에 흡수된 반응물, (3) 막 및 반응물의 형성을 초래하는 표면에 대한 화학 반응, (4) 표면으로부터 역흡수되는(deabsorbed) 반응물, 및 (5) 표면으로부터의 반응물의 수송이 포함된다.
또한, 실리콘 및 실리콘 합금의 적절한 형성은, 타입 1 선택적 에피텍셜 증착에서와 같이 본 기술 분야에 알려져 있는 선택적 에피텍셜 증착, 형성, 또는 성장을 포함한다. 타입 1 증착을 이용함으로써, 실리콘 합금 증착은 산화물막의 개구내의 배어(bare) 실리콘 기판상에서만 발생될 것이며, 만약 그러한 경우, 산화물상의 최소의 성장일 것이다.
적절한 선택적 에피텍셜 형성은, 증착의 선택성이 중요하지 않은, 타입 2 선택적 에피텍셜 증착을 또한 포함한다. 타입 2 증착을 이용함으로써, 실리콘 합금의 형성 또는 성장은 배어 실리콘 기판상에서 및 산화물막상에서 발생되므로, 이러한 타입의 증착이 수행될 때, 배어 실리콘 기판상에 형성된 실리콘 합금의 에피텍셜층과 산화물막상에 형성된 실리콘 합금의 폴리실리콘층 사이에 인터페이스가 생성된다. 이러한 인터페이스의, 막 성장 방향에 대한 각도는 기판의 결정학적 지향성에 의존한다.
다른 실시예에서, 타입 1 선택적 에피텍셜 증착은, 적절한 온도에서, 실리콘, SiGe, SiC, NiSi, TiSi2, CoSi2, 할로겐 화합물, SiCl4, SiHCl3, SiHBr3 및 SiBr4 중 하나 이상을 포함하는 실리콘 소스를 이용한다.
다른 실시예에서, 실리콘 및/또는 실리콘 합금 물질은 전술한 바와 같이 증착될 수 있으며, 원하는 NMOS 또는 PMOS 디바이스의 특성에 따라 접합 영역을 형성하도록 도핑된다. 예를 들어, 실리콘 및/또는 실리콘 합금 물질의 증착후에, 하나 또는 2개의 그러한 물질은, P 타입 웰(105)의 P 타입 물질 및/또는 N 타입 웰(115)의 N 타입 물질을 형성하기 위한 도핑에 대해 전술한 바와 같이, 그러한 물질을 도핑함으로써 도핑될 수 있다.
변형 기판(150)을 위한 적절한 물질에는, 예를 들면, 전극과는 상이한 격자 스페이싱을 갖는 실리콘, 실리콘 게르마늄, 도핑된 실리콘 게르마늄, 실리콘 탄화물, 실리콘 탄소, 실리콘으로 도핑된 탄소가 포함되며, CVD, 에피텍셜 증착 및/또는 선택적 증착 중 하나 이상을 이용한 동작에 의해 증착될 수 있다. 따라서, NMOS 디바이스의 경우, 변형 기판(150)을 위한 적절한 물질은 핀 트랜지스터(152)의 격자 스페이싱보다 작은 격자 스페이싱을 가지며, 채널(494, 594)에 신장성 변형을 제공하는데 이용될 수 있다.
한편, PMOS 디바이스의 경우, 변형 기판(150)을 위한 적절한 물질은 핀 트랜지스터(152)의 격자 스페이싱보다 큰 격자 스페이싱을 가지며, 채널(494, 594)에 압축적인 변형을 제공하는데 이용될 수 있다.
위에서, 다양한 실시예가 기술되었다. 그러나, 청구된 내용의 정신 및 영역을 벗어나지 않고서도, 다양한 수정 및 변경이 가능함을 명백히 알 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아닌, 예시적인 것으로서 간주되어야 한다.
Claims (16)
- 변형 기판(straining substrate)과,상기 기판상의, 채널을 포함하는 디바이스를 포함하되,상기 변형 기판은 상기 채널에서의 전류 흐름 방향에 실질적으로 수직인 방향으로 상기 디바이스를 변형시키는반도체 장치.
- 제 1 항에 있어서,상기 디바이스는 상기 변형 기판의 격자 스페이싱(lattice spacing)에 의해 초래된 변형하에 있는 반도체 장치.
- 제 1 항에 있어서,상기 디바이스는 상기 변형 기판의 제 2 격자 스페이싱과는 상이한 격자 스페이싱을 포함하는 제 1 격자 스페이싱을 갖는 물질을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 채널은 상기 채널의 제 2 격자 스페이싱보다 큰 격자 스페이싱인 제 1 격자 스페이싱을 갖는 상기 변형 기판에 의해 초래된 압축적 변형(compressive strain)하에 있는 반도체 장치.
- 제 1 항에 있어서,상기 채널은 상기 채널의 제 2 격자 스페이싱보다 작은 격자 스페이싱인 제 1 격자 스페이싱을 갖는 상기 변형 기판에 의해 초래된 신장성 변형(tensile strain)하에 있는 반도체 장치.
- 제 1 항에 있어서,상기 변형 기판은 실리콘(Si), 실리콘 게르마늄(Siy - xGex), 실리콘 탄화물(silicon carbide)(Siy - xCx), 니켈 규화물(nickel silicide)(NiSi), 티탄 규화물(titanium silicide)(TiSi2) 및 코발트 규화물(cobalt silicide)(CoSi2)로 구성되는 그룹으로부터 선택된 물질을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 디바이스는 게이트 전극 및 게이트 전극의 표면상의 규화물 물질층을 더 포함하되, 상기 규화물 물질층은 NiSi, TiSi2 및 CoSi2 중 하나를 포함하는 반도체 장치.
- 제 7 항에 있어서,상기 규화물 물질층상의 공형 에칭 정지 물질층(a layer of conformal etch stop material)을 더 포함하되, 상기 공형 에칭 정지 물질층은 실리콘 이산화물(SiO2), 포스포실리케이트 글래스(phosphosilicate glass)(PSG, 인 도핑된 SiO2), 실리콘 질화물(Si3N4) 및 실리콘 탄화물(silicon carbide)(SiC) 중 하나를 포함하는 반도체 장치.
- 제 8 항에 있어서,상기 공형 에칭 정지 물질층상의 유전 물질층을 더 포함하되, 상기 유전 물질층은 CDO(carbon doped oxide), CBN(cubic boron nitride), SiO2, PSG, Si3N4, FSG(fluorinated silicate glass) 및 SiC 중 하나를 포함하는 반도체 장치.
- 변형 기판과,상기 기판상에 위치되며, 게이트 전극과, 상기 게이트 전극에 인접한 제 1 접합 영역 및 제 2 접합 영역을 포함하는 디바이스를 포함하되,상기 변형 기판은 상기 디바이스의 격자 스페이싱과는 상이한 격자 스페이싱을 가지며, 상기 디바이스는 상기 변형 기판의 표면에 실질적으로 수직인 전류 흐름을 갖는 반도체 장치.
- 제 10 항에 있어서,상기 변형 기판은 상기 디바이스의 격자 스페이싱보다 큰 격자 스페이싱을 포함하며, 상기 전류 흐름 방향으로 압축적 변형을 전달하는 반도체 장치.
- 제 10 항에 있어서,상기 변형 기판의 격자 스페이싱은 상기 디바이스의 격자 스페이싱보다 작고, 상기 전류 흐름 방향으로 신장성 변형을 전달하는 반도체 장치.
- 제 10 항에 있어서,상기 변형 기판은 상기 디바이스의 격자 스페이싱보다 큰 격자 스페이싱을 갖는 실리콘 게르마늄을 포함하고, 상기 전류 흐름 방향으로 압축적 변형을 전달하는 반도체 장치.
- 변형 기판상에 디바이스를 형성하는 단계―상기 디바이스는, 게이트 전극과,상기 게이트 전극에 인접한 제 1 접합 영역 및 제 2 접합 영역을 포함하되, 상기 변형 기판은 제 1 방향으로 상기 디바이스에 1차 변형을 초래하고, 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 2차 변형을 초래함―와,상기 제 2 방향에 실질적으로 평행한 방향으로 전류를 흐르게 하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 1차 변형은 신장성이고, 상기 2차 변형은 압축적인 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 1차 변형은 압축적이고, 상기 2차 변형은 신장성인 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/463,080 US6974733B2 (en) | 2003-06-16 | 2003-06-16 | Double-gate transistor with enhanced carrier mobility |
| US10/463,080 | 2003-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060021386A true KR20060021386A (ko) | 2006-03-07 |
| KR100866866B1 KR100866866B1 (ko) | 2008-11-04 |
Family
ID=33511528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057024288A KR100866866B1 (ko) | 2003-06-16 | 2003-12-18 | 반도체 장치 및 그 제조 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6974733B2 (ko) |
| EP (2) | EP2293338A3 (ko) |
| KR (1) | KR100866866B1 (ko) |
| CN (1) | CN100356577C (ko) |
| AU (1) | AU2003299738A1 (ko) |
| SG (1) | SG125962A1 (ko) |
| TW (1) | TWI249852B (ko) |
| WO (1) | WO2005006447A1 (ko) |
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- 2003-06-16 US US10/463,080 patent/US6974733B2/en not_active Expired - Lifetime
- 2003-12-18 KR KR1020057024288A patent/KR100866866B1/ko active IP Right Grant
- 2003-12-18 EP EP10015730A patent/EP2293338A3/en not_active Ceased
- 2003-12-18 EP EP03800017A patent/EP1634336A1/en not_active Ceased
- 2003-12-18 WO PCT/US2003/040582 patent/WO2005006447A1/en active Application Filing
- 2003-12-18 AU AU2003299738A patent/AU2003299738A1/en not_active Abandoned
- 2003-12-22 TW TW092136429A patent/TWI249852B/zh not_active IP Right Cessation
-
2004
- 2004-05-21 SG SG200402953A patent/SG125962A1/en unknown
- 2004-06-16 CN CNB2004100481559A patent/CN100356577C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200501420A (en) | 2005-01-01 |
| KR100866866B1 (ko) | 2008-11-04 |
| US20040253774A1 (en) | 2004-12-16 |
| EP2293338A3 (en) | 2011-05-25 |
| CN1574387A (zh) | 2005-02-02 |
| EP1634336A1 (en) | 2006-03-15 |
| WO2005006447A1 (en) | 2005-01-20 |
| EP2293338A2 (en) | 2011-03-09 |
| US6974733B2 (en) | 2005-12-13 |
| TWI249852B (en) | 2006-02-21 |
| SG125962A1 (en) | 2006-10-30 |
| CN100356577C (zh) | 2007-12-19 |
| AU2003299738A1 (en) | 2005-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131001 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140930 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151002 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160929 Year of fee payment: 9 |